JP2009181971A - 不揮発性記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 上記目的を達成するため、本発明は、アモルファスシリコンの結晶化及び活性化を行うレーザアニールにおいて、シリコンの温度プロファイルをコントロールし、結晶粒界を制御する方法を提供する。本発明を用いることでダイオードの電気特性のばらつきは少なくなり、相変化メモリの歩留まりを向上することができる。
【選択図】図38
Description
本実施の形態において、本発明の半導体装置は図5に示す半導体基板101上に形成する。半導体基板101は、不揮発性メモリのメモリマトリクスを動作させるための周辺回路部004を含む。周辺回路は既存のCMOS技術を用いて製造する。メモリマトリクス部005と周辺回路部004との半導体基板(シリコン基板)の断面における位置関係を図4〜図6に示す。本実施形態では、図4(a)に示すように、周辺回路部004上にメモリマトリクス部005を製造する場合を例にとって説明するが、メモリマトリクス部005と周辺回路部004との位置関係は、図4(b)に示すようにメモリマトリクス部005と周辺回路部004が同じ層にあってもよいし、図4(c)に示すようにメモリマトリクス部005と周辺回路部004が同じ層にあり、かつ、メモリマトリクス部の下層にも周辺回路部005があってもよい。
W,またはMo,またはAlを70原子%以上含む金属または合金、または
原子数比で下記の一般式(1)
AXBY (1)
(ここで、式中のX、Yは、それぞれ0.3≦X≦0.7、0.3≦Y≦0.7、Aは、Zn,Cd,Ga,In,Si,Ge,Sn,V,Nb,Ta,Cr,Ti,Zr,Hf,なる群より選ばれた少なくとも1種類の元素,Bは、N、Oから成る群より選ばれた少なくとも1元素)
で表される材料を用いても、反射効果および、それによる結晶粒界排除効果が得られる。ただし、電気抵抗が高い膜では駆動電圧が高くなる。上記Xが小さ過ぎると光学定数の差が小さいために反射率が低く、大き過ぎると導電率が高すぎる。Yについてはこの逆である。
本実施形態において、本発明のメモリセルは図19に示す半導体基板101上に形成する。半導体基板101は、不揮発性メモリのメモリマトリクスを動作させるため、周辺回路を含む。周辺回路は既存のCMOS技術を用いて製造する。周辺回路とメモリマトリクスの位置関係は実施の形態1と同様である。
バッファ層134の材料の膜厚方向の平均組成は例えば
原子数比で下記の一般式(1)
AXBY (1)
(ここで、式中のX、Yは、それぞれ0.3≦X≦0.7、0.3≦Y≦0.7、Aは、Cu,Ag,Zn,Cd,Al,Ga,In,Si,Ge,V,Nb,Ta,Cr,Mo,W,Ti,Zr,Hf,Fe,Co,Ni,Pt,Pd,Rh,Ir,Ru,Os,ランタニド元素およびアクチニド元素からなる群より選ばれた少なくとも1種類の元素,Bは、N、O、および S から成る群より選ばれた少なくとも1元素)
で表される材料
でありダイオードへの不揮発性記録材料層側からの不純物の拡散を防止するために設けている。
Xが小さ過ぎると耐熱性が低く、大き過ぎると導電率が高すぎる。Yについてはこの逆である。膜厚は1nm以上50nm以下が好ましい。薄過ぎるとバッファ効果が不足し、厚過ぎると抵抗が高く、駆動電圧が高くなる。なお、不純物の拡散を防止する必要がない場合には、必ずしもバッファ層134を設ける必要はない。
不揮発性記録材料層115の材料はGe2Sb2Te5であり、5nm以上300nm以下の膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクトの低い5nm以上50nm以下の膜厚を有する。本実施の形態において、不揮発性記録材料層115の材料はGe2Sb2Te5を例にとって説明したが、カルコゲン元素(S,Se,Te)のうちの少なくとも1元素を含む材料で組成を選択することにより同程度の性能を得られる。第二金属配線層116の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅がよい。
本実施形態において、本発明のメモリセルは図27に示す半導体基板101上に形成される。半導体基板101は、不揮発性メモリのメモリマトリクスを動作させるため、周辺回路を含む。周辺回路は既存のCMOS技術を用いて製造する。周辺回路とメモリマトリクスの位置関係は実施の形態1と同様である。本実施形態1と2との大きな違いは、ダイオード層が不揮発性記録材料層上にある点である。
原子数比で下記の一般式(1)
AXBY (1)
(ここで、式中のX、Yは、それぞれ原子数比で0.2≦X≦0.7、0.3≦Y≦0.8、AはGe,Bは、Si)
で表される材料
であり不揮発性記録材料層の熱による変形や蒸発を防止して不揮発性記録材料層のアニールも可能とし、不揮発性記録材料層やダイオードへの不純物の拡散を防止するために設けている。GeとSi以外に20原子%以下のアルカリ金属元素、ハロゲン元素以外の他の元素を含んでも良い。膜厚方向に記録材料側でGeが多く、ダイオード側でシリコンが多いのが、隣接する層に拡散しても悪影響が小さいので好ましい。平均組成のGeが少な過ぎると、アニールに用いるレーザ光が不揮発性記録材料層に透過し過ぎ、不揮発性記録材料層が損傷するおそれがある。多過ぎると、抵抗が高い。Siの膜厚方向平均含有量についてはこの逆である。このバッファ層の使用とその組成は、本発明の反射層が存在しないメモリマトリックスにも有効である。この層の膜厚は10nm以上500nm以下が好ましい。厚過ぎると駆動電圧が高過ぎ、薄過ぎると保護や拡散防止効果が不足する。なお、実施の形態2のバッファ層材料を用いることもできるが、不揮発性記録材料層のアニールの保護効果の点から本実施形態におけるバッファ層の構成が望ましい。
光反射層105の材料はCdS((材料どうする?CdSは現実的ではないと思うが))であり、この層の表面で反射される光と裏面で反射される光の位相がほぼおなじになり、強めあう、すなわち表面で反射される光と膜内を往復して戻る光との光路差が波長のおよそ整数倍になる膜厚にした。レーザアニールに用いるレーザの波長をλ、その波長に対する反射層の屈折率をnとすると、λ/2nの膜厚とするのが良い。レーザの波長と膜の屈折率によって異なるが、20nm以上300nm以下の膜厚となる。より好ましくは50nm以上250nm 以下である。薄過ぎると反射防止効果が不足し、厚過ぎると駆動電圧が高くなり過ぎる。((ここの記載は実施の形態1に記載があったものが削除されていたが、実施の形態3では残す??ちなみにレーザアニールのレーザ波長はどの程度?))
図28は、図27に示す構造において、既知のドライエッチング技術を用いて、光反射層105をエッチングした後の構造を示す。
反射層の材料、及び膜厚は実施の形態1と同様である。
実施の形態1において、ワード線パタン上に光反射層を配置し、結晶粒界を制御する製造方法について述べた。しかし、本発明の第一の方法となる図2(a)から(c)を用いて説明したように必ずしもワード線パタンのようなストライプ状の光反射層である必要はなく、メモリセルが完成する際にダイオードが形成される領域上に光反射層を配置すればよい。
反射層の材料、及び膜厚は実施の形態1と同様である。
ここでは実施の形態1〜4により形成された選択素子の垂直方向断面のポリシリコンの結晶粒界について説明を行う。従来の製造方法で形成されたメモリセルの選択素子部の断面を図38(a)に、本発明の製造方法で形成されたメモリセルの選択素子部の断面を図38(b)および(c)に示す。なお、図38の201と202、203と204、205と206とでそれぞれ一組のpn接合ダイオードを構成しており、TELとBELはダイオードに電圧を印可するための電極を模式的に記載している。また、それぞれのダイオードはpin接合であっても良いが本実施の形態では説明を省略する。また、それぞれのpn接合ダイオードの膜厚は、20nm以上500nm以下である。
002…ポリシリコン層
004…周辺回路部
101…半導体基板
102…第一金属配線層
103…第一アモルファスシリコン層
104…第二アモルファスシリコン層
105…光反射層
106…レジスト
107…光反射層
108…第一ポリシリコン層
109…第二ポリシリコン層
110…第一金属配線層
111…第一ポリシリコン層
112…第二ポリシリコン層
114…絶縁性材料
115…不揮発性記録材料層
116…第二金属配線層
117…レジスト
118…第一ポリシリコン層
119…第二ポリシリコン層
120…光反射層
121…不揮発性記録材料層
122…第二金属配線層
124…絶縁性材料
125…絶縁性材料
126…第二層目の第一金属配線層
127…第二層目の第一ポリシリコン層
128…第二層目の第二ポリシリコン層
129…第二層目の光反射層
130…第二層目の絶縁性材料
131…第二層目の不揮発性記録材料層
132…第二層目の第二金属配線層
133…第二層目の絶縁性材料
134…バッファ層
135…バッファ層
136…不揮発性記録材料層
137…第二金属配線層
138…第三金属配線層
139…バッファ層
140…不揮発性記録材料層
141…第二金属配線層
142…第三金属配線層
143…光反射層
201…第一ポリシリコン層
202…第二ポリシリコン層
203…第一ポリシリコン層
204…第二ポリシリコン層
205…第一ポリシリコン層
206…第二ポリシリコン層
SE…選択素子
VR…相変化抵抗素子
WLa…選択ワード線
WLb…非選択ワード線
WL1…1番目のワード線
WL2…2番目のワード線
WLi…i番目のワード線
WLm…m番目のワード線
WLP…ワード線パタン
BLa…ビット線
BLb…ビット線
BL1…1番目のビット線
BL2…2番目のビット線
BLj…j番目のビット線
BLn…n番目のビット線
BLP…ビット線パタン
SA…センスアンプ
MCa…メモリセル
MCb…メモリセル
MC11…1番目のワード線と1番目のビット線の交点にあるメモリセル
MCi1…i番目のワード線と1番目のビット線の交点にあるメモリセル
MCm1…m番目のワード線と1番目のビット線の交点にあるメモリセル
MC1j…1番目のワード線とj番目のビット線の交点にあるメモリセル
MCij…i番目のワード線とj番目のビット線の交点にあるメモリセル
MCmj…m番目のワード線とj番目のビット線の交点にあるメモリセル
MC1n…1番目のワード線とn番目のビット線の交点にあるメモリセル
MCin…i番目のワード線とn番目のビット線の交点にあるメモリセル
MCmn…m番目のワード線とn番目のビット線の交点にあるメモリセル
Laser…レーザ
U1…積層膜
U12…第二層目の積層膜
U2…積層膜
U3…積層膜
GB…結晶粒界
MASK…光反射層
PTN…選択素子を形成する領域
DP…ダイオードを形成するパタン
TEL…上部電極
BEL…下部電極。
Claims (12)
- 記憶材料層とダイオードとの組み合わせによりメモリ素子が構成され、前記記憶材料層の抵抗値の変化により情報を記憶するメモリ素子を含む不揮発性記憶装置の製造方法において、
基板上に下部電極を形成する工程と、
前記下部電極の上方に第1のアモルファルシリコン層を形成する工程と、
前記第1のアモルファスシリコン層上に第2のアモルファスシリコン層を形成する工程と、
少なくとも前記第2のアモルファスシリコン層を、ポリシリコン層にするために、前記第2のアモルファルシリコン層の表面にレーザ照射する工程と、
前記第2のポリシリコン層をパターンニングする工程とを有し、
前記レーザ照射の工程では、前記第2のアモルファスシリコン層内の水平方向に一時的に温度が高い第1の領域と相対的に温度の低い第2の領域とが形成されるようにレーザ照射され、
前記パターンニングの工程では、前記第1の領域の前記第2のポリシリコン層を除去する工程であることを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
さらに、前記第2のアモルファスシリコン上に光反射層を形成する工程と、
前記光反射層をパターンニングする工程と、を有し、
前記レーザ照射の工程は、パターニングされた前記光反射層にレーザ照射を行う工程であることを特徴とする不揮発性記憶装置の製造方法。 - 請求項2記載の不揮発性記憶装置の製造方法において、
前記光反射層は、W,またはMoまたはAlを70原子%以上含む金属または合金、または
組成比が
原子数比で下記の一般式(1)
AXBY (1)
(ここで、式中のX、Yは、それぞれ0.3≦X≦0.7、0.3≦Y≦0.7、Aは、Zn,Cd,Ga,In,Si,Ge,Sn,Ti,Zr,Hf,からなる群より選ばれた少なくとも1種類の元素,Bは、N、O、から成る群より選ばれた少なくとも1元素)
で表される材料から成ることを特徴とする不揮発性記憶装置の製造方法。 - 請求項2記載の不揮発性装置の製造方法において、
第2のポリシリコン層をパターンニングする工程は、前記パターニングされた前記光反射層をマスクとしてパターンニングする工程であることを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の不揮発性装置の製造方法において、
前記レーザ照射の工程は、前記レーザ照射の出力を前記第2の領域で相対的に低くすることにより、前記第1、および、前記第2の領域が形成されることを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の不揮発性記憶装置の製造方法において、
前記記憶材料層は、相変化メモリ材料層であることを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の不揮発性記憶装置の製造方法において、
さらに、前記第1、および、前記第2のアモルファスシリコン層が形成される前に、前記記憶材料層を形成する工程を有することを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の不揮発性記憶装置の製造方法において、
さらに、前記第1、および、前記第2のアモルファスシリコン層が形成された後に、前記記憶材料層を形成する工程を有することを特徴とする不揮発性記憶装置の製造方法。 - 請求項1記載の不揮発性記憶装置の製造方法において、
前記第1、および、前記第2のアモルファスシリコン層は、それぞれ10nm以上250nm以下の膜厚を有することを特徴とする不揮発性記憶装置の製造方法。 - 基板上に形成された下部電極と、
下部電極上方に形成された上部電極と、
前記下部電極と前記上部電極との間に形成された記録材料層と、
前記下部電極と前記上部電極との間に形成されたポリシリコンから成るダイオード層とを有し、
1つのメモリセルは、前記下部電極と、前記上部電極と、前記記憶材料層と、前記ダイオード層とを含み、
前記ダイオード層は、前記基板の垂直方向の断面において、粒界が存在し、
前記断面において、前記粒界の分岐点が存在しないことを特徴とする不揮発性記憶装置。 - 請求項10記載の不揮発性記憶装置において、
前記断面の異なるメモリセルのダイオード層においては、粒界が存在しないことを特徴とする不揮発性記憶装置。 - 請求項10記載の不揮発性記憶装置において、
前記ダイオード層は、20nm以上500nm以下の膜厚を有することを特徴とする不揮発性記憶装置。
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