WO2007032257A1 - 磁気ランダムアクセスメモリの波形整形回路 - Google Patents

磁気ランダムアクセスメモリの波形整形回路 Download PDF

Info

Publication number
WO2007032257A1
WO2007032257A1 PCT/JP2006/317783 JP2006317783W WO2007032257A1 WO 2007032257 A1 WO2007032257 A1 WO 2007032257A1 JP 2006317783 W JP2006317783 W JP 2006317783W WO 2007032257 A1 WO2007032257 A1 WO 2007032257A1
Authority
WO
WIPO (PCT)
Prior art keywords
current
write
capacitor
cell array
waveform shaping
Prior art date
Application number
PCT/JP2006/317783
Other languages
English (en)
French (fr)
Inventor
Tadahiko Sugibayashi
Takeshi Honda
Noboru Sakimura
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2007535436A priority Critical patent/JP5035620B2/ja
Priority to US12/066,926 priority patent/US7630234B2/en
Publication of WO2007032257A1 publication Critical patent/WO2007032257A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods

Definitions

  • the present invention relates to a magnetic random access memory, and relates to a magnetic random access memory with improved writing speed.
  • FIG. 1 is a cross-sectional view showing a configuration of the conventional magnetoresistive element 126.
  • the magnetoresistive element 126 is provided between the write word line WWL and the write bit line WBL so as to be separated from each other.
  • the magnetoresistive element 126 includes a free layer 141, a tunnel insulating layer 142, a fixed layer 143, and an antiferromagnetic layer 144.
  • the free layer 141 and the fixed layer 143 are provided with the tunnel insulating layer 142 interposed therebetween.
  • the fixed layer 143 is a laminated free structure in which a nonmagnetic layer 152 is sandwiched between a ferromagnetic layer 151 and a ferromagnetic layer 153. The direction of the magnetic layer of the fixed layer 143 is fixed by the antiferromagnetic layer 144.
  • the free layer 141 is also a laminated ferri structure in which the nonmagnetic layer 155 is sandwiched between the ferromagnetic layer 154 and the ferromagnetic layer 156. Due to the laminated ferri structure, no magnetic field is generated from the fixed layer 143 or the free layer 141 unless an external magnetic field is applied.
  • FIG. 2 is a top view showing the configuration of the conventional magnetoresistive element 126.
  • the plurality of write word lines WWL and the plurality of write bit lines WBL are arranged orthogonally. However, here, one write word line WWL and one write bit line are not displayed!
  • the W BL magnetoresistive element 126 is disposed at each of the intersections of the plurality of write word lines WWL and the plurality of write bit lines WBL.
  • the direction in which the magnetoresistive element 126 is easily magnetized (magnet easy axis: indicated by a broken arrow in the magnetoresistive element 126) is oriented 45 degrees with respect to the write word line WWL and the write bit line WBL. .
  • FIG. 3 is a cross-sectional view showing a configuration of a memory cell including the conventional magnetoresistive element.
  • the Mori cell 124 includes a MOS transistor 127 and a magnetoresistive element 126.
  • the MOS transistor 127 is provided on the substrate 129.
  • the MOS transistor 127 is connected to the diffusion layer 127a connected to the read bit line RBL through the contact 133, the channel region 127b controlled by the write word line WWL as a gate, and one end of the magnetoresistive element 126 through the contact 132.
  • a diffused layer 127c The other end of the magnetoresistive element 126 is connected to the write bit line WBL via a contact 131.
  • the write word line WWL is provided separately below the magnetoresistive element 126.
  • FIG. 4 is an equivalent circuit diagram showing the configuration shown in FIG.
  • the magnetoresistive element 126 of the memory cell 124 is a variable resistor on the equivalent circuit diagram.
  • the magnetoresistive element 126 is written by the write bit line WBL and the write word line WWL. In this cell, the read bit line RBL and the write bit line WBL are separated.
  • This MRAM 101 is a toggle MRAM.
  • this toggle MRAM memory cell 124 In the case of this toggle MRAM memory cell 124, only “1” ⁇ “0” or “0” ⁇ “1” can be written, and "1” can be overwritten with “1” or "0” Cannot be overwritten.
  • a read operation is performed on a memory cell 124 (hereinafter also referred to as “selected cell”) to be written.
  • a write current IWBL is supplied to the write bit line WBL, and then a write current IWWL is supplied to the write word line WWL with a time difference.
  • FIG. 5A and FIG. 5B are graphs showing the locus of the write magnetic field induced by the write current.
  • FIG. 5A shows the case of the selected cell (the memory cell 124 selected by the selected write bit line WBL and the selected write bit line WWL).
  • FIG. 5B shows the case of a non-selected cell (a memory cell 124 connected to either the selected write bit line WBL and the selected write word line WWL).
  • FIG. 5A when this trajectory makes one round around the flop magnetic field, the magnetic field of the free layer 141 changes from “1” ⁇ “0” or “0” ⁇ “1”.
  • FIG. 5B when this locus does not go around the flop magnetic field, the magnetic field of the free layer 141 does not change.
  • the magnetic layer of the free layer 141 is saturated when an excessive magnetic field equal to or higher than the saturation magnetic field shown in the figure is applied, and the direction becomes indefinite. Therefore, the locus of the write field must be inside the saturation field.
  • FIG. 6 is a block diagram showing a configuration of a conventional MRAM.
  • MRAM101 has multiple Array array 102-0,... 102-i and a write control signal generation circuit 103.
  • Each of the plurality of cell array groups 102-0,..., 102-i is selected by a cell array group selection signal ASEL0,.
  • Each of the plurality of cell array groups 102-0,..., 102-i includes a plurality of cell array blocks 111-0,... 111-j, a block selector 112, a WL current source 113, a BL current source 114, an AND circuit 115,
  • An XOR circuit 116, a sense amplifier 117, and buffer circuits 118 and 119 are provided.
  • the configuration other than the sense amplifier 117 is omitted as a configuration related to reading.
  • the block selector 112 selects each of the plurality of cell array blocks 111-0, ⁇ , 111-j by block selection signals BSEL0, ⁇ , BSELj from a control unit (not shown), respectively.
  • the WL current source 113 is a current source for the write word line WWL.
  • the BL current source 114 is a current source for the write bit line WBL.
  • WL current source 113 and BL current source 114 are shared by a plurality of cell array blocks 111-0,..., 111j.
  • the write current IWWL from the WL current source 113 is supplied to the cell array block 111 selected by the block selector 112 via the main write word line MWWL.
  • the write current IWBL from the BL current source 114 is supplied to the cell array block 111 selected by the block selector 112 via the main write bit line MWBL.
  • Each of the plurality of cell array blocks 111-0,..., 111j includes a write word line WWL0,..., WWLn, WL selector 122, a write bit line WBL0,.
  • a memory cell 124 is included.
  • the WL selector 122 selects the selected write word line WWL from the write word lines WWL0,..., WWLn by any one of the word line selection signals XS0,.
  • the BL selector 123 selects the selected write bit line WBL from the write bit lines WBL0,..., WBLn by any one of the bit line selection signals YS0,.
  • the memory cell 124 is provided at each intersection of the write word lines WWL0,..., WWLn and the write bit lines WBL0,.
  • the write current IWWL flows through the write word line WWL selected by the WL selector 122.
  • the write current IWB L flows through the write bit line WBL selected by the BL selector 123.
  • the sense amplifier 117 outputs the read data SAD read from the memory cell 124 to the buffer circuit 119 and the XOR circuit 116.
  • the noffer circuit 118 is a cell array group selection signal. Write data DIN selected by ASEL and supplied with external force is stored. Then, write data DIN is output to the XOR circuit 116 at a predetermined timing.
  • the buffer circuit 119 stores the read data SAD selected by the cell array group selection signal ASEL and supplied from the sense amplifier 117. Then, the read data SAD is output to the outside as read data DOUT at a predetermined timing.
  • the XOR circuit 116 compares the write data 118 from the buffer circuit 118 and the read data SAD from the sense amplifier 117, and outputs an XOR signal indicating whether or not they are different to the AND circuit 115.
  • the AND circuit 115 receives the signal M—BSTPR, the signal M—WCSEN TX, and the signal from the write control signal generation circuit 103.
  • M—WCSENTY is output to WL current source 113 and BL current source 114 as signal BSTPR, signal WCSENTX, and signal W CSENTY.
  • the write control signal generation circuit 103 outputs a signal M—BSTPR, a signal M—WCSENTX, and a signal M—WCSENTY to a plurality of cell array groups 102-0,.
  • signal M—BSTPR signal BSTPR
  • signal M—WCSENTX signal WCSENTX
  • signal M—WCSENTY signal WCSENTY are described later.
  • a read operation is first performed on the selected cell 124.
  • the XOR circuit 116 determines whether or not the output signal SAD of the sense amplifier 117 as a result of the reading and the write data DIN stored in the buffer 118 are different (toggle determination). As a result, toggle writing is performed on the selected cell 124 only when they are different. Control of the write timing is shared by the cell array group 102.
  • FIG. 7A to FIG. 7F are timing charts showing external input waveforms when the MRAM is operated in the burst mode.
  • Figure 7A shows the CLK (Clock) signal.
  • FIG. 7B shows the address signal of memory cell 124.
  • Figure 7C shows the ZADV (Address Valid Input) signal.
  • Figure 7D shows the ZCE (Chip Enable) signal.
  • Figure 7E shows the ZWE (Write Enable) signal.
  • CLK signal, address signal, ZADV signal, ZCE signal, and ZWE signal are external control signals.
  • FIG. 7F shows the input data signal DIN written to the memory cell 124. Data D0, D1, D2, and D3 as the input data signal DIN are supplied to the buffer 118 in synchronization with the CLK signal.
  • the burst mode is a mode in which continuous writing is performed for a plurality of memory cells 124 on one write mode line WWL while sequentially selecting the write bit lines WBL. Continuous operation may be performed across the other cell array blocks 111, and further, continuous operation may be performed across the other cell array groups 102.
  • FIG. 8 is a circuit diagram showing a configuration of a portion where the write current flows in FIG.
  • the WL current source 113 is connected to the main write word line MWWL, and includes a waveform shaping unit 135, a current source unit 137, and an output control unit 139.
  • Waveform shaping unit 135 has a switch controlled by capacitor CX and signal BSTPR.
  • the waveform shaping unit 135 charges the parasitic capacitance Cp of the current path (main write word line MWWL + write word line WWL) with the charge stored in the capacitor CX during the period of the signal BSTPR force SLOW. Thereby, the rising of current in the cell array 121 can be improved and the current waveform can be shaped.
  • the basic contents of this technology are disclosed in Japanese Patent Application Laid-Open No.
  • the current source unit 137 is connected to the main write word line MWWL in parallel with the waveform shaping unit 135.
  • the current source unit 137 supplies a write current IWWL to the write word line WWL via the main write word line MWWL.
  • the output control unit 139 includes an NMOS transistor N1 and an NMOS transistor N1.
  • the NMOS transistor N1 has its source and drain connected in the middle of the main write word line MWWL, and is supplied with a signal WCSENX at its gate.
  • the NMOS transistor N1 has a drain connected in the middle of the main write word line MWWL, a source connected to the ground, and a signal ZWCSENX supplied to the gate.
  • the output control of the WL current source 113 is performed by a complementary signal of the signal WCSENX and the signal ZWCSENX on the WWL side.
  • the BL current source 114 includes a waveform shaping unit 136, a current source unit 138, and an output control unit 140.
  • Waveform shaping section 136 has a switch controlled by capacitor CY and signal BSTPR.
  • the waveform shaping unit 136 is stored in the capacitor CY during the period when the signal BSTPR force is LOW.
  • the basic contents of this technology are disclosed in Japanese Patent Application Laid-Open No. 2004-234816.
  • the current source unit 138 is connected to the main write bit line MWBL in parallel with the waveform shaping unit 136.
  • the current source unit 137 supplies the write current IWBL to the write bit line WBL via the main write bit line MWBL.
  • the output control unit 140 includes an NMOS transistor N3 and an NMOS transistor N3.
  • the NMOS transistor N3 has its source and drain connected in the middle of the main write bit line MWBL and its gate supplied with the signal WCSENY.
  • the NMOS transistor N3 has a drain connected in the middle of the main write bit line MWBL, a source connected to the ground, and a signal ZWCSENY supplied to the gate.
  • the output control of the BL current source 114 is performed by the complementary signal of the signal WCSENY and the signal ZWCSENY on the WBL side.
  • FIG. 9A to FIG. 9H are timing charts showing waveforms of each control signal and current.
  • Figure 9A shows signal BSTPR
  • Figure 9B shows signal WCSENX
  • Figure 9C shows signal WCSENY
  • Figure 9D shows write current IWWL on write word line WWL
  • Figure 9E shows write current IWWL on main write word line MWWL
  • Figure 9F shows write The write current IWBL on the bit line WBL
  • FIG. 9G shows the write current IWBL on the main write bit line MWBL
  • FIG. 9H shows the bit line selection signal YS at the BL selector 123.
  • the word line selection signal XS is omitted.
  • This timing chart shows the third and subsequent clocks in the burst mode of FIGS. 7A to 7F. That is, the waveform is shown when data is already read from the first selected cell 124, toggle writing is performed on the selected cell 124, and toggle writing is performed on the subsequent selected cell 124. Due to the charging of the parasitic capacitance Cp, the write current IWWL (e) of the main write word line MWWL and the write current IWBL (g) of the main write bit line MWBL have an overshoot when the current rises.
  • the write current IWWL (d) of the write word line WWL and the write current IWBL (f) of the write bit line WBL in the cell array 121 can rise quickly and without overshoot when the current rises. it can.
  • the burst mode write operation will be described with reference to FIG. 8 and FIGS. 9A to 9H.
  • an example of the write word line WWLO of the cell array block 111-0 is shown.
  • a read operation is performed immediately before, and it is determined which of the memory cells 124 on the write word line WWL0 is to be toggle-written.
  • Capacitors CX and CY are charged when the previous signal BSTPR power is Low.
  • signal BSTPR goes high (a), and the discharge of the charge accumulated in capacitors CX and CY begins.
  • the wiring from the waveform shaping unit 135 to the output control unit 139 and the wiring from the waveform shaping unit 136 to the output control unit 140 are charged.
  • the block selection signal BSEL0 becomes High (not shown), and the cell array block 111-0 is selected by the block selector 112.
  • the signal XS0 becomes High (not shown), and the write word line WWL0 is selected by the WL selector 122.
  • the signal YS0 becomes High (h), and the write bit line WBL0 is selected by the BL selector 123.
  • the signal WCSENX goes High (b), and the remaining charge stored in the capacitor CX charges the main write word line MWWL and write word line WWL0.
  • the write current IWWL is supplied from the current source unit 137 to the main write word line MWWL and the write word line WWL0 ((e), (d)). This charge improves the rise of the write current IWWL and shapes the current waveform.
  • the signal WCSENY goes high (c), and the remaining charge stored in the capacitor CY charges the main write bit line MWBL and write bit line WBL0.
  • the write current IWBL is supplied from the current source unit 138 to the write bit line MWBL and the write bit line WBL0 ((g), (f)). This charge improves the rise of the write current IWBL and shapes the current waveform.
  • the signal WCSENY force becomes Low (c), and the write current IWBL to the main write bit line MWBL and write bit line WBL0 in the current source unit 138 is stopped ((g), (f)).
  • toggle writing can be performed on the selected cell 124.
  • the signal BSTPR power becomes ow (a), and charges start to accumulate in capacitors CX and CY. Since the write operation is in the burst mode, the block selection signal BSEL0 remains High (not shown) until the writing to the predetermined range of memory cells 124 is completed, and the cell array block 111-0 is selected by the block selector 112. It remains. Until all the memory cells 124 on the write word line WWL0 are written, the signal XS0 remains High (not shown) and the write word line WWL0 remains selected by the WL selector 122. The signal YS0 goes low (h) and the selection of the write bit line WBL0 by the BL selector 123 is completed.
  • the write bit line WBL is switched one after another to perform writing.
  • the bit line selection control signal supplied to the switch of the BL selector 123 is switched from YS0 ⁇ YS1 ⁇ YS2 ⁇ YS3.
  • the reason why a certain amount of time is secured is that there is no low period of the signal BSTPR! /, And that the capacitor CY of the waveform shaping unit 136 cannot be charged.
  • the charge charged in the parasitic capacitance Cp of the main write bit line MWBL and write bit line WBL must also be sufficiently discharged by the NMOS transistor N3 supplied with the signal ZWCSENY during the period when the signal WCSENY power is low. . If these charges and discharges are not sufficient, the waveform shaping will not work as designed, leading to malfunctions.
  • FIG. 10 is a block diagram showing an example of the configuration of the write control signal generation circuit 103.
  • Five pairs of delay elements 161 and AND gates are connected in series.
  • One input of each AND gate is the inverse of the signal CLR.
  • the other input is the signal SET or the previous set Is the output.
  • the signal SET and the inverse signal of the output of the fifth set are the inputs of the other AND gate, and the output is the signal M-BSTPR.
  • the reverse signal of the output of the first set and the output of the third set is the input of another AND gate, and the output is the signal M—WCSENX.
  • the output of the second set and the inverse signal of the output of the fourth set are inputs to another AND gate, and the output is the signal M-WCSENY.
  • FIGS. 11A to 11F are timing charts showing the waveforms of the control signals output from the write control signal generation circuit 103.
  • the write control signal generation circuit 103 outputs a one-shot pulse generated by the delay element 161 and the AND gate.
  • the delay element 161 must be reset after the pulse is issued.
  • signal CLR force delay element 1 61 is reset. It is difficult for the write control signal generation circuit 103 to continuously output the signal BSTPR, the signal M—WCSENX, and the signal M—WCSENY at short intervals because this reset is necessary.
  • bit line selection control signal YS As described above, a certain amount of time is required for the bit line selection control signal YS to be switched, and generation of control signals (signal BSTPR, signal M—WCSENX and signal M—WCSENY) related to writing. Since a reset time is required at this time, it is difficult to execute the write operation at a higher speed.
  • the waveform shaping unit is essential to make the waveform suitable, but because of its operation characteristics, it is not suitable for a high-speed write mode. There is a demand for a technology that can execute the write operation in MRAM with a waveform shaping unit at higher speed.
  • Japanese Unexamined Patent Application Publication No. 2004-234816 discloses a semiconductor memory device.
  • the semiconductor memory device includes a memory element that stores information, a constant current source provided to write information into the memory element by passing a current, and a predetermined position associated with the memory element.
  • Japanese Patent Laid-Open No. 2003-109374 describes a write circuit for a magnetic memory device.
  • the write circuit of this magnetic memory device has a magnetoresistive element in which information is written in response to a magnetic field induced by a pulsed current for each memory cell.
  • the current generating means for generating the pulsed current increases the current supply capability in a plurality of stages at the rising of the pulsed current.
  • Japanese Patent Application Laid-Open No. 2003-331574 discloses a magnetic random access memory.
  • a first magnetic field parallel to the hard axis is applied to a magnetoresistive effect element having an easy axis and a hard axis, and then the first resistance is applied to the magnetoresistive effect element.
  • a second magnetic field parallel to the hard axis that is weaker than the magnetic field and a third magnetic field parallel to the easy axis are simultaneously applied.
  • An object of the present invention is to provide an MRAM that can execute a write operation at a higher speed by using a waveform shaping unit.
  • a magnetic random access memory includes a first cell array group including a plurality of cell arrays and a second cell array group including a plurality of cell arrays.
  • Each of the first cell array group and the second cell array group includes a first current source section that supplies a first write current to the bit lines of the cell array, and a first capacitor that needs to be precharged.
  • a first current waveform shaping unit for shaping.
  • the first current waveform shaping unit of the first cell array group and the first current waveform shaping unit of the second cell array group Charges / discharges the charge accumulated in the first capacitor.
  • each of the first cell array group and the second cell array group includes a second current source unit that supplies a second write current to a word line of the cell array, and a second current that requires precharging. And a second current waveform shaping unit that has a capacitor and shapes the waveform of the second write current.
  • the second current waveform shaping unit of the first cell array group and the second current waveform shaping unit of the second cell array group are connected with respect to the wirings directed to the word lines at different periods. Charge and discharge of the charge accumulated in the capacitor is performed.
  • a magnetic random access memory includes a first current source unit, a first current waveform shaping unit, a second current source unit, and a second current waveform shaping unit. It has.
  • the first current source unit is shared by the plurality of cell arrays and supplies a first write current to each bit line of the plurality of cell arrays.
  • the first current waveform shaping unit has a first capacitor that needs to be precharged, and shapes the waveform of the first write current.
  • the second current source unit is shared by the plurality of cell arrays, and supplies a second write current to each word line of the plurality of cell arrays.
  • the second current waveform shaping unit has a second capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the period for charging and discharging the first capacitor is different.
  • a magnetic random access memory includes a first current source unit, a first current waveform shaping unit, and a third current waveform shaping unit.
  • the first current source unit is shared by the plurality of cell arrays and supplies a first write current to each bit line of the plurality of cell arrays.
  • the first current waveform shaping unit has a first capacitor that needs to be precharged, and shapes the waveform of the first write current.
  • the third current waveform shaping unit has a third capacitor that requires precharge and shapes the waveform of the first write current.
  • the magnetic random access memory described above further includes a second current source unit, a second current waveform shaping unit, and a fourth current waveform shaping unit.
  • the second current source unit is shared by the plurality of cell arrays and supplies a second write current to each word line of the plurality of cell arrays.
  • the second current waveform shaping unit has a second capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the fourth current waveform shaping unit has a fourth capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the second current waveform shaping unit charges and discharges the charge accumulated in the second capacitor with respect to the wiring toward the word line, and the fourth current waveform shaping unit This is different from the period during which the charge accumulated in the 4th capacitor is charged and discharged to the wiring to the word line.
  • the magnetic memory cell has a laminated ferri structure. Has a free layer.
  • the magnetic layer easy axis direction of the free layer is inclined approximately 45 degrees with respect to the direction of the bit line.
  • the present invention is an operation method of a magnetic random access memory.
  • the magnetic random access memory includes a first cell array group including a plurality of cell arrays and a second cell array group including a plurality of cell arrays.
  • Each of the first cell array group and the second cell array group has a first current source section that supplies a first write current to the bit lines of the cell array and a first capacitor that needs to be precharged.
  • the operation method of the magnetic random access memory is as follows. (A) When the write operation of the magnetic memory cell of the cell array is performed, the first current waveform shaping section of the first cell array group is applied to the wiring toward the bit line in the first period. Discharging the charge accumulated in the first capacitor; and (b) the first current waveform shaping section of the second cell array group is connected to the wiring toward the bit line in a second period different from the first period. 1 discharging the charge stored in the capacitor.
  • the magnetic random access memory includes a second current source unit that supplies a second write current to the word line of each of the first cell array group and the second cell array group. And a second current waveform shaping unit that has a second capacitor that needs to be precharged and shapes the waveform of the second write current.
  • the operation method of the magnetic random access memory is as follows. (C) During the write operation of the magnetic memory cell, the second current waveform shaping unit of the first cell array group is connected to the second capacitor with respect to the wiring toward the word line in the third period. (D) the second current waveform shaping unit of the second cell array group stores in the second capacitor with respect to the wiring toward the word line in a fourth period different from the third period. And discharging the accumulated electric charge.
  • the present invention is an operation method of a magnetic random access memory.
  • the magnetic random access memory includes a first current source unit, a first current waveform shaping unit, a second current source unit, and a second current waveform shaping unit.
  • the first current source unit is shared by the plurality of cell arrays and supplies a first write current to each bit line of the plurality of cell arrays.
  • the first current waveform shaping unit has a first capacitor that needs to be precharged, and shapes the waveform of the first write current.
  • the second current source unit is shared by the plurality of cell arrays, and the plurality of cells A second write current is supplied to each word line of the array.
  • the second current waveform shaping unit has a second capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the operation method of the magnetic random access memory is as follows: (a) During the write operation of the magnetic memory cell, the first current waveform shaping unit is stored in the first capacitor in the first period with respect to the wiring toward the bit line. And (b) a step of discharging the charge accumulated in the second capacitor in a second period different from the first period for the wiring toward the word line. It is equipped with.
  • the present invention is an operation method of a magnetic random access memory.
  • the magnetic random access memory includes a first current source unit, a first current waveform shaping unit, and a third current waveform shaping unit.
  • the first current source unit is shared by the plurality of cell arrays and supplies a first write current to each bit line of the plurality of cell arrays.
  • the first current waveform shaping unit has a first capacitor that needs to be precharged, and shapes the waveform of the first write current.
  • the third current waveform shaping unit has a third capacitor that requires precharge and shapes the waveform of the first write current.
  • the operation method of the magnetic random access memory is as follows. (A) During the write operation of the magnetic memory cell of the cell array, the first current waveform shaping unit accumulates in the first capacitor in the first period with respect to the wiring toward the bit line. And (b) the third current waveform shaping unit discharges the charge accumulated in the third capacitor in a third period different from the first period for the wiring toward the bit line. Steps.
  • the magnetic random access memory further includes a second current source unit, a second current waveform shaping unit, and a fourth current waveform shaping unit.
  • the second current source unit is shared by the plurality of cell arrays and supplies a second write current to each word line of the plurality of cell arrays.
  • the second current waveform shaping unit has a second capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the fourth current waveform shaping unit has a fourth capacitor that needs to be precharged, and shapes the waveform of the second write current.
  • the operation method of the magnetic random access memory is as follows: ( a ) During the write operation of the magnetic memory cell of the cell array, the second current waveform shaping unit is stored in the second capacitor in the second period with respect to the wiring toward the word line. And (b) the fourth current waveform shaping unit is connected to the word line. And a step of discharging the charge accumulated in the fourth capacitor in a fourth period different from the second period with respect to the facing wiring.
  • the write operation of the magnetic memory cell is a toggle write operation.
  • the write operation using the waveform shaping unit in the MRAM can be executed at higher speed.
  • FIG. 1 is a cross-sectional view showing a configuration of a conventional magnetoresistive element.
  • FIG. 2 is a top view showing a configuration of a conventional magnetoresistive element.
  • FIG. 3 is a cross-sectional view showing a configuration of a memory cell including a conventional magnetoresistive element.
  • FIG. 4 is an equivalent circuit diagram showing the configuration shown in FIG.
  • FIG. 5A is a graph showing a locus (selected cell) of a write magnetic field induced by a write current.
  • FIG. 5B is a graph showing the locus (non-selected cell) of the write magnetic field induced by the write current.
  • FIG. 6 is a block diagram showing a configuration of a conventional MRAM.
  • FIG. 7 is a timing chart showing external input waveforms when a conventional MRAM is operated in a burst mode.
  • FIG. 8 is a circuit diagram showing a configuration of a portion through which a write current flows in FIG.
  • FIG. 9 is a timing chart showing control signal and current waveforms.
  • FIG. 10 is a block diagram showing an example of a configuration of a write control signal generation circuit.
  • FIG. 11 (FIG. 11A to FIG. 1 IF) is a timing chart showing the waveform of the control signal output from the write control signal generation circuit.
  • FIG. 12 is a block diagram showing a configuration of the MRAM according to the first exemplary embodiment of the present invention.
  • FIG. 13 is a timing chart showing waveforms of control signals and currents.
  • FIG. 14 is a block diagram showing a configuration of the second and third embodiments of the MRAM according to the present invention.
  • FIG. 15 is a circuit diagram showing a configuration of a portion through which a write current flows in FIG.
  • FIG. 16 is a timing chart showing waveforms of control signals and currents.
  • FIG. 17 is a circuit diagram showing a configuration of a portion through which a write current flows in FIG.
  • FIG. 18 is a timing chart showing waveforms of control signals and currents.
  • FIG. 12 is a block diagram showing the configuration of the first embodiment of the MRAM of the present invention.
  • the MRAM 1 includes a plurality of cell array groups 2-0, 2-1,..., 2- (i1), 2i, a write control signal generation circuit A3, and a write control signal generation circuit B4.
  • Each of the plurality of cell array groups 2-0, 2-1, 1, 2- (i-1), 2-i is a cell array group selection signal ASELO, 1, ... from a control unit (not shown). ⁇ Selected by ASEL (i-1), ASELi.
  • Multiple cell array groups 2—0, 2—1,..., 2— (i—1), 2—i each include a plurality of cell array blocks 11—0,..., 11 j, block selector 12, WL current source 13, BL current source 14, AND circuit 15, XOR circuit 16, sense amplifier 17, nother circuits 18 and 19 are provided.
  • the components other than the sense amplifier 17 are omitted as a configuration related to reading.
  • the block selector 12 selects each of the plurality of cell array blocks 11-0, ..., 11-j by a block selection signal BELO, ..., BSELj from a control unit (not shown). select .
  • the WL current source 13 is a current source for the write word line WWL.
  • the BL current source 14 is a current source for the write bit line WBL.
  • the WL current source 13 and the BL current source 14 are shared by the plurality of cell array blocks 11-0,..., 11j.
  • WL current source 13 Is supplied to the cell array block 11 selected by the block selector 12 via the main write word line MWWL.
  • the write current IWBL from the BL current source 14 is supplied to the cell array block 11 selected by the block selector 12 via the main write bit line MWBL.
  • Each of the plurality of cell array blocks 11-0,..., 11j includes a write word line WWLO,..., WWLn, WL selector 22, a write bit line WBLO,.
  • Number of memory cells 24 is included.
  • the WL selector 22 selects the selected write word line WWL from any one of the word line selection signals XSO,..., XSn from the write word lines WWLO,.
  • the BL selector 23 selects the selected write bit line WBL by any one of the write bit lines WBLO,..., WBLn, and the bit line selection signal YSO,.
  • the memory cell 24 is provided at each intersection of the write word lines WWLO,..., WWLn and the write bit lines WBLO,.
  • the write current IWWL flows through the write word line WWL selected by the WL selector 22.
  • the write current IWBL flows through the write bit line WBL selected by the BL selector 23.
  • the sense amplifier 17 outputs the read data SAD read from the memory cell 24 to the buffer circuit 19 and the XOR circuit 16.
  • the buffer circuit 18 stores the write data DIN selected by the cell array group selection signal ASEL and supplied with an external force. Then, write data DIN is output to the XOR circuit 116 at a predetermined timing.
  • the buffer circuit 119 stores the read data S AD selected by the cell array group selection signal ASEL and supplied from the sense amplifier 17. Then, the read data SAD is output to the outside as read data DOUT at a predetermined timing.
  • the XOR circuit 16 compares the write data 18 from the notch circuit 18 with the read data SAD from the sense amplifier 17 and outputs an XOR signal indicating whether or not they are different to the AND circuit 15.
  • the AND circuit 15 is included in one of the cell array groups 2-0, 2-2, ..., 2- (i-1) (even number) and the cell array groups 2-1, 2-3 , ⁇ , 2—Has a different function from that included in any one of i (odd number).
  • the AND circuit 15 when included in the even-numbered cell array group 2, the AND circuit 15 generates a write control signal when the write data 18 and the read data SAD are different based on the XOR signal of 16 XOR circuits.
  • Signal MO BSTPR from circuit A3, signal MO WCSENTX, And the signal MO—WCSENTY are output to the WL current source 13 and the BL current source 14 as the signal BSTPR, the signal WCSENTX, and the signal WCS ENTY.
  • the AND circuit 15 receives a signal from the write control signal generation circuit B4 when the write data 18 and the read data SAD are different based on the XOR signal from the XOR circuit 16.
  • Ml—BSTPR, signal Ml—WCSENTX, and signal Ml—WCSENTY are output to WL current source 13 and BL current source 14 as signal BSTPR, signal WCSENTX, and signal WCSENTY.
  • the write control signal generation circuit A3 is connected to a plurality of even-numbered cell array groups 2-0, 2-2, ..., 2- (i-l), with a signal MO-BSTPR, a signal MO-WCSENTX, and Output signal MO — WCS ENTY.
  • the write control signal generation circuit B4 outputs a signal Ml—BSTPR, a signal Ml—WCSENTX, and a signal Ml—WCSENTY to a plurality of odd-numbered cell array groups 2-1, 2, 3,. .
  • the write control signal generation circuit A3 and the write control signal generation circuit B4 may be integrated.
  • a read operation is performed on the selected cell 24.
  • the XOR circuit 16 determines whether or not the output signal SAD of the sense amplifier 17 as a result of the reading is different from the write data DIN stored in the buffer 18 (toggle determination). As a result, toggle writing is performed on the selected cell 24 only when both are different.
  • Write timing control is shared by cell array group 2!
  • two write control signal generation circuits (A3, B4) are used, and the write control signal is divided into two systems (signal MO—BSTPR, signal MO—WCSENX, signal MO—WCSENY, and signal Ml—BSTPR). , Signal Ml—WCSENX, signal Ml—WCSENY). Accordingly, cell array group 2 is also divided into two systems, and a write control signal is supplied for each system.
  • WL current source 13 and the BL current source 14 are the same as those of the WL current source 113 and the BL current source 114 described with reference to FIG. Therefore, WL current source Description of 13 and BL current source 14 is omitted.
  • the write control signal generation circuit 3A and the write control signal generation circuit B4 are configured and functioned, and the control signals thereof are those of the write control signal generation circuit 103 described with reference to FIGS. Is the same. Therefore, the description of the write control signal generation circuit 3A and the write control signal generation circuit B4 is omitted.
  • FIG. 13A to FIG. 13R are timing charts showing waveforms of each control signal and current.
  • FIG. 13A to 13G, 130, and 13Q relate to the even-numbered cell array group 2.
  • FIG. 13H to 13N, FIG. 13P, and FIG. 13R relate to the odd-numbered cell array group 2.
  • Figures 13A and 13H are the signal BSTPR
  • Figures 13B and 131 are the signal WCSENX
  • Figures 13C and 13J are the signal WCSENY
  • Figures 13D and 13K are the write current IWWL on the write word line WWL
  • Figures 13E and 13L are the main Write current IWWL on write word line MWWL
  • Figures 13F and 13M are write current IWBL on write bit line WBL
  • Figures 13G and 13N are write current IWBL on main write bit line MWB L
  • Figure 130 and Figure 13P are The bit line selection signal YS at the BL selector 23, and FIG. 13Q and FIG. 13R respectively show the cell array group selection signal ASEL.
  • the lead wire selection signal XS is omitted.
  • This timing chart shows the third and subsequent clocks in the burst mode of FIGS. 7A to 7F. Due to the charging of the parasitic capacitance Cp, the write current I WWL (Fig. 13E, Fig. 13L) of the main write word line MWWL and the write current IWBL (Fig. 13G, Fig. 13N) of the main write bit line MWBL exceed when the current rises. Have a shoot. However, the write current IWWL ( Figure 13D, Figure 13K) of the write word line WWL in the cell array 21 and the write current IWBL (Figure 13F, Figure 13M) of the write bit line WBL overshoot at the rise of the current. It can be launched quickly and quickly.
  • the write operation in the burst mode in each cell array group 2 is the same as the write operation in the conventional burst mode described with reference to FIGS. 8 and 9A to 9H.
  • a burst mode write operation is performed on the odd-numbered cell array groups 2 (cell array groups 2-1, 2-3,...) (FIGS. 13H to 13N, FIG. 13P, Figure 13R).
  • a burst mode write operation is performed on even-numbered cell array group 2 (cell array groups 20 2-2,...) (FIGS. 13A to 13G and FIG. 13). 0, Figure 13Q).
  • time t50 is set to a time earlier than time t05.
  • a write operation is performed on the odd-numbered cell array group 2 in the burst mode.
  • the time tlO is set to a time earlier than the time t55.
  • the two cell array groups 2 are performing the toggle write operation of each other partially overlapping.
  • each of the two cell array groups 2 (even cell array group 2 and odd cell array group 2) is alternately selected.
  • the BSTPR of the even-numbered cell array group 2 at the 0th clock (time tOO) (Fig. 13H) and the BSTPR of the odd-numbered cell array group 2 at the first clock (time t50) (Fig. 13A) Even if they are brought close to each other, the precharge signal BSTPR can be sufficiently low. Therefore, charging of the capacitor CY of the waveform shaping unit will not be insufficient.
  • the signal WCSENX (Figs. 13B and 131) and the signal WCSENY (Figs. 13C and 13J) can be sufficiently spaced from the next signal WCSENX and signal WCSENY, respectively. Thereby, the main write bit line MWBL and the write bit line WBL can be sufficiently discharged by the NMOS transistor N3.
  • FIG. 14 is a block diagram showing a configuration of the MRAM according to the second exemplary embodiment of the present invention.
  • the MRAM 1 includes a plurality of cell array groups 2-0,..., 2-i, and a write control signal generation circuit 3.
  • the cell array group 2 is not divided into systems.
  • WL power supply 13 and BL power supply 14 are changed.
  • MRAM1 has WL power supply 13 and The MRAM 101 is the same as the MRAM 101 described with reference to FIG.
  • the write control signal generation circuit 3 corresponds to the write control signal generation circuit 103.
  • Each of the plurality of cell array groups 2-0,..., 2-i corresponds to each of the plurality of cell array groups 102-0,.
  • the plurality of cell array blocks 11-0,..., 11j correspond to the plurality of cell array blocks 111-0,.
  • the block selector 12 corresponds to 112 block selectors.
  • the AND circuit 15, the XOR circuit 16, the sense amplifier 17, and the buffer circuits 18 and 19 correspond to the AND circuit 115, the XOR circuit 116, the sense amplifier 117, and the buffer circuits 118 and 119, respectively.
  • description of common parts is omitted.
  • FIG. 15 is a circuit diagram showing a configuration of a portion where the write current flows in FIG.
  • the MRAM 1 of the present embodiment uses the MRAM 101 described with reference to FIG. 6 in that the precharge signal BSTPR is divided into two systems, a signal BSTPRX for the write word line WWL and a signal BSTPRY for the write bit line WBL. And different. That is, the waveform shaper 35 of the WL current source 13 charges the parasitic capacitance Cp of the current path (main write word line MWWL + write word line WWL) with the charge stored in the capacitor CX during the period when the signal BSTPRX force is LOW. .
  • the waveform shaping unit 36 of the BL current source 14 uses the electric charge stored in the capacitor CY during the period of the signal B STPRY force LOW, which is different from the signal BSTPRX, in the current path (main write bit line MWBL + write bit line WBL ) Parasitic capacitance Cp is charged.
  • the charge / discharge timing of the parasitic capacitance can be controlled independently on the main write word line MWWL side and the main write bit line MWBL side.
  • FIG. 16A to FIG. 16H are timing charts showing waveforms of each control signal and current.
  • Figure 16A shows signal BSTPRX
  • Figure 16B shows signal BSTPRY
  • Figure 16C shows signal WCSENX
  • Figure 1 6D shows signal WCSENY
  • Figure 16E shows write current IWWL on write word line WWL
  • Figure 16F shows write current on main write word line MWWL IWWL
  • Figure 16G shows the write current IWBL on the write bit line WBL
  • Figure 16H shows the write current IWBL on the main write bit line MWBL.
  • the write current IWWL and the write current IWBL are The imming is shifted and supplied to the cell array 21. Therefore, the waveform shaping unit 35 and the waveform shaping unit 36 also store charges in the respective capacitors (CX, CY) at the shifted timing, and each current path (main write word line MWWL + write mode line WWL).
  • the main write bit line (MWBL + write bit line WBL) can be precharged. That is, the WL current source 13 and the BL current source 14 can reduce the interval of the precharge signal BSTPR while ensuring a period in which the precharge signal BSTPR force is low. Further, since there is no need to provide two write control signal generation circuits, the area overhead can be suppressed.
  • the burst mode write operation will now be described with reference to FIGS. 15 and 16A to 16H.
  • an example of the write word line WWL0 of the cell array block 11-0 is shown.
  • a read operation is performed immediately before, and which memory cell 24 among the memory cells on the write word line WWL0 is determined to be toggled.
  • toggle writing is performed on all the memory cells 24 is shown.
  • capacitor CX is charged.
  • signal BSTPRX goes High (Fig. 16A) and the discharge of the charge accumulated in capacitor CX begins.
  • the wiring from the waveform shaping unit 35 to the output control unit 39 is charged.
  • the block selection signal BSEL0 becomes High (not shown), and the cell array block 11-0 is selected by the block selector 12.
  • the signal XS0 becomes High (not shown), and the write word line WWL0 is selected by the WL selector 22.
  • the capacitor CY When the previous signal BSTPRY power is ow, the capacitor CY is charged. At time tOl, signal BSTPRY goes High (Fig. 16B), and the discharge of the charge accumulated in capacitor CY begins. The wiring from the waveform shaping unit 36 to the output control unit 40 is charged.
  • the block selection signal BSEL0 is High (not shown), and the cell array block 11-0 is selected by the block selector 12. At this time, the signal YS0 becomes High (not shown), and the BL bit 23 selects the write bit line WBL0.
  • signal WCSENX goes High ( Figure 16C) and the charge stored in capacitor CX The remaining charge charges the main write word line MWWL and the write word line WWLO.
  • the current source unit 37 supplies the write current IWWL to the write word line MWWL and the write word line WWLO (FIG. 16F, FIG. 16E). This charge improves the rise of the write current IWWL and shapes the current waveform.
  • the signal WCSENY goes High (Fig. 16D), and the remaining charge stored in the capacitor CY charges the main write bit line MWBL and write bit line WBLO.
  • the write current IWBL is supplied from the current source section 38 to the main write bit line MWBL and the write bit line WBLO (FIGS. 16H and 16G). This charge improves the rising edge of the write current IWBL and shapes the current waveform.
  • the signal WCSENX force becomes ow (FIG. 16C), and the write current IWWL from the current source unit 37 to the main write word line MWWL and the write word line WWLO is stopped (FIGS. 16F and 16E).
  • the signal WCSENY force becomes Low (Fig. 16D), and the write current IWBL to the main write bit line MWBL and write bit line WBLO in the current source section 38 is stopped (Fig. 16H, Fig. 16G).
  • toggle writing can be performed on the selected cell 24.
  • the signal BSTPRX force ow (Fig. 16A), and charge begins to accumulate in capacitor CX. Since the write operation is in burst mode, the block selection signal BSEL0 remains High (not shown) until writing to the memory cell 24 in the specified range is completed, and the cell array block 11-0 is selected by the block selector 12 It has been done. Until all the memory cells 24 on the write word line WWLO are written, the signal XS0 remains High (not shown) and the write word line WWLO remains selected by the WL selector 22.
  • the signal BSTPRY force becomes ow (Fig. 16B), and charge is accumulated in capacitor CY. It begins to be. Since the write operation is in the burst mode, the block selection signal BSELO remains High (not shown) until the writing to the memory cell 24 in the predetermined range is completed, and the cell array block 11-0 is selected by the block selector 112. is there.
  • the signal YSO power becomes Low (not shown) and the selection of the write bit line WBL0 by the BL selector 23 is completed.
  • FIG. 14 is a block diagram showing a configuration of the MRAM according to the third exemplary embodiment of the present invention.
  • the MRAM 1 includes a plurality of cell array groups 2-0,..., 2-i, and a write control signal generation circuit 3. This embodiment is different from the second embodiment in that the WL power supply unit 13 and the BL power supply unit 14 are changed. Since the MRAM 1 is the same as the MRAM 101 described with reference to FIG. 6 except that the configurations in the WL power supply unit 13 and the BL power supply unit 14 are different, the description of the common parts is omitted.
  • FIG. 17 is a circuit diagram showing a configuration of a portion where the write current flows in FIG.
  • the MRAM 1 according to the present embodiment is different from the MRAM 101 described with reference to FIG. 6 in that each waveform shaping unit has two systems. That is, the WL current source 13 includes a waveform shaping unit 35a and a waveform shaping unit 35b.
  • the waveform shaping unit 35a charges (precharges) the parasitic capacitance Cp of the current path (main write word line MWWL + write mode line WWL) with the charge stored in the capacitor CX0 while the signal BSTPR0 is LOW. .
  • the waveform shaping unit 35b charges the parasitic capacitance Cp of the current path with the charge stored in the capacitor CX1 while the signal BSTPR1 is LOW.
  • the waveform shaping unit 35a and the waveform shaping unit 35b precharge the current paths alternately.
  • the BL current source 14 includes a waveform shaping unit 36a and a waveform shaping unit 36b.
  • the waveform shaping unit 36a charges the parasitic capacitance Cp of the current path (main write bit line MWBL + write bit line WBL) with the charge stored in the capacitor CY0 while the signal BSTPR0 is LOW. Do (precharge).
  • the waveform shaping unit 36b charges the parasitic capacitance Cp of the current path with the charge stored in the capacitor CY1 while the signal BSTPR1 is LOW.
  • the waveform shaping unit 36a and the waveform shaping unit 36b precharge the current paths alternately.
  • FIG. 18A to FIG. 18H are timing charts showing waveforms of each control signal and current.
  • Figure 18A is signal BSTPR1
  • Figure 18B is signal BSTPR0
  • Figure 18C is signal WCSENX
  • Figure 1 8D is signal WCSENY
  • Figure 18E is the write current IWWL on the write word line WWL
  • Figure 18F is the write current on the main write word line MWWL.
  • IWWL, Fig. 18G shows the write current IWBL on the write bit line WBL, and Fig. 18H shows the write current IWBL on the main write bit line MWBL.
  • the waveform shaping unit 35 and the waveform shaping unit 36 also store charges in the respective capacitors (CX, CY) at the shifted timing, and each current path (main write word line MWWL + write mode line WWL).
  • the main write bit line (MWBL + write bit line WBL) can be precharged. That is, the WL current source 13 and the BL current source 14 can reduce the interval of the precharge signal BSTPR while ensuring a period in which the precharge signal BSTPR force is low. Further, since there is no need to provide two write control signal generation circuits, the area overhead can be suppressed. This control can be easily executed as compared with the other embodiments.
  • a read operation is performed immediately before, and which memory cell 24 among the memory cells on the write word line WWL0 is determined to be toggled.
  • toggle writing is performed on all the memory cells 24 is shown.
  • the previous signal BSTPRO is low, capacitors CX0 and CY0 are charged.
  • the signal BSTPRO goes High (Fig. 18B), and the discharge of the charges accumulated in the capacitors CX0 and CY0 starts.
  • the block selection signal BSELO becomes High (not shown), and the cell array block 11-0 is selected by the block selector 12.
  • the signal XSO becomes High (not shown), and the write word line WWLO is selected by the WL selector 22.
  • the signal YSO becomes High (not shown), and the BL bit 23 selects the write bit line WBLO.
  • the signal WCSENX goes High (Fig. 18C), and the remaining charge stored in the capacitor CXO 1S charges the main write word line MWWL and write word line WWLO.
  • the write current IWWL is supplied from the current source unit 37 to the main write word line MWWL and the write word line WWLO (FIGS. 18F and 18E). By this charging, the rising of the write current IWW L is improved and the current waveform can be shaped.
  • the signal WCSENY goes High (Fig. 18D) and the remaining charge stored in the capacitor CYO is charged to the 1S main write bit line MWBL and write bit line WBLO.
  • the write current IWBL is supplied from the current source section 38 to the main write bit line MWBL and the write bit line WBLO (FIGS. 18H and 18G). This charging improves the rise of the write current IWBL and shapes the current waveform.
  • the signal WCSENX force becomes ow (FIG. 18C), and the write current IWWL from the current source unit 37 to the main write word line MWWL and the write word line WWLO is stopped (FIGS. 18F and 18E).
  • toggle writing can be performed on the selected cell 24.
  • signal BSTPR0 goes Low ( Figure 18B), and capacitors CX0 and CY0 are charged. Load begins to accumulate. Since the write operation is in burst mode, the block selection signal BSELO remains High (not shown) until the write to the memory cell 24 in the predetermined range is completed, and the cell array block 11-0 is selected by the block selector 12. is there. Until all the memory cells 24 on the write word line WWLO are written, the signal XS 0 remains High (not shown), and the write word line WWLO remains selected by the WL selector 22. The signal YSO becomes Low (not shown), and the selection of the write bit line WBLO by the BL selector 23 is completed.
  • the signal WCSENX goes High (Fig. 18C) and the remaining charge stored in the capacitor CX1 1S charges the main write word line MWWL and write word line WWL0.
  • the write current IWWL is supplied from the current source unit 37 to the main write word line MWWL and the write word line WWL0 (FIGS. 18F and 18E). By this charging, the rising of the write current IWW L is improved and the current waveform can be shaped.
  • the signal WCSENX force becomes ow (FIG. 18C), and the write current IWWL from the current source unit 37 to the main write word line MWWL and write word line WWL0 is stopped (FIGS. 18F and 18E).
  • the signal WCSENY force becomes Low (FIG. 18D), and the write current IWBL to the main write bit line MWBL and write bit line WBL1 in the current source unit 38 is stopped (FIG. 18H, FIG. 18G).
  • toggle writing can be performed on the selected cell 24.
  • the signal BSTPR1 goes Low (Fig. 18A), and charge begins to accumulate in capacitors CX1 and CY1. Since the write operation is in burst mode, the block selection signal BSEL0 remains High (not shown) until the writing to the memory cell 24 in the predetermined range is completed, and the cell array block 11-0 is still selected by the block selector 12. is there. Until all the memory cells 24 on the write word line WWL0 are written, the signal XS0 remains High (not shown), and the write word line WWL0 remains selected by the WL selector 22. The signal YS1 becomes Low (not shown), and selection of the write bit line WBL1 by the BL selector 23 is completed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

　複数のセルアレイ２１を含む第１セルアレイ群２－０と第２セルアレイ群（２－１）とを具備するＭＲＡＭを用いる。第１セルアレイ群２－０及び第２セルアレイ群２－１の各々は、セルアレイ２１のビット線ＷＢＬに第１書込み電流ＩＷＢＬを供給する第１電流源部と、プリチャージが必要な第１キャパシタを有し第１書込み電流ＩＷＢＬの波形を整形する第１電流波形整形部とを含む。セルアレイ２１の磁気メモリセル２４の書込み動作のとき、第１セルアレイ群２－０の第１電流波形整形部と第２セルアレイ群２－１の第１電流波形整形部とは、互いに異なる期間にビット線ＷＢＬへ向う配線に対して第１キャパシタに蓄積された電荷の充放電を行う。

Description

磁気ランダムアクセスメモリの波形整形回路
技術分野
[0001] 本発明は、磁気ランダムアクセスメモリに関し、書き込み速度が向上した磁気ライン ダムアクセスメモリする。
背景技術
[0002] 積層フェリ構造体をトンネル磁気抵抗素子 (以下、「磁気抵抗素子」という）の自由 層とする従来の Magnetoresistive Random Access Memory (以下、「MRA M」という）が、米国特許 6, 545, 906号に開示されている。この MRAMは、いわゆ るトグル MRAMである。図 1は、その従来の磁気抵抗素子 126の構成を示す断面図 である。磁気抵抗素子 126は、書込みワード線 WWLと書込みビット線 WBLとの間に 、両者カゝら離れて設けられている。磁気抵抗素子 126は、自由層 141、トンネル絶縁 層 142、固定層 143、及び反強磁性層 144を含む。自由層 141と固定層 143とはト ンネル絶縁層 142を挟んで設けられている。固定層 143は、強磁性層 151と強磁性 層 153とで非磁性層 152を挟んだ積層フヱリ構造体である。固定層 143の磁ィ匕の方 向は、反強磁性層 144によって固定されている。自由層 141も、強磁性層 154と強磁 性層 156とで非磁性層 155を挟んだ積層フェリ構造体である。積層フェリ構造体であ ることにより、外部磁場を印加しない限り、固定層 143や自由層 141から磁場はでな い。
[0003] 図 2は、その従来の磁気抵抗素子 126の構成を示す上面図である。複数の書込み ワード線 WWLと複数の書込みビット線 WBLとは、直行して配置されている。ただし、 ここでは一つの書込みワード線 WWLと一つの書込みビット線の未表示して!/、る。 W BL磁気抵抗素子 126は、複数の書込みワード線 WWLと複数の書込みビット線 WB Lとの交点の各々に配置されている。磁気抵抗素子 126は磁化され易い方向（磁ィ匕 容易軸:磁気抵抗素子 126中、破線矢印で表示）が書込みワード線 WWLと書込み ビット線 WBLとに対して 45度傾いた方向を向いている。
[0004] 図 3は、その従来の磁気抵抗素子を含むメモリセルの構成を示す断面図である。メ モリセル 124は、 MOSトランジスタ 127と磁気抵抗素子 126とを含む。 MOSトランジ スタ 127は、基板 129に設けられている。 MOSトランジスタ 127は、コンタクト 133を 介して読出しビット線 RBLに接続された拡散層 127a、ゲートとしての書込みワード線 WWLに制御されるチャネル領域 127b、コンタクト 132を介して磁気抵抗素子 126の 一端に接続された拡散層 127cを含む。磁気抵抗素子 126の他端は、コンタクト 131 を介して書込みビット線 WBLに接続されている。書込みワード線 WWLは、磁気抵抗 素子 126の下側に離れて設けられている。図 4は、図 3に示される構成を示す等価回 路図である。メモリセル 124の磁気抵抗素子 126は、等価回路図上では可変抵抗で ある。磁気抵抗素子 126は、書込みビット線 WBLおよび書込みワード線 WWLによつ て書込みが行われる。このセルでは読出しビット線 RBLと書込みビット線 WBLは分 離されている。
[0005] この MRAM101は、トグル MRAMである。このトグル MRAMのメモリセル 124の 場合、書込みは「1」→「0」か「0」→「1」しか行なえず、「1」に「1」を上書きしたり、「0」 に「0」を上書きできない。書き込みの動作は、まず、書き込みを行おうとするメモリセ ル 124 (以下、「選択セル」ともいう）に対して、読出し動作を行う。次に、書き込みを行 う場合、書込みビット線 WBLに書込み電流 IWBLが流され、その次に時間差をつけ て書込みワード線 WWLに書込み電流 IWWLが流される。
[0006] 図 5A及び図 5Bは、書込み電流により誘起された書込み磁場の軌跡を示すグラフ である。図 5Aは、選択セル (選択された書込みビット線 WBLと選択された書込みヮ ード線 WWLとで選択されるメモリセル 124)の場合を示す。図 5Bは、非選択セル (選 択された書込みビット線 WBL、及び、選択された書込みワード線 WWLのいずれか 一方に接続されたメモリセル 124)の場合を示す。図 5Aに示すように、この軌跡がフ ロップ磁場の周りを 1周することにより、自由層 141の磁ィ匕は「1」→「0」か「0」→「1」 に変化する。一方、図 5Bに示すように、この軌跡がフロップ磁場の周りを周らないとき は、自由層 141の磁ィ匕は変化しない。自由層 141の磁ィ匕は、図中に示した飽和磁場 以上の過剰な磁場を印加すると飽和し、方向が不定になる。したがって、書込み磁場 の軌跡は飽和磁場の内側にある必要もある。
[0007] 図 6は、従来の MRAMの構成を示すブロック図である。 MRAM101は、複数のセ ルアレイ群 102— 0、 · ··、 102— i及び書込み制御信号生成回路 103を具備する。 複数のセルアレイ群 102— 0、 · ··、 102— iの各々は、それぞれ制御部（図示されず） 力 のセルアレイ群選択信号 ASEL0、 · ··、 ASELiにより選択される。複数のセルァ レイ群 102— 0、…ゝ 102— iの各々は、複数のセルアレイブロック 111— 0、…ゝ 111 — j、ブロックセレクタ 112、 WL電流源 113、 BL電流源 114、 AND回路 115、 XOR 回路 116、センスアンプ 117、バッファ回路 118、 119を備える。なお、ここでは読出 しに関わる構成としてセンスアンプ 117以外は省略して 、る。
[0008] ブロックセレクタ 112は、複数のセルアレイブロック 111— 0、 · ··、 111— jの各々を、 それぞれ制御部（図示されず)からのブロック選択信号 BSEL0、 · ··、 BSELjにより選 択する。 WL電流源 113は、書込みワード線 WWL用の電流源である。 BL電流源 11 4は、書込みビット線 WBL用の電流源である。 WL電流源 113及び BL電流源 114は 、複数のセルアレイブロック 111— 0、 · ··、 111 jで共有されている。書込み動作時 に、 WL電流源 113からの書込み電流 IWWLは、メイン書込みワード線 MWWLを介 してブロックセレクタ 112で選択されたセルアレイブロック 111へ供給される。 BL電流 源 114からの書込み電流 IWBLは、メイン書込みビット線 MWBLを介してブロックセ レクタ 112で選択されたセルアレイブロック 111へ供給される。
[0009] 複数のセルアレイブロック 111— 0、 · ··、 111 jの各々は、書込みワード線 WWL0 、…ゝ WWLn、 WLセレクタ 122、書込みビット線 WBL0、…ゝ WBLn, BLセレクタ 12 3、複数のメモリセル 124を含む。 WLセレクタ 122は、書込みワード線 WWL0、 · ··、 WWLnから、ワード線選択信号 XS0、 · ··、 XSnのいずれかにより選択書込みワード 線 WWLを選択する。 BLセレクタ 123は、書込みビット線 WBL0、 · ··、 WBLnから、ビ ット線選択信号 YS0、 · ··、 YSnのいずれかにより選択書込みビット線 WBLを選択す る。メモリセル 124は、書込みワード線 WWL0、 · ··、 WWLnと書込みビット線 WBL0、 · ··、 WBLnとの交点の各々に設けられている。書込み動作時に、書込み電流 IWWL は、 WLセレクタ 122で選択された書込みワード線 WWLを流れる。書込み電流 IWB Lは、 BLセレクタ 123で選択された書込みビット線 WBLを流れる。
[0010] センスアンプ 117は、メモリセル 124から読み出した読出しデータ SADをバッファ回 路 119及び XOR回路 116へ出力する。ノ ッファ回路 118は、セルアレイ群選択信号 ASELで選択され、外部力も供給された書込みデータ DINを格納する。そして、所定 のタイミングで書込みデータ DINを XOR回路 116へ出力する。バッファ回路 119は、 セルアレイ群選択信号 ASELで選択され、センスアンプ 117から供給された読出しデ ータ SADを格納する。そして、所定のタイミングで読出しデータ SADを読出しデータ DOUTとして外部へ出力する。 XOR回路 116は、バッファ回路 118からの書込みデ ータ 118とセンスアンプ 117からの読出しデータ SADとを比較して、両者が異なるか 否かを示す XOR信号を AND回路 115へ出力する。 AND回路 115は、 XOR回路 1 16からの XOR信号に基づいて、書込みデータ 118と読出しデータ SADとが異なる 場合、書込み制御信号生成回路 103からの信号 M— BSTPR、信号 M— WCSEN TX、及び信号 M— WCSENTYを、信号 BSTPR、信号 WCSENTX、及び信号 W CSENTYとして WL電流源 113及び BL電流源 114へ出力する。
[0011] 書込み制御信号生成回路 103は、複数のセルアレイ群 102— 0、 · ··、 102— iへ、 信号 M— BSTPR、信号 M— WCSENTX、及び信号 M— WCSENTYを出力する 。ただし、信号 M— BSTPR=信号 BSTPR、信号 M— WCSENTX=信号 WCSE NTX、及び信号 M— WCSENTY=信号 WCSENTYにつ!/、ては後述する。
[0012] 書込み動作の場合、選択セル 124に対して、まず読出し動作を行う。その読み出し た結果としてのセンスアンプ 117の出力信号 SADとバッファ 118に格納された書込 みデータ DINとが異なるか否かの判定（トグル判定）を XOR回路 116で行う。その結 果、両者が異なる場合のみ、選択セル 124にトグル書込みを行なう。書込みタイミン グの制御はセルアレイ群 102で共有されている。
[0013] 図 7A〜図 7Fは、 MRAMをバーストモード動作させる場合の外部入力波形を示す タイミングチャートである。図 7Aは、 CLK (Clock)信号を示す。図 7Bは、メモリセル 1 24のアドレス信号を示す。図 7Cは、 ZADV (Address Valid Input)信号を示す 。図 7Dは、 ZCE (Chip Enable)信号を示す。図 7Eは、 ZWE (Write Enable) 信号を示す。これらの CLK信号、アドレス信号、 ZADV信号、 ZCE信号、 ZWE信 号は、外部制御信号である。図 7Fは、メモリセル 124に書き込まれる入力データ信 号 DINを示す。入力データ信号 DINとしてのデータ D0、 Dl、 D2、 D3は、 CLK信 号に同期してバッファ 118へ供給される。書込み動作の開始後、第 3クロック目力 デ ータ D0、…を入力している力 そこまでの間に MRAM101内部ではトグル判定用に 選択セル 124のデータが読み出される。ここでバーストモードは、一つの書込みヮー ド線 WWL上の複数のメモリセル 124について、連続して順番に書込みビット線 WBL を選択しながら、連続書き込みを行うモードである。他のセルアレイブロック 111に渡 つて連続動作しても良いし、更に、他のセルアレイ群 102に渡って連続動作しても良 い。
[0014] 図 8は、図 6における書込み電流が流れる部分の構成を示す回路図である。 WL電 流源 113は、メイン書込みワード線 MWWLに接続され、波形整形部 135と電流源部 137と出力制御部 139を備える。波形整形部 135は、キャパシタ CXと信号 BSTPR で制御されるスィッチを有する。波形整形部 135は、信号 BSTPR力 SLOWの期間に キャパシタ CXに蓄えられた電荷で、電流経路 (メイン書込みワード線 MWWL +書込 みワード線 WWL)の寄生容量 Cpを充電する。それにより、セルアレイ 121での電流 の立ち上がりを良くし、電流波形を整形することができる。この技術の基本的な内容 は特開 2004— 234816号に公開されている。ただし、信号 BSTPRは、後述の波形 整形部 136と共通である。したがって、波形整形部 135、 136は同じタイミングで同じ 動作を行う。ただし、波形整形部 135、 136は、一つの波形整形部であっても良い。 電流源部 137は、波形整形部 135と並列にメイン書込みワード線 MWWLに接続さ れている。電流源部 137は、メイン書込みワード線 MWWLを介して書込みワード線 WWLに書込み電流 IWWLを供給する。出力制御部 139は、 NMOSトランジスタ N1 ，と NMOSトランジスタ N1を含む。 NMOSトランジスタ N1，は、メイン書込みワード線 MWWLの途中にソース及びドレインを接続され、ゲートに信号 WCSENXを供給さ れる。 NMOSトランジスタ N1は、メイン書込みワード線 MWWLの途中にドレインを、 接地にソースを接続され、ゲートに信号 ZWCSENXを供給される。 WL電流源 113 の出力制御は、 WWL側では信号 WCSENXと信号 ZWCSENXの相補信号で行 われる。
[0015] 同様に、 BL電流源 114は、波形整形部 136と電流源部 138と出力制御部 140を 備える。波形整形部 136は、キャパシタ CYと信号 BSTPRで制御されるスィッチを有 する。波形整形部 136は、信号 BSTPR力LOWの期間にキャパシタ CYに蓄えられ た電荷で、電流経路 (メイン書込みビット線 MWBL +書込みビット線 WBL)の寄生容 量 Cpを充電する。それにより、セルアレイ 121での電流の立ち上がりを良くし、電流 波形を整形することができる。この技術の基本的な内容は特開 2004— 234816号に 公開されている。電流源部 138は、波形整形部 136と並列にメイン書込みビット線 M WBLに接続されている。電流源部 137は、メイン書込みビット線 MWBLを介して書 込みビット線 WBLに書込み電流 IWBLを供給する。出力制御部 140は、 NMOSトラ ンジスタ N3，と NMOSトランジスタ N3を含む。 NMOSトランジスタ N3，は、メイン書 込みビット線 MWBLの途中にソース及びドレインを接続され、ゲートに信号 WCSEN Yを供給される。 NMOSトランジスタ N3は、メイン書込みビット線 MWBLの途中にド レインを、接地にソースを接続され、ゲートに信号 ZWCSENYを供給される。 BL電 流源 114の出力制御は、 WBL側では信号 WCSENYと信号 ZWCSENYの相補信 号で行われる。
[0016] 図 9A〜図 9Hは、各制御信号及び電流の波形を示すタイミングチャートである。図 9Aは信号 BSTPR、図 9Bは信号 WCSENX、図 9Cは信号 WCSENY、図 9Dは書 込みワード線 WWL上の書込み電流 IWWL、図 9Eはメイン書込みワード線 MWWL 上の書込み電流 IWWL、図 9Fは書込みビット線 WBL上の書込み電流 IWBL、図 9 Gはメイン書込みビット線 MWBL上の書込み電流 IWBL、図 9Hは BLセレクタ 123で のビット線選択信号 YSをそれぞれ示す。ここでは、ワード線選択信号 XSについては 省略している。
[0017] このタイミングチャートは、図 7A〜図 7Fのバーストモードの第 3クロック目以降を示 している。すなわち、既に最初の選択セル 124についてデータの読出しが済み、そ の選択セル 124についてトグル書込みを行い、かつ、その後の選択セル 124につい てもトグル書込みを行う場合の波形を示している。寄生容量 Cpの充電のため、メイン 書込みワード線 MWWLの書込み電流 IWWL (e)及びメイン書込みビット線 MWBL の書込み電流 IWBL (g)は、電流立ち上がり時においてオーバーシュートを持つ。し かし、セルアレイ 121内の書込みワード線 WWLの書込み電流 IWWL (d)及び書込 みビット線 WBLの書込み電流 IWBL (f)は、電流立ち上がり時においてオーバーシ ユートはなぐかつ高速に立ち上げることができる。 ここで図 8及び図 9A〜図 9Hを参照して、そのバーストモードの書込み動作を説明 する。ここでは、セルアレイブロック 111—0の書込みワード線 WWLOの例を示す。
(1) tOO
直前に読み出し動作を行い、書込みワード線 WWL0上のメモリセルのうち、どのメ モリセル 124にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル 1 24にトグル書き込みを行う場合を示す。直前の信号 BSTPR力Lowのとき、キャパシ タ CX及び CYが充電されている。時刻 tOOで信号 BSTPRが Highになり（a)、キャパ シタ CX及び CYに蓄積された電荷の放電が始まる。波形整形部 135から出力制御 部 139まで、及び、波形整形部 136から出力制御部 140までの配線が充電される。 このとき、ブロック選択信号 BSEL0が Highになり（図示されず）、ブロックセレクタ 11 2によりセルアレイブロック 111—0が選択される。信号 XS0が Highになり（図示され ず）、 WLセレクタ 122により書込みワード線 WWL0が選択される。信号 YS0が High になり（h)、 BLセレクタ 123により書込みビット線 WBL0が選択される。
(2) t01
信号 WCSENXが Highになり（b)、キャパシタ CXに蓄積された電荷の残りが、メイ ン書込みワード線 MWWL及び書込みワード線 WWL0を充電する。それと共に、電 流源部 137から書込み電流 IWWLがメイン書込みワード線 MWWL及び書込みヮー ド線 WWL0へ供給される（（e)、（d) )。この充電により、書込み電流 IWWLの立ち上 がりが良くなり、電流波形を整形することができる。
(3) t02
信号 WCSENYが Highになり（c)、キャパシタ CYに蓄積された電荷の残りが、メイ ン書込みビット線 MWBL及び書込みビット線 WBL0を充電する。それと共に、電流 源部 138から書込み電流 IWBLカ イン書込みビット線 MWBL及び書込みビット線 WBL0へ供給される（（g)、（f) )。この充電により、書込み電流 IWBLの立ち上がりが 良くなり、電流波形を整形することができる。
(4) t03
信号 WCSENX力 owになり（b)、電流源部 137からのメイン書込みワード線 MW WL及び書込みワード線 WWL0への書込み電流 IWWLが停止される ( (e)、（d) )。 (5) t04
信号 WCSENY力Lowになり（c)、電流源部 138かのメイン書込みビット線 MWBL 及び書込みビット線 WBL0への書込み電流 IWBLが停止される（（g)、（f) )。この書 込み電流 IWWLと書込み電流 IWBLとを時間差で供給することにより、選択セル 12 4にトグル書き込みを行うことができる。
(6) t05
時刻 t05で信号 BSTPR力 owになり（a)、キャパシタ CX及び CYに電荷が蓄積さ れ始める。バーストモードの書込み動作なので、所定の範囲のメモリセル 124に対す る書き込みが終了するまで、ブロック選択信号 BSEL0は Highのままで（図示されず） 、ブロックセレクタ 112によりセルアレイブロック 111—0が選択されたままである。書 込みワード線 WWL0上の全てのメモリセル 124に書き込みを行うまで、信号 XS0が Highのままであり（図示されず）、 WLセレクタ 122により書込みワード線 WWL0が選 択されたままである。信号 YS0が Lowになり（h)、 BLセレクタ 123による書込みビット 線 WBL0の選択が終了する。
以降、同様のプロセスを繰り返す。
[0019] ただし、バーストモードでは書込みビット線 WBLを次々に切り変えて書込みを行う 力 そのときには BLセレクタ 123のスィッチに供給されるビット線選択御信号が YS0 →YS1→YS2→YS3と切り替わる。この切り替わりの時間は、例えば、時刻 t05から 時刻 tlOの時間は、ある程度以上の時間を確保する必要がある。ある程度の時間を 確保する理由は、信号 BSTPRの Lowの期間がな!/、と波形整形部 136のキャパシタ CYに充電できなくなる力もである。更に、メイン書込みビット線 MWBL及び書込みビ ット線 WBLの寄生容量 Cpに充電された電荷も信号 WCSENY力Lowの期間に信号 ZWCSENYの供給された NMOSトランジスタ N3で、十分放電しておく必要がある 。これらの充放電が十分でない場合、波形の整形が設計どおりならずに誤動作を招 いてしまう。
[0020] 図 10は、書込み制御信号生成回路 103の構成の一例を示すブロック図である。デ ィレイ素子 161と ANDゲートとの組が 5組直列に接続されている。各 ANDゲートの一 方の入力は、信号 CLRの逆信号である。他方の入力は、信号 SET又は前段の組の 出力である。信号 SETと五段目の組の出力の逆信号とは他の ANDゲートの入力と なり、その出力が信号 M— BSTPRである。一段目の組の出力と三段目の組の出力 の逆信号とは更に他の ANDゲートの入力となり、その出力が信号 M— WCSENXで ある。二段目の組の出力と四段目の組の出力の逆信号とは別の ANDゲートの入力 となり、その出力が信号 M— WCSENYである。
[0021] 図 11A〜図 11Fは、書込み制御信号生成回路 103の出力する各制御信号の波形 を示すタイミングチャートである。書込み制御信号生成回路 103は、ディレイ素子 16 1と ANDゲートで作るワンショットパルスを出力する。パルスを出した後はディレイ素 子 161のリセットが必要である。タイミングチャート上では信号 CLR力 ディレイ素子 1 61をリセットしている。書込み制御信号生成回路 103は、このリセットが必要という点 力 、信号 BSTPR、信号 M— WCSENX及び信号 M— WCSENYを短い間隔で連 続的に出力するのは困難である。
[0022] 以上のように、ビット線選択御信号 YSが切り替わるためにある程度の時間が必要で あること、及び、書込みに関わる制御信号 (信号 BSTPR、信号 M— WCSENX及び 信号 M— WCSENY)の生成のときリセット時間が必要であることから、書込み動作を より高速に実行することが困難である。すなわち、波形整形部は波形を適性にするた めに必須であるが、その動作特性上、高速な書込みモードには向いていない。波形 整形部を有する MRAMにおける書込み動作をより高速に実行することが可能な技 術が望まれている。
[0023] 特開 2004— 234816号に半導体記憶装置が開示されている。この半導体記憶装 置は、情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き 込むために設けられた定電流源と、前記記憶素子に関連した所定位置において前 記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要 な電流の量に達するまでの間に寄生キャパシタを充電するためのブースト回路とを備 える。
[0024] 特開 2003— 109374号公報に磁気メモリ装置の書き込み回路が記載されている。
この磁気メモリ装置の書き込み回路は、パルス状の電流によって誘起される磁界に 応じて情報が書き込まれる磁気抵抗素子をメモリセルごとに有する。この書き込み回 路において、前記パルス状の電流を発生させる電流発生手段は、前記パルス状の電 流の立ち上がり時において複数段階で電流供給能力を高める。
[0025] 特開 2003— 331574号公報に磁気ランダムアクセスメモリが開示されている。この 磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵 抗効果素子に、前記困難軸に平行な第 1磁界を作用させ、その後、前記磁気抵抗効 果素子に、前記第 1磁界よりも弱い前記困難軸に平行な第 2磁界と前記容易軸に平 行な第 3磁界とを同時に作用させる。
発明の開示
[0026] 本発明の目的は、波形整形部を用いて書込み動作をより高速に実行することが可 能な MRAMを提供することにある。
[0027] この発明のこの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって 容易に確認することができる。
[0028] 上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数のセル アレイを含む第 1セルアレイ群と、複数のセルアレイを含む第 2セルアレイ群とを具備 する。第 1セルアレイ群及び第 2セルアレイ群の各々は、セルアレイのビット線に第 1 書込み電流を供給する第 1電流源部と、プリチャージが必要な第 1キャパシタを有し 第 1書込み電流の波形を整形する第 1電流波形整形部とを含む。セルアレイの磁気 メモリセルの書込み動作のとき、第 1セルアレイ群の第 1電流波形整形部と第 2セルァ レイ群の第 1電流波形整形部とは、互いに異なる期間にビット線へ向う配線に対して 第 1キャパシタに蓄積された電荷の充放電を行う。
[0029] 上記の磁気ランダムアクセスメモリにおいて、第 1セルアレイ群及び第 2セルアレイ 群の各々は、セルアレイのワード線に第 2書込み電流を供給する第 2電流源部と、プ リチャージが必要な第 2キャパシタを有し第 2書込み電流の波形を整形する第 2電流 波形整形部とを更に含む。磁気メモリセルの書込み動作のとき、第 1セルアレイ群の 第 2電流波形整形部と第 2セルアレイ群の第 2電流波形整形部とは、互いに異なる期 間にワード線へ向う配線に対して第 2キャパシタに蓄積された電荷の充放電を行う。
[0030] 上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、第 1電流源 部と、第 1電流波形整形部と、第 2電流源部と、第 2電流波形整形部とを具備する。 第 1電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線 に第 1書込み電流を供給する。第 1電流波形整形部は、プリチャージが必要な第 1キ ャパシタを有し、第 1書込み電流の波形を整形する。第 2電流源部は、複数のセルァ レイに共用され、複数のセルアレイの各々のワード線に第 2書込み電流を供給する。 第 2電流波形整形部は、プリチャージが必要な第 2キャパシタを有し、第 2書込み電 流の波形を整形する。磁気メモリセルの書込み動作のとき、第 1電流波形整形部がビ ット線へ向う配線に対して第 1キャパシタの充放電を行う期間と、第 2電流波形整形部 力 Sワード線へ向う配線に対して第 1キャパシタの充放電を行う期間とは異なる。
[0031] 上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、第 1電流源 部と、第 1電流波形整形部と、第 3電流波形整形部とを具備する。
第 1電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線 に第 1書込み電流を供給する。第 1電流波形整形部は、プリチャージが必要な第 1キ ャパシタを有し、第 1書込み電流の波形を整形する。第 3電流波形整形部は、プリチ ヤージが必要な第 3キャパシタを有し、第 1書込み電流の波形を整形する。セルァレ ィの磁気メモリセルの書込み動作のとき、第 1電流波形整形部がビット線へ向う配線 に対して第 1キャパシタに蓄積された電荷の充放電を行う期間と、第 3電流波形整形 部がビット線へ向う配線に対して第 3キャパシタに蓄積された電荷の充放電を行う期 間とは異なる。
[0032] 上記の磁気ランダムアクセスメモリは、第 2電流源部と、第 2電流波形整形部と、第 4 電流波形整形部とを更に具備する。第 2電流源部は、複数のセルアレイに共用され、 複数のセルアレイの各々のワード線に第 2書込み電流を供給する。第 2電流波形整 形部は、プリチャージが必要な第 2キャパシタを有し、第 2書込み電流の波形を整形 する。第 4電流波形整形部は、プリチャージが必要な第 4キャパシタを有し、第 2書込 み電流の波形を整形する。セルアレイの磁気メモリセルの書込み動作のとき、第 2電 流波形整形部がワード線へ向う配線に対して第 2キャパシタに蓄積された電荷の充 放電を行う期間と、第 4電流波形整形部がワード線へ向う配線に対して第 4キャパシ タに蓄積された電荷の充放電を行う期間とは異なる。
[0033] 上記の磁気ランダムアクセスメモリにお 、て、磁気メモリセルは、積層フェリ構造の 自由層を有する。自由層の磁ィ匕容易軸方向は、ビット線の方向に対して略 45度傾い ている。
[0034] 上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法で ある。ここで、磁気ランダムアクセスメモリは、複数のセルアレイを含む第 1セルアレイ 群と、複数のセルアレイを含む第 2セルアレイ群とを備える。第 1セルアレイ群及び第 2セルアレイ群の各々は、セルアレイのビット線に第 1書込み電流を供給する第 1電 流源部と、プリチャージが必要な第 1キャパシタを有し第 1書込み電流の波形を整形 する第 1電流波形整形部とを含む。磁気ランダムアクセスメモリの動作方法は、（a)セ ルアレイの磁気メモリセルの書込み動作のとき、第 1セルアレイ群の第 1電流波形整 形部が、第 1期間にビット線へ向う配線に対して第 1キャパシタに蓄積された電荷の 放電を行うステップと、（b)第 2セルアレイ群の第 1電流波形整形部が、第 1期間とは 異なる第 2期間にビット線へ向う配線に対して第 1キャパシタに蓄積された電荷の放 電を行うステップとを具備する。
[0035] 上記の磁気ランダムアクセスメモリの動作方法において、磁気ランダムアクセスメモ リは、第 1セルアレイ群及び第 2セルアレイ群の各々力 セルアレイのワード線に第 2 書込み電流を供給する第 2電流源部と、プリチャージが必要な第 2キャパシタを有し 第 2書込み電流の波形を整形する第 2電流波形整形部とを更に含む。磁気ランダム アクセスメモリの動作方法は、（c)磁気メモリセルの書込み動作のとき、第 1セルアレイ 群の第 2電流波形整形部が、第 3期間にワード線へ向う配線に対して第 2キャパシタ に蓄積された電荷の放電を行うステップと、 (d)第 2セルアレイ群の第 2電流波形整形 部が、第 3期間とは異なる第 4期間にワード線へ向う配線に対して第 2キャパシタに蓄 積された電荷の放電を行うステップとを更に具備する。
[0036] 上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法で ある。ここで、磁気ランダムアクセスメモリは、第 1電流源部と、第 1電流波形整形部と 、第 2電流源部と、第 2電流波形整形部とを備える。第 1電流源部は、複数のセルァ レイに共用され、複数のセルアレイの各々のビット線に第 1書込み電流を供給する。 第 1電流波形整形部は、プリチャージが必要な第 1キャパシタを有し、第 1書込み電 流の波形を整形する。第 2電流源部は、複数のセルアレイに共用され、複数のセル アレイの各々のワード線に第 2書込み電流を供給する。第 2電流波形整形部は、プリ チャージが必要な第 2キャパシタを有し、第 2書込み電流の波形を整形する。磁気ラ ンダムアクセスメモリの動作方法は、（a)磁気メモリセルの書込み動作のとき、第 1電 流波形整形部は、ビット線へ向う配線に対して第 1期間で第 1キャパシタに蓄積され た電荷の放電を行うステップと、（b)第 2電流波形整形部は、ワード線へ向う配線に 対して第 1期間と異なる第 2期間で第 2キャパシタに蓄積された電荷の放電を行うステ ップとを具備する。
[0037] 上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法で ある。ここで、磁気ランダムアクセスメモリは、第 1電流源部と、第 1電流波形整形部と 、第 3電流波形整形部とを備える。
第 1電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線 に第 1書込み電流を供給する。第 1電流波形整形部は、プリチャージが必要な第 1キ ャパシタを有し、第 1書込み電流の波形を整形する。第 3電流波形整形部は、プリチ ヤージが必要な第 3キャパシタを有し、第 1書込み電流の波形を整形する。磁気ラン ダムアクセスメモリの動作方法は、（a)セルアレイの磁気メモリセルの書込み動作のと き、第 1電流波形整形部は、ビット線へ向う配線に対して第 1期間で第 1キャパシタに 蓄積された電荷の放電を行うステップと、（b)第 3電流波形整形部は、ビット線へ向う 配線に対して第 1期間と異なる第 3期間で第 3キャパシタに蓄積された電荷の放電を 行うステップとを具備する。
[0038] 上記の磁気ランダムアクセスメモリの動作方法において、磁気ランダムアクセスメモ リは、第 2電流源部と、第 2電流波形整形部と、る第 4電流波形整形部とを更に備える 。第 2電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のワード 線に第 2書込み電流を供給する。第 2電流波形整形部は、プリチャージが必要な第 2 キャパシタを有し、第 2書込み電流の波形を整形する。第 4電流波形整形部は、プリ チャージが必要な第 4キャパシタを有し、第 2書込み電流の波形を整形する。磁気ラ ンダムアクセスメモリの動作方法は、（a)セルアレイの磁気メモリセルの書込み動作の とき、第 2電流波形整形部は、ワード線へ向う配線に対して第 2期間で第 2キャパシタ に蓄積された電荷の放電を行うステップと、（b)第 4電流波形整形部は、ワード線へ 向う配線に対して第 2期間と異なる第 4期間で第 4キャパシタに蓄積された電荷の放 電を行うステップとを更に具備する。
[0039] 上記の磁気ランダムアクセスメモリの動作方法において、磁気メモリセルの書込み 動作は、トグル書込み動作である。
[0040] 本発明により、 MRAMにおける波形整形部を用いた書込み動作を、より高速に実 行することが可能となる。
図面の簡単な説明
[0041] [図 1]図 1は、従来の磁気抵抗素子の構成を示す断面図である。
[図 2]図 2は、従来の磁気抵抗素子の構成を示す上面図である。
[図 3]図 3は、従来の磁気抵抗素子を含むメモリセルの構成を示す断面図である。
[図 4]図 4は、図 3に示される構成を示す等価回路図である。
[図 5A]図 5Aは、書込み電流により誘起された書込み磁場の軌跡 (選択セル)を示す グラフである。
[図 5B]図 5Bは、書込み電流により誘起された書込み磁場の軌跡 (非選択セル)を示 すグラフである。
[図 6]図 6は、従来の MRAMの構成を示すブロック図である。
[図 7]図 7 (図 7A〜図 7F)は、従来の MRAMをバーストモード動作させる場合の外 部入力波形を示すタイミングチャートである。
[図 8]図 8は、図 6における書込み電流が流れる部分の構成を示す回路図である。
[図 9]図 9 (図 9A〜図 9H)は、制御信号及び電流の波形を示すタイミングチャートで ある。
[図 10]図 10は、書込み制御信号生成回路の構成の一例を示すブロック図である。
[図 11]図 11 (図 11 A〜図 1 IF)は、書込み制御信号生成回路の出力する制御信号 の波形を示すタイミングチャートである。
[図 12]図 12は、本発明の MRAMの第 1の実施の形態の構成を示すブロック図であ る。
[図 13]図 13 (図 13A〜図 13R)は、制御信号及び電流の波形を示すタイミングチヤ ートである。 [図 14]図 14は、本発明の MRAMの第 2、 3の実施の形態の構成を示すブロック図で ある。
[図 15]図 15は、図 14における書込み電流が流れる部分の構成を示す回路図である
[図 16]図 16 (図 16A〜図 16H)は、制御信号及び電流の波形を示すタイミングチヤ ートである。
[図 17]図 17は、図 14における書込み電流が流れる部分の構成を示す回路図である
[図 18]図 18 (図 18A〜図 18H)は、制御信号及び電流の波形を示すタイミングチヤ ートである。
発明を実施するための最良の形態
[0042] 以下、本発明の MRAMの実施の形態に関して、添付図面を参照して説明する。
[0043] (第 1の実施の形態）
本発明の MRAMの第 1の実施の形態の構成について説明する。図 12は、本発明 の MRAMの第 1の実施の形態の構成を示すブロック図である。 MRAM1は、複数 のセルアレイ群 2— 0、 2— 1、 · ··、 2—（i 1)、 2— i、書込み制御信号生成回路 A3 及び書込み制御信号生成回路 B4を具備する。複数のセルアレイ群 2— 0、 2— 1、一 、 2- (i— 1)、 2— iの各々は、それぞれ制御部（図示されず)からのセルアレイ群選 択信号 ASELO、 1、 · ··、 ASEL (i— 1)、 ASELiにより選択される。複数のセルアレイ 群 2— 0、 2—1、 · ··、 2— (i— 1)、 2— iの各々は、複数のセルアレイブロック 11— 0、 · ··、 11 j、ブロックセレクタ 12、 WL電流源 13、 BL電流源 14、 AND回路 15、 XOR 回路 16、センスアンプ 17、ノ ッファ回路 18、 19を備える。なお、ここでは読出しに関 わる構成としてセンスアンプ 17以外は省略している。
[0044] ブロックセレクタ 12は、複数のセルアレイブロック 11— 0、 · ··、 11— jの各々を、それ ぞれ制御部（図示されず)からのブロック選択信号 BELO、 · ··、 BSELjにより選択する 。 WL電流源 13は、書込みワード線 WWL用の電流源である。 BL電流源 14は、書込 みビット線 WBL用の電流源である。 WL電流源 13及び BL電流源 14は、複数のセル アレイブロック 11— 0、 · ··、 11 jで共有されている。書込み動作時に、 WL電流源 13 からの書込み電流 IWWLは、メイン書込みワード線 MWWLを介してブロックセレクタ 12で選択されたセルアレイブロック 11へ供給される。 BL電流源 14からの書込み電 流 IWBLは、メイン書込みビット線 MWBLを介してブロックセレクタ 12で選択された セルアレイブロック 11へ供給される。
[0045] 複数のセルアレイブロック 11— 0、 · ··、 11 jの各々は、書込みワード線 WWLO、… 、 WWLn、 WLセレクタ 22、書込みビット線 WBLO、 · ··、 WBLn、 BLセレクタ 23、複 数のメモリセル 24を含む。 WLセレクタ 22は、書込みワード線 WWLO、 · ··、 WWLnか ら、ワード線選択信号 XSO、 · ··、 XSnのいずれか〖こより選択書込みワード線 WWLを 選択する。 BLセレクタ 23は、書込みビット線 WBLO、 · ··、 WBLn力ら、ビット線選択 信号 YSO、 · ··、 YSnのいずれかにより選択書込みビット線 WBLを選択する。メモリセ ル 24は、書込みワード線 WWLO、 · ··、 WWLnと書込みビット線 WBLO、 · ··、 WBLn との交点の各々に設けられている。書込み動作時に、書込み電流 IWWLは、 WLセ レクタ 22で選択された書込みワード線 WWLを流れる。書込み電流 IWBLは、 BLセ レクタ 23で選択された書込みビット線 WBLを流れる。
[0046] センスアンプ 17は、メモリセル 24から読み出した読出しデータ SADをバッファ回路 19及び XOR回路 16へ出力する。バッファ回路 18は、セルアレイ群選択信号 ASEL で選択され、外部力も供給された書込みデータ DINを格納する。そして、所定のタイ ミングで書込みデータ DINを XOR回路 116へ出力する。バッファ回路 119は、セル アレイ群選択信号 ASELで選択され、センスアンプ 17から供給された読出しデータ S ADを格納する。そして、所定のタイミングで読出しデータ SADを読出しデータ DOU Tとして外部へ出力する。 XOR回路 16は、ノ ッファ回路 18からの書込みデータ 18と センスアンプ 17からの読出しデータ SADとを比較して、両者が異なるカゝ否かを示す XOR信号を AND回路 15へ出力する。 AND回路 15は、セルアレイ群 2— 0、 2— 2、 · ··、 2— (i—1)のいずれか (偶数番）に含まれている場合と、セルアレイ群 2—1、 2- 3、 · ··、 2— iのいずれか (奇数番）に含まれている場合とで異なる機能を有する。すな わち、偶数番のセルアレイ群 2に含まれている場合、 AND回路 15は、 XOR回路 16 力もの XOR信号に基づいて、書込みデータ 18と読出しデータ SADとが異なるとき、 書込み制御信号生成回路 A3からの信号 MO BSTPR、信号 MO WCSENTX, 及び信号 MO— WCSENTYを、信号 BSTPR、信号 WCSENTX、及び信号 WCS ENTYとして WL電流源 13及び BL電流源 14へ出力する。奇数番のセルアレイ群 2 に含まれている場合、 AND回路 15は、 XOR回路 16からの XOR信号に基づいて、 書込みデータ 18と読出しデータ SADとが異なるとき、書込み制御信号生成回路 B4 からの信号 Ml— BSTPR、信号 Ml— WCSENTX、及び信号 Ml— WCSENTY を、信号 BSTPR、信号 WCSENTX、及び信号 WCSENTYとして WL電流源 13及 び BL電流源 14へ出力する。
[0047] 書込み制御信号生成回路 A3は、偶数番の複数のセルアレイ群 2— 0、 2— 2、 · ··、 2- (i—l)へ、信号 MO— BSTPR、信号 MO— WCSENTX、及び信号 MO— WCS ENTYを出力する。書込み制御信号生成回路 B4は、奇数番の複数のセルアレイ群 2—1、 2— 3、 · ··、 2— iへ、信号 Ml— BSTPR、信号 Ml— WCSENTX、及び信号 Ml— WCSENTYを出力する。ただし、信号 MO— BSTPR=信号 Ml— BSTPR =信号 BSTPR、信号 MO— WCSENTX =信号 M 1— WCSENTX=信号 WCSE NTX、及び信号 MO— WCSENTY =信号 M 1— WCSENTY =信号 WCSENTY については後述する。ただし、書込み制御信号生成回路 A3及び書込み制御信号生 成回路 B4は、一体であっても良い。
[0048] 書込み動作の場合、選択セル 24に対して、まず読出し動作を行う。その読み出し た結果としてのセンスアンプ 17の出力信号 SADとバッファ 18に格納された書込みデ ータ DINとが異なるか否かの判定（トグル判定）を XOR回路 16で行う。その結果、両 者が異なる場合のみ、選択セル 24にトグル書込みを行なう。書込みタイミングの制御 はセルアレイ群 2で共有されて!、る。
[0049] 本発明では、二つの書込み制御信号生成回路 (A3、 B4)を用い、書き込み制御信 号が二系統（信号 MO— BSTPR、信号 MO— WCSENX、信号 MO— WCSENYと 、信号 Ml— BSTPR、信号 Ml— WCSENX、信号 Ml— WCSENY)になっている 。それに伴い、セルアレイ群 2も二系統に分けられており、系統ごとに書き込み制御 信号が供給されている。
[0050] WL電流源 13及び BL電流源 14は、その構成及び機能が、図 8を参照して説明し た WL電流源 113及び BL電流源 114のそれらと同じである。したがって、 WL電流源 13及び BL電流源 14の説明を省略する。
[0051] 書込み制御信号生成回路 3A及び書込み制御信号生成回路 B4は、その構成及び 機能、その制御信号が、図 10及び図 11A〜図 11Fを参照して説明した書込み制御 信号生成回路 103のそれらと同じである。したがって、書込み制御信号生成回路 3A 及び書込み制御信号生成回路 B4の説明を省略する。
[0052] 図 13A〜図 13Rは、各制御信号及び電流の波形を示すタイミングチャートである。
図 13A〜図 13G、図 130、図 13Qは、偶数番のセルアレイ群 2に関する。図 13H〜 図 13N、図 13P、図 13Rは、奇数番のセルアレイ群 2に関する。図 13Aと図 13Hは 信号 BSTPR、図 13Bと図 131は信号 WCSENX、図 13Cと図 13Jは信号 WCSENY 、図 13Dと図 13Kは書込みワード線 WWL上の書込み電流 IWWL、図 13Eと図 13L はメイン書込みワード線 MWWL上の書込み電流 IWWL、図 13Fと図 13Mは書込み ビット線 WBL上の書込み電流 IWBL、図 13Gと図 13Nはメイン書込みビット線 MWB L上の書込み電流 IWBL、図 130と図 13Pは BLセレクタ 23でのビット線選択信号 Y S、図 13Qと図 13Rはセルアレイ群選択信号 ASEL、をそれぞれ示す。ここでは、ヮ ード線選択信号 XSにつ 、ては省略して 、る。
[0053] このタイミングチャートは、図 7A〜図 7Fのバーストモードの第 3クロック目以降を示 している。寄生容量 Cpの充電のため、メイン書込みワード線 MWWLの書込み電流 I WWL (図 13E,図 13L)及びメイン書込みビット線 MWBLの書込み電流 IWBL (図 1 3G、図 13N)は、電流立ち上がり時においてオーバーシュートを持つ。し力し、セル アレイ 21内の書込みワード線 WWLの書込み電流 IWWL (図 13D,図 13K)及び書 込みビット線 WBLの書込み電流 IWBL (図 13F,図 13M)は、電流立ち上がり時に おいてオーバーシュートはなぐかつ高速に立ち上げることができる。
[0054] ここで、各セルアレイ群 2内でのバーストモードの書込み動作は、図 8及び図 9A〜 図 9Hを参照して説明した従来のバーストモードの書込み動作と同様である。本実施 の形態では、時刻 tOO〜t05において、奇数番のセルアレイ群 2 (セルアレイ群 2— 1 、 2— 3、 ···）にバーストモードの書込み動作を実行する（図 13H〜図 13N、図 13P、 図 13R)。次に、時刻 t50〜t55において、偶数番のセルアレイ群 2 (セルアレイ群 2 0、 2— 2、 ···）にバーストモードの書込み動作を実行する（図 13A〜図 13G、図 13 0、図 13Q)。ただし、時刻 t50は、時刻 t05よりも早い時刻に設定されている。同様 に、次に、時刻 tlO〜tl5において、奇数番のセルアレイ群 2にバーストモードで書込 み動作を実行する。ここで、時刻 tlOは、時刻 t55よりも早い時刻に設定されている。 すなわち、二系統のセルアレイ群 2は、互いのトグル書き込み動作を一部重ねながら 実行している。
[0055] このように、バースト書き込みモードの間、二系統のセルアレイ群 2 (偶数番のセル アレイ群 2と奇数番のセルアレイ群 2)の各々が交互に選択される。これにより、 0クロ ック目（時刻 tOO)の偶数番のセルアレイ群 2の BSTPR (図 13H)と、 1クロック目（時 刻 t50)の奇数番のセルアレイ群 2の BSTPR (図 13A)とを少し重なるまで近づけて も、プリチャージ信号 BSTPRの Lowの期間を十分にとることができる。それため、波 形整形部のキャパシタ CYの充電が不十分になることはない。
[0056] 信号 WCSENX (図 13B,図 131)及び信号 WCSENY (図 13C、図 13J)について も、それぞれ次の信号 WCSENX及び信号 WCSENYとの間隔を十分にとることが できる。それにより、メイン書込みビット線 MWBL及び書込みビット線 WBLを NMOS トランジスタ N3により十分に放電することができる。
[0057] 信号 WCSENX及び信号 WCSENYとの間隔を十分にとることができるので、書き 込み制御信号生成回路 A3及び書き込み制御信号生成回路 B4内でも、ディレイ素 子のリセットに十分な時間をかけることが可能となる。このようにセルアレイ群 2を複数 の系統に分割することは、二以上に分けるならば同様の効果が得られ、分割数が多 きくなるほど、より大きな効果を得ることができる。
[0058] 本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能と なる。
[0059] (第 2の実施の形態）
本発明の MRAMの第 2の実施の形態の構成について説明する。図 14は、本発明 の MRAMの第 2の実施の形態の構成を示すブロック図である。 MRAM1は、複数 のセルアレイ群 2— 0、 · ··、 2— i、及び書込み制御信号生成回路 3を具備する。本実 施の形態では、第 1の実施の形態と異なり、セルアレイ群 2を系統別に分割しない。 但し、 WL電源部 13及び BL電源部 14を変更する。 MRAM1は、 WL電源部 13及び BL電源部 14内の構成が異なる他は、図 6を参照して説明した MRAM101と同じで ある。
[0060] すなわち、書込み制御信号生成回路 3は、書込み制御信号生成回路 103に対応 する。
複数のセルアレイ群 2— 0、 · ··、 2—iの各々は、複数のセルアレイ群 102— 0、 · ··、 10 2—iの各々に対応する。複数のセルアレイブロック 11—0、 · ··、 11 jは、複数のセ ノレアレイブロック 111— 0、…ゝ 111 jに対応する。ブロックセレクタ 12は、ブロックセ レクタ 112〖こ対応する。 AND回路 15、 XOR回路 16、センスアンプ 17、バッファ回路 18、 19は、それぞれ AND回路 115、 XOR回路 116、センスアンプ 117、バッファ回 路 118、 119に対応する。ここでは、共通の部分の説明を省略する。
[0061] 図 15は、図 14における書込み電流が流れる部分の構成を示す回路図である。本 実施の形態の MRAM1は、プリチャージ信号 BSTPRを、書込みワード線 WWL用 の信号 BSTPRXと書込みビット線 WBL用の信号 BSTPRYとの二系統にしている点 で、図 6を参照して説明した MRAM101と異なる。すなわち、 WL電流源 13の波形 整形部 35は、信号 BSTPRX力LOWの期間にキャパシタ CXに蓄えられた電荷で、 電流経路 (メイン書込みワード線 MWWL +書込みワード線 WWL)の寄生容量 Cpを 充電する。一方、 BL電流源 14の波形整形部 36は、信号 BSTPRXとは異なる信号 B STPRY力LOWの期間にキャパシタ CYに蓄えられた電荷で、電流経路 (メイン書込 みビット線 MWBL +書込みビット線 WBL)の寄生容量 Cpを充電する。これにより、寄 生容量の充放電のタイミングを、メイン書込みワード線 MWWL側とメイン書込みビッ ト線 MWBL側とで独立に制御することができる。
[0062] 図 16A〜図 16Hは、各制御信号及び電流の波形を示すタイミングチャートである。
図 16Aは信号 BSTPRX、図 16Bは信号 BSTPRY、図 16Cは信号 WCSENX、図 1 6Dは信号 WCSENY、図 16Eは書込みワード線 WWL上の書込み電流 IWWL、図 16Fはメイン書込みワード線 MWWL上の書込み電流 IWWL、図 16Gは書込みビッ ト線 WBL上の書込み電流 IWBL、図 16Hはメイン書込みビット線 MWBL上の書込 み電流 IWBL、をそれぞれ示す。
[0063] MRAM1がトグノレ MRAMの場合、書込み電流 IWWLと書込み電流 IWBLとは、タ イミングをずらしてセルアレイ 21へ供給される。したがって、波形整形部 35及び波形 整形部 36においても、そのずらしたタイミングで、それぞれのキャパシタ（CX、 CY) に電荷を蓄積し、それぞれの電流経路 (メイン書込みワード線 MWWL +書込みヮー ド線 WWL、メイン書込みビット線 MWBL +書込みビット線 WBL)をプリチャージすこ とができる。すなわち、 WL電流源 13及び BL電流源 14は、プリチャージ信号 BSTP R力Lowである期間を確保しながら、プリチャージ信号 BSTPRの間隔を詰めることが 可能になる。また、書き込み制御信号生成回路を二つ設ける必要はないので面積的 なオーバーヘッドを抑えることができる。
ここで図 15及び図 16A〜図 16Hを参照して、そのバーストモードの書込み動作を 説明する。ここでは、セルアレイブロック 11— 0の書込みワード線 WWL0の例を示す
(1) tOO
直前に読み出し動作を行い、書込みワード線 WWL0上のメモリセルのうち、どのメ モリセル 24にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル 24 にトグル書き込みを行う場合を示す。直前の信号 BSTPRX力 owのとき、キャパシタ CXが充電されている。時刻 tOOで信号 BSTPRXが Highになり（図 16A)、キャパシ タ CXに蓄積された電荷の放電が始まる。波形整形部 35から出力制御部 39までの配 線が充電される。このとき、ブロック選択信号 BSEL0が Highになり（図示されず）、ブ ロックセレクタ 12によりセルアレイブロック 11—0が選択される。信号 XS0が Highにな り（図示されず）、 WLセレクタ 22により書込みワード線 WWL0が選択される。
(2) t01
直前の信号 BSTPRY力 owのとき、キャパシタ CYが充電されている。時刻 tOlで 信号 BSTPRYが Highになり（図 16B)、キャパシタ CYに蓄積された電荷の放電が 始まる。波形整形部 36から出力制御部 40までの配線が充電される。ブロック選択信 号 BSEL0は Highになっており（図示されず）、ブロックセレクタ 12によりセルアレイブ ロック 11—0が選択されている。このとき、信号 YS0が Highになり（図示されず）、 BL セレクタ 23により書込みビット線 WBL0が選択される。
同時に、信号 WCSENXが Highになり（図 16C)、キャパシタ CXに蓄積された電荷 の残りが、メイン書込みワード線 MWWL及び書込みワード線 WWLOを充電する。そ れと共に、電流源部 37から書込み電流 IWWLカ^ィン書込みワード線 MWWL及び 書込みワード線 WWLOへ供給される（図 16F、図 16E)。この充電により、書込み電 流 IWWLの立ち上がりが良くなり、電流波形を整形することができる。
(3) t02
信号 WCSENYが Highになり（図 16D)、キャパシタ CYに蓄積された電荷の残りが 、メイン書込みビット線 MWBL及び書込みビット線 WBLOを充電する。それと共に、 電流源部 38から書込み電流 IWBL力メイン書込みビット線 MWBL及び書込みビット 線 WBLOへ供給される（図 16H、図 16G)。この充電により、書込み電流 IWBLの立 ち上がりが良くなり、電流波形を整形することができる。
(4) t03
信号 WCSENX力 owになり（図 16C)、電流源部 37からのメイン書込みワード線 MWWL及び書込みワード線 WWLOへの書込み電流 IWWLが停止される（図 16F、 図 16E)。
(5) t04
信号 WCSENY力Lowになり（図 16D)、電流源部 38かのメイン書込みビット線 M WBL及び書込みビット線 WBLOへの書込み電流 IWBLが停止される（図 16H、図 1 6G)。この書込み電流 IWWLと書込み電流 IWBLとを時間差で供給することにより、 選択セル 24にトグル書き込みを行うことができる。
同時に、信号 BSTPRX力 owになり（図 16A)、キャパシタ CXに電荷が蓄積され 始める。バーストモードの書込み動作なので、所定の範囲のメモリセル 24に対する書 き込みが終了するまで、ブロック選択信号 BSEL0は Highのままで（図示されず）、ブ ロックセレクタ 12によりセルアレイブロック 11—0が選択されたままである。書込みヮ ード線 WWLO上の全てのメモリセル 24に書き込みを行うまで、信号 XS0が Highのま まであり（図示されず）、 WLセレクタ 22により書込みワード線 WWLOが選択されたま まである。
(6) t05
時刻 t05で信号 BSTPRY力 owになり（図 16B)、キャパシタ CYに電荷が蓄積さ れ始める。バーストモードの書込み動作なので、所定の範囲のメモリセル 24に対する 書き込みが終了するまで、ブロック選択信号 BSELOは Highのままで（図示されず）、 ブロックセレクタ 112によりセルアレイブロック 11— 0が選択されたままである。
信号 YSO力Lowになり（図示されず）、 BLセレクタ 23による書込みビット線 WBL0の 選択が終了する。
以降、同様のプロセスを繰り返す。
[0065] 本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能と なる。
[0066] (第 3の実施の形態）
本発明の MRAMの第 3の実施の形態の構成について説明する。図 14は、本発明 の MRAMの第 3の実施の形態の構成を示すブロック図である。 MRAM1は、複数 のセルアレイ群 2— 0、 · ··、 2— i、及び書込み制御信号生成回路 3を具備する。本実 施の形態では、 WL電源部 13及び BL電源部 14を変更している点で、第 2の実施の 形態と異なる。 MRAM1は、 WL電源部 13及び BL電源部 14内の構成が異なる他は 、図 6を参照して説明した MRAM101と同じであるので、共通の部分の説明を省略 する。
[0067] 図 17は、図 14における書込み電流が流れる部分の構成を示す回路図である。本 実施の形態の MRAM1は、各波形整形部を二系統にしている点で、図 6を参照して 説明した MRAM 101と異なる。すなわち、 WL電流源 13は、波形整形部 35aと波形 整形部 35bとを含む。波形整形部 35aは、信号 BSTPR0が LOWの期間にキャパシ タ CX0に蓄えられた電荷で、電流経路 (メイン書込みワード線 MWWL +書込みヮー ド線 WWL)の寄生容量 Cpを充電する（プリチャージする）。一方、波形整形部 35bは 、信号 BSTPR1が LOWの期間にキャパシタ CX1に蓄えられた電荷で、電流経路の 寄生容量 Cpを充電する。波形整形部 35aと波形整形部 35bとは、電流経路を交互 にプリチャージする。
[0068] 同様に、 BL電流源 14は、波形整形部 36aと波形整形部 36bとを含む。波形整形 部 36aは、信号 BSTPR0が LOWの期間にキャパシタ CY0に蓄えられた電荷で、電 流経路 (メイン書込みビット線 MWBL +書込みビット線 WBL)の寄生容量 Cpを充電 する（プリチャージする)。一方、波形整形部 36bは、信号 BSTPR1が LOWの期間 にキャパシタ CY1に蓄えられた電荷で、電流経路の寄生容量 Cpを充電する。波形 整形部 36aと波形整形部 36bとは、電流経路を交互にプリチャージする。
[0069] 図 18A〜図 18Hは、各制御信号及び電流の波形を示すタイミングチャートである。
図 18Aは信号 BSTPR1、図 18Bは信号 BSTPR0、図 18Cは信号 WCSENX、図 1 8Dは信号 WCSENY、図 18Eは書込みワード線 WWL上の書込み電流 IWWL、図 18Fはメイン書込みワード線 MWWL上の書込み電流 IWWL、図 18Gは書込みビッ ト線 WBL上の書込み電流 IWBL、図 18Hはメイン書込みビット線 MWBL上の書込 み電流 IWBL、をそれぞれ示す。
[0070] MRAM1がトグノレ MRAMの場合、書込み電流 IWWLと書込み電流 IWBLとは、タ イミングをずらしてセルアレイ 21へ供給される。したがって、波形整形部 35及び波形 整形部 36においても、そのずらしたタイミングで、それぞれのキャパシタ（CX、 CY) に電荷を蓄積し、それぞれの電流経路 (メイン書込みワード線 MWWL +書込みヮー ド線 WWL、メイン書込みビット線 MWBL +書込みビット線 WBL)をプリチャージすこ とができる。すなわち、 WL電流源 13及び BL電流源 14は、プリチャージ信号 BSTP R力Lowである期間を確保しながら、プリチャージ信号 BSTPRの間隔を詰めることが 可能になる。また、書き込み制御信号生成回路を二つ設ける必要はないので面積的 なオーバーヘッドを抑えることができる。この制御は他の実施の形態に比べて簡単に 実行することができる。
[0071] ここで図 17及び図 18A〜図 18Hを参照して、そのバーストモードの書込み動作を 説明する。ここでは、セルアレイブロック 11— 0の書込みワード線 WWL0の例を示す
(l) tOO
直前に読み出し動作を行い、書込みワード線 WWL0上のメモリセルのうち、どのメ モリセル 24にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル 24 にトグル書き込みを行う場合を示す。直前の信号 BSTPROが Lowのとき、キャパシタ CX0及び CY0が充電されている。時刻 tOOで信号 BSTPROが Highになり（図 18B) 、キャパシタ CX0及び CY0に蓄積された電荷の放電が始まる。波形整形部 35aから 出力制御部 39まで、及び、波形整形部 36aから出力制御部 40までの配線が充電さ れる。このとき、ブロック選択信号 BSELOが Highになり（図示されず）、ブロックセレク タ 12によりセルアレイブロック 11—0が選択される。信号 XSOが Highになり（図示さ れず）、 WLセレクタ 22により書込みワード線 WWLOが選択される。信号 YSOが Hig hになり（図示されず）、 BLセレクタ 23により書込みビット線 WBLOが選択される。
(2) t01
信号 WCSENXが Highになり（図 18C)、キャパシタ CXOに蓄積された電荷の残り 1S メイン書込みワード線 MWWL及び書込みワード線 WWLOを充電する。それと共 に、電流源部 37から書込み電流 IWWLがメイン書込みワード線 MWWL及び書込み ワード線 WWLOへ供給される（図 18F、図 18E)。この充電により、書込み電流 IWW Lの立ち上がりが良くなり、電流波形を整形することができる。
(3) t02
信号 WCSENYが Highになり（図 18D)、キャパシタ CYOに蓄積された電荷の残り 1S メイン書込みビット線 MWBL及び書込みビット線 WBLOを充電する。それと共に 、電流源部 38から書込み電流 IWBL力メイン書込みビット線 MWBL及び書込みビッ ト線 WBLOへ供給される（図 18H、図 18G)。この充電により、書込み電流 IWBLの 立ち上がりが良くなり、電流波形を整形することができる。
(4) t03
信号 WCSENX力 owになり（図 18C)、電流源部 37からのメイン書込みワード線 MWWL及び書込みワード線 WWLOへの書込み電流 IWWLが停止される（図 18F、 図 18E)。
(5) t04
信号 WCSENY力Lowになり（図 18D)、電流源部 38かのメイン書込みビット線 M WBL及び書込みビット線 WBLOへの書込み電流 IWBLが停止される（図 18H、図 1 8G)。この書込み電流 IWWLと書込み電流 IWBLとを時間差で供給することにより、 選択セル 24にトグル書き込みを行うことができる。
(6) t05
時刻 t05で信号 BSTPR0が Lowになり（図 18B)、キャパシタ CX0及び CY0に電 荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル 24に対する書き込みが終了するまで、ブロック選択信号 BSELOは Highのままで（図 示されず）、ブロックセレクタ 12によりセルアレイブロック 11— 0が選択されたままであ る。書込みワード線 WWLO上の全てのメモリセル 24に書き込みを行うまで、信号 XS 0が Highのままであり（図示されず）、 WLセレクタ 22により書込みワード線 WWLOが 選択されたままである。信号 YSOが Lowになり（図示されず）、 BLセレクタ 23による 書込みビット線 WBLOの選択が終了する。
(7) tl0
直前の信号 BSTPRlが Lowのとき、キャパシタ CX1及び CY1が充電されている。 時刻 tlOで信号 BSTPRlが Highになり（図 18A)、キャパシタ CX1及び CY1に蓄積 された電荷の放電が始まる。波形整形部 35bから出力制御部 39まで、及び、波形整 形部 36bから出力制御部 40までの配線が充電される。このとき、ブロック選択信号 B SEL1が Highであり（図示されず）、ブロックセレクタ 12によりセルアレイブロック 11— 0が選択されている。信号 XS0が Highであり（図示されず）、 WLセレクタ 22により書 込みワード線 WWL0が選択されている。信号 YS1が Highになり（図示されず）、 BL セレクタ 23により書込みビット線 WBL1が選択される。
(8) tl l
信号 WCSENXが Highになり（図 18C)、キャパシタ CX1に蓄積された電荷の残り 1S メイン書込みワード線 MWWL及び書込みワード線 WWL0を充電する。それと共 に、電流源部 37から書込み電流 IWWLがメイン書込みワード線 MWWL及び書込み ワード線 WWL0へ供給される（図 18F、図 18E)。この充電により、書込み電流 IWW Lの立ち上がりが良くなり、電流波形を整形することができる。
(9) tl2
信号 WCSENYが Highになり（図 18D)、キャパシタ CY1に蓄積された電荷の残り が、メイン書込みビット線 MWBL及び書込みビット線 WBL1を充電する。それと共に 、電流源部 38から書込み電流 IWBL力メイン書込みビット線 MWBL及び書込みビッ ト線 WBL1へ供給される（図 18H、図 18G)。この充電により、書込み電流 IWBLの 立ち上がりが良くなり、電流波形を整形することができる。 (10) tl3
信号 WCSENX力 owになり（図 18C)、電流源部 37からのメイン書込みワード線 MWWL及び書込みワード線 WWL0への書込み電流 IWWLが停止される（図 18F、 図 18E)。
(11) tl4
信号 WCSENY力Lowになり（図 18D)、電流源部 38かのメイン書込みビット線 M WBL及び書込みビット線 WBL1への書込み電流 IWBLが停止される（図 18H、図 1 8G)。この書込み電流 IWWLと書込み電流 IWBLとを時間差で供給することにより、 選択セル 24にトグル書き込みを行うことができる。
(12) tl5
時刻 tl5で信号 BSTPR1が Lowになり（図 18A)、キャパシタ CX1及び CY1に電 荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル 24に対する書き込みが終了するまで、ブロック選択信号 BSEL0は Highのままで（図 示されず）、ブロックセレクタ 12によりセルアレイブロック 11— 0が選択されたままであ る。書込みワード線 WWL0上の全てのメモリセル 24に書き込みを行うまで、信号 XS 0が Highのままであり（図示されず）、 WLセレクタ 22により書込みワード線 WWL0が 選択されたままである。信号 YS1が Lowになり（図示されず）、 BLセレクタ 23による 書込みビット線 WBL1の選択が終了する。
以降、同様のプロセスを繰り返す。
[0072] 本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能と なる。
[0073] なお、上記各実施の形態は、互いに技術的な矛盾が発生しない限り、組み合わせ て用いることが可能である。
[0074] 本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において
、各実施の形態は適宜変形又は変更され得ることは明らかである。

Claims

請求の範囲
[1] 複数のセルアレイを含む第 1セルアレイ群と、
複数のセルアレイを含む第 2セルアレイ群と
を具備し、
前記第 1セルアレイ群及び前記第 2セルアレイ群の各々は、
前記セルアレイのビット線に第 1書込み電流を供給する第 1電流源部と、 プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形 する第 1電流波形整形部と
を含み、
前記セルアレイの磁気メモリセルの書込み動作のとき、前記第 1セルアレイ群の前 記第 1電流波形整形部と前記第 2セルアレイ群の前記第 1電流波形整形部とは、互 Vヽに異なる期間に前記ビット線へ向う配線に対して前記第 1キャパシタに蓄積された 電荷の充放電を行う
磁気ランダムアクセスメモリ。
[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記第 1セルアレイ群及び前記第 2セルアレイ群の各々は、
前記セルアレイのワード線に第 2書込み電流を供給する第 2電流源部と、 プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形 する第 2電流波形整形部と
を更に含み、
前記磁気メモリセルの書込み動作のとき、前記第 1セルアレイ群の前記第 2電流波 形整形部と前記第 2セルアレイ群の前記第 2電流波形整形部とは、互いに異なる期 間に前記ワード線へ向う配線に対して前記第 2キャパシタに蓄積された電荷の充放 電を行う
磁気ランダムアクセスメモリ。
[3] 複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第 1書込 み電流を供給する第 1電流源部と、
プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形す る第 1電流波形整形部と、
前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第 2 書込み電流を供給する第 2電流源部と、
プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形す る第 2電流波形整形部と
を具備し、
前記磁気メモリセルの書込み動作のとき、前記第 1電流波形整形部が前記ビット線 へ向う配線に対して前記第 1キャパシタの充放電を行う期間と、前記第 2電流波形整 形部が前記ワード線へ向う配線に対して前記第 1キャパシタの充放電を行う期間とは 異なる
磁気ランダムアクセスメモリ。
[4] 複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第 1書込 み電流を供給する第 1電流源部と、
プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形す る第 1電流波形整形部と、
プリチャージが必要な第 3キャパシタを有し、前記第 1書込み電流の波形を整形す る第 3電流波形整形部と
を具備し、
前記セルアレイの磁気メモリセルの書込み動作のとき、前記第 1電流波形整形部が 前記ビット線へ向う配線に対して前記第 1キャパシタに蓄積された電荷の充放電を行 う期間と、前記第 3電流波形整形部が前記ビット線へ向う配線に対して前記第 3キヤ パシタに蓄積された電荷の充放電を行う期間とは異なる
磁気ランダムアクセスメモリ。
[5] 請求の範囲 4に記載の磁気ランダムアクセスメモリにお 、て、
前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第 2書込み電流を供給する第 2電流源部と、
プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形 する第 2電流波形整形部と、 プリチャージが必要な第 4キャパシタを有し、前記第 2書込み電流の波形を整形 する第 4電流波形整形部と
を更に具備し、
前記セルアレイの磁気メモリセルの書込み動作のとき、
前記第 2電流波形整形部が前記ワード線へ向う配線に対して前記第 2キャパシタに 蓄積された電荷の充放電を行う期間と、前記第 4電流波形整形部が前記ワード線へ 向う配線に対して前記第 4キャパシタに蓄積された電荷の充放電を行う期間とは異な る
磁気ランダムアクセスメモリ。
[6] 請求の範囲 1乃至 5の!、ずれか一項に記載の磁気ランダムアクセスメモリにお！/、て 前記磁気メモリセルは、積層フェリ構造の自由層を有し、
前記自由層の磁化容易軸方向は、前記ビット線の方向に対して略 45度傾いている 磁気ランダムアクセスメモリ。
[7] 磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
複数のセルアレイを含む第 1セルアレイ群と、
複数のセルアレイを含む第 2セルアレイ群と
を備え、
前記第 1セルアレイ群及び前記第 2セルアレイ群の各々は、
前記セルアレイのビット線に第 1書込み電流を供給する第 1電流源部と、 プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形 する第 1電流波形整形部と
を含み、
前記磁気ランダムアクセスメモリの動作方法は、
(a)前記セルアレイの磁気メモリセルの書込み動作のとき、前記第 1セルアレイ群の 前記第 1電流波形整形部が、第 1期間に前記ビット線へ向う配線に対して前記第 1キ ャパシタに蓄積された電荷の放電を行うステップと、 (b)前記第 2セルアレイ群の前記第 1電流波形整形部が、前記第 1期間とは異なる 第 2期間に前記ビット線へ向う配線に対して前記第 1キャパシタに蓄積された電荷の 放電を行うステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
[8] 請求の範囲 7に記載の磁気ランダムアクセスメモリの動作方法において、
ここで、前記磁気ランダムアクセスメモリは、
前記第 1セルアレイ群及び前記第 2セルアレイ群の各々が、
前記セルアレイのワード線に第 2書込み電流を供給する第 2電流源部と、 プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形 する第 2電流波形整形部と
を更に含み、
前記磁気ランダムアクセスメモリの動作方法は、
(c)前記磁気メモリセルの書込み動作のとき、前記第 1セルアレイ群の前記第 2電 流波形整形部が、第 3期間に前記ワード線へ向う配線に対して前記第 2キャパシタに 蓄積された電荷の放電を行うステップと、
(d)前記第 2セルアレイ群の前記第 2電流波形整形部が、前記第 3期間とは異なる 第 4期間に前記ワード線へ向う配線に対して前記第 2キャパシタに蓄積された電荷の 放電を行うステップと
を更に具備する
磁気ランダムアクセスメモリの動作方法。
[9] 磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第 1書 込み電流を供給する第 1電流源部と、
プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形 する第 1電流波形整形部と、
前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第 2書込み電流を供給する第 2電流源部と、
プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形 する第 2電流波形整形部と
を備え、
前記磁気ランダムアクセスメモリの動作方法は、
(a)前記磁気メモリセルの書込み動作のとき、前記第 1電流波形整形部は、前記ビ ット線へ向う配線に対して第 1期間で前記第 1キャパシタに蓄積された電荷の放電を 行うステップと、
(b)前記第 2電流波形整形部は、前記ワード線へ向う配線に対して前記第 1期間と 異なる第 2期間で前記第 2キャパシタに蓄積された電荷の放電を行うステップと を具備する
磁気ランダムアクセスメモリの動作方法。
磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第 1書 込み電流を供給する第 1電流源部と、
プリチャージが必要な第 1キャパシタを有し、前記第 1書込み電流の波形を整形 する第 1電流波形整形部と、
プリチャージが必要な第 3キャパシタを有し、前記第 1書込み電流の波形を整形 する第 3電流波形整形部と
を備え、
前記磁気ランダムアクセスメモリの動作方法は、
(a)前記セルアレイの磁気メモリセルの書込み動作のとき、前記第 1電流波形整形 部は、前記ビット線へ向う配線に対して第 1期間で前記第 1キャパシタに蓄積された 電荷の放電を行うステップと、
(b)前記第 3電流波形整形部は、前記ビット線へ向う配線に対して前記第 1期間と 異なる第 3期間で前記第 3キャパシタに蓄積された電荷の放電を行うステップと を具備する 磁気ランダムアクセスメモリの動作方法。
[11] 請求の範囲 10に記載の磁気ランダムアクセスメモリの動作方法において、
ここで、前記磁気ランダムアクセスメモリは、
前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第 2書込み電流を供給する第 2電流源部と、
プリチャージが必要な第 2キャパシタを有し、前記第 2書込み電流の波形を整形 する第 2電流波形整形部と、
プリチャージが必要な第 4キャパシタを有し、前記第 2書込み電流の波形を整形 する第 4電流波形整形部と
を更に備え、
前記磁気ランダムアクセスメモリの動作方法は、
(a)前記セルアレイの磁気メモリセルの書込み動作のとき、前記第 2電流波形整形 部は、前記ワード線へ向う配線に対して第 2期間で前記第 2キャパシタに蓄積された 電荷の放電を行うステップと、
(b)前記第 4電流波形整形部は、前記ワード線へ向う配線に対して前記第 2期間と 異なる第 4期間で第 4キャパシタに蓄積された電荷の放電を行うステップと
を更に具備する
磁気ランダムアクセスメモリの動作方法。
[12] 請求の範囲 7乃至 11のいずれか一項に記載の磁気ランダムアクセスメモリの動作 方法において、
前記磁気メモリセルの書込み動作は、トグル書込み動作である
磁気ランダムアクセスメモリの動作方法。
PCT/JP2006/317783 2005-09-14 2006-09-07 磁気ランダムアクセスメモリの波形整形回路 WO2007032257A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007535436A JP5035620B2 (ja) 2005-09-14 2006-09-07 磁気ランダムアクセスメモリの波形整形回路
US12/066,926 US7630234B2 (en) 2005-09-14 2006-09-07 Magnetic random access memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005266998 2005-09-14
JP2005-266998 2005-09-14

Publications (1)

Publication Number Publication Date
WO2007032257A1 true WO2007032257A1 (ja) 2007-03-22

Family

ID=37864853

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/317783 WO2007032257A1 (ja) 2005-09-14 2006-09-07 磁気ランダムアクセスメモリの波形整形回路

Country Status (3)

Country Link
US (1) US7630234B2 (ja)
JP (1) JP5035620B2 (ja)
WO (1) WO2007032257A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006085545A1 (ja) * 2005-02-09 2006-08-17 Nec Corporation トグル型磁気ランダムアクセスメモリ及びトグル型磁気ランダムアクセスメモリの書き込み方法
TWI415124B (zh) * 2007-08-09 2013-11-11 Ind Tech Res Inst 磁性隨機存取記憶體
KR101001304B1 (ko) * 2008-07-08 2010-12-14 서울대학교산학협력단 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
US8385106B2 (en) * 2009-09-11 2013-02-26 Grandis, Inc. Method and system for providing a hierarchical data path for spin transfer torque random access memory
US8159866B2 (en) 2009-10-30 2012-04-17 Grandis, Inc. Method and system for providing dual magnetic tunneling junctions usable in spin transfer torque magnetic memories
US20110141802A1 (en) * 2009-12-15 2011-06-16 Grandis, Inc. Method and system for providing a high density memory cell for spin transfer torque random access memory
US9130151B2 (en) 2010-01-11 2015-09-08 Samsung Electronics Co., Ltd. Method and system for providing magnetic tunneling junctions usable in spin transfer torque magnetic memories
US8217684B2 (en) 2010-10-12 2012-07-10 Magic Technologies, Inc. Fast and accurate current driver with zero standby current and features for boost and temperature compensation for MRAM write circuit
US8766383B2 (en) 2011-07-07 2014-07-01 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction using half metallic ferromagnets
JP5727948B2 (ja) * 2012-01-16 2015-06-03 株式会社東芝 半導体記憶装置
US10593403B2 (en) 2016-02-23 2020-03-17 Hewlett Packard Enterprise Development Lp Memristive arrays with a waveform generation device
US9799386B1 (en) * 2016-08-30 2017-10-24 International Business Machines Corporation STT MRAM midpoint reference cell allowing full write

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135078A (ja) * 1999-11-02 2001-05-18 Fujitsu Ltd メモリデバイス
JP2004003922A (ja) * 2002-04-01 2004-01-08 Mitsubishi Heavy Ind Ltd 材料の余寿命測定方法及びこれを用いた余寿命測定装置
JP2004234816A (ja) * 2003-01-06 2004-08-19 Nec Corp 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782340A (en) * 1986-08-22 1988-11-01 Energy Conversion Devices, Inc. Electronic arrays having thin film line drivers
US6418046B1 (en) 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
JP4780874B2 (ja) 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4756803B2 (ja) 2001-09-28 2011-08-24 キヤノン株式会社 磁気メモリ装置の書き込み回路
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
JP3808799B2 (ja) 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
JP4084084B2 (ja) 2002-05-23 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6693824B2 (en) * 2002-06-28 2004-02-17 Motorola, Inc. Circuit and method of writing a toggle memory
US6744663B2 (en) * 2002-06-28 2004-06-01 Motorola, Inc. Circuit and method for reading a toggle memory cell
JP4134637B2 (ja) 2002-08-27 2008-08-20 株式会社日立製作所 半導体装置
WO2004061854A1 (ja) * 2003-01-06 2004-07-22 Nec Corporation 半導体記憶装置
US20050001903A1 (en) * 2003-07-02 2005-01-06 Endler Sean Christopher Methods and apparatuses for displaying and rating content

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135078A (ja) * 1999-11-02 2001-05-18 Fujitsu Ltd メモリデバイス
JP2004003922A (ja) * 2002-04-01 2004-01-08 Mitsubishi Heavy Ind Ltd 材料の余寿命測定方法及びこれを用いた余寿命測定装置
JP2004234816A (ja) * 2003-01-06 2004-08-19 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
US7630234B2 (en) 2009-12-08
US20090161423A1 (en) 2009-06-25
JP5035620B2 (ja) 2012-09-26
JPWO2007032257A1 (ja) 2009-03-19

Similar Documents

Publication Publication Date Title
WO2007032257A1 (ja) 磁気ランダムアクセスメモリの波形整形回路
US7646628B2 (en) Toggle magnetic random access memory and write method of toggle magnetic random access memory
JP3920564B2 (ja) 磁気ランダムアクセスメモリ
KR101047251B1 (ko) 스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한방법 및 시스템
US5587963A (en) Semiconductor memory device
KR101172460B1 (ko) 메모리 회로, 시스템 및 그 인터리빙 액세스 방법
US5946227A (en) Magnetoresistive random access memory with shared word and digit lines
US5386391A (en) Semiconductor memory device, operating synchronously with a clock signal
US8045371B2 (en) Magnetic storage device having a buffer track and storage tracks, and method of operating the same
JPH11273335A (ja) 高速、高帯域幅ランダム・アクセス・メモリ
CN100437818C (zh) 具有电隔离的读写电路的mram结构
TW200410252A (en) Multiple subarray dram having a single shared sense amplifier
JP4553620B2 (ja) 薄膜磁性体記憶装置
KR100560133B1 (ko) 박막자성체 기억장치
US20130242641A1 (en) Semiconductor device
TW200305162A (en) Control method of semiconductor memory device and semiconductor memory device
US7158444B2 (en) Semiconductor memory device
US20070008784A1 (en) Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
KR100334574B1 (ko) 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
KR19980070524A (ko) 스태틱형 램
EP1783776A1 (en) Semiconductor memory device
US6292425B1 (en) Power saving on the fly during reading of data from a memory device
US6992944B2 (en) Semiconductor memory device with reduced power consumption for refresh operation
JP3259760B2 (ja) 半導体記憶装置
KR19980069842A (ko) 동기형 반도체 기억 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2007535436

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 12066926

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06797643

Country of ref document: EP

Kind code of ref document: A1