JP2001135078A - メモリデバイス - Google Patents
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】コモンデータバスの本数を少なくして、高速周
波数域帯でバンクインターリーブを行うことができるメ
モリデバイスを提供する。 【解決手段】複数のメモリセルを含む複数のバンクを有
し、クロック信号に同期して前記メモリセルのデータを
読み出し又は書き込むメモリデバイスにおいて、前記バ
ンク毎に設けられ、前記メモリセルから読み出したデー
タを増幅するセンスアンプと、前記複数のバンクに共通
に設けられ、前記バンクの数よりも少ない本数の複数の
コモンデータバス線と、前記バンク毎に設けられ、当該
バンクのデータを、前記複数のコモンデータバス線に供
給又は受け取るスイッチ回路とを有し、前記複数のバン
クのデータを、前記複数のコモンデータバス線を前記ス
イッチ回路により順次選択して読み出し又は書き込むこ
とを特徴とする。
波数域帯でバンクインターリーブを行うことができるメ
モリデバイスを提供する。 【解決手段】複数のメモリセルを含む複数のバンクを有
し、クロック信号に同期して前記メモリセルのデータを
読み出し又は書き込むメモリデバイスにおいて、前記バ
ンク毎に設けられ、前記メモリセルから読み出したデー
タを増幅するセンスアンプと、前記複数のバンクに共通
に設けられ、前記バンクの数よりも少ない本数の複数の
コモンデータバス線と、前記バンク毎に設けられ、当該
バンクのデータを、前記複数のコモンデータバス線に供
給又は受け取るスイッチ回路とを有し、前記複数のバン
クのデータを、前記複数のコモンデータバス線を前記ス
イッチ回路により順次選択して読み出し又は書き込むこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭなどのメ
モリデバイスに関し、特に、複数のバンクに対して共通
のデータバスを有し、読み出し動作を高速化したメモリ
デバイスに関する。
モリデバイスに関し、特に、複数のバンクに対して共通
のデータバスを有し、読み出し動作を高速化したメモリ
デバイスに関する。
【０００２】
【従来の技術】同期型のダイナミックラム（ＳＤＲＡ
Ｍ：Synchronous Dynamic Random Access Memory、ＦＣ
ＲＡＭ：Fast Cycle RAM等）は、高速のダイナミックＲ
ＡＭとして注目されている。かかるダイナミックＲＡＭ
において、データの読み出しを更に高速化するため、バ
ンクインターリーブによるデータの読み出しが行われ
る。バンクインターリーブとは、メモリ領域を複数のバ
ンクに分割し、複数のバンクから時分割でデータを読み
出すデータの読出方法である。
Ｍ：Synchronous Dynamic Random Access Memory、ＦＣ
ＲＡＭ：Fast Cycle RAM等）は、高速のダイナミックＲ
ＡＭとして注目されている。かかるダイナミックＲＡＭ
において、データの読み出しを更に高速化するため、バ
ンクインターリーブによるデータの読み出しが行われ
る。バンクインターリーブとは、メモリ領域を複数のバ
ンクに分割し、複数のバンクから時分割でデータを読み
出すデータの読出方法である。
【０００３】図１は、従来のバンク構成のメモリデバイ
スの構成図である。図１に示すメモリデバイスは、メモ
リ領域が４つのバンクＢａｎｋ０〜３に分割され、それ
ぞれのバンクには、複数のメモリセル、ワードデコー
ダ、コラムデコーダ、センスアンプ等が設けられる。
スの構成図である。図１に示すメモリデバイスは、メモ
リ領域が４つのバンクＢａｎｋ０〜３に分割され、それ
ぞれのバンクには、複数のメモリセル、ワードデコー
ダ、コラムデコーダ、センスアンプ等が設けられる。
【０００４】バンクＢａｎｋ０〜３は、それぞれのバン
クに対応するグローバルデータバスＧＤＢ０〜３に接続
され、それぞれのグローバルデータバスＧＤＢ０〜３
は、コモンデータバススイッチ回路CDBSW0〜CDBSW3を介
して、４つのバンクに共通に設けられたコモンデータバ
スＣＤＢに接続される。コモンデータバススイッチ回路
CDBSW0〜CDBSW3は、Ｎ型トランジスタとＰ型トランジス
タを並列に接続したトランスファゲートTrsf.A0 を有す
る。
クに対応するグローバルデータバスＧＤＢ０〜３に接続
され、それぞれのグローバルデータバスＧＤＢ０〜３
は、コモンデータバススイッチ回路CDBSW0〜CDBSW3を介
して、４つのバンクに共通に設けられたコモンデータバ
スＣＤＢに接続される。コモンデータバススイッチ回路
CDBSW0〜CDBSW3は、Ｎ型トランジスタとＰ型トランジス
タを並列に接続したトランスファゲートTrsf.A0 を有す
る。
【０００５】コモンデータバスＣＤＢの出力側は、ラッ
チ回路１１を介してトランスファゲートTrsf.A1 に接続
され、トランスファゲートTrsf.A1 は、ラッチ回路１５
を介してデータ入出力端子ＤＱに接続される。
チ回路１１を介してトランスファゲートTrsf.A1 に接続
され、トランスファゲートTrsf.A1 は、ラッチ回路１５
を介してデータ入出力端子ＤＱに接続される。
【０００６】同期型のメモリデバイスは、クロック信号
に同期してデータの読み出し及び書込みが行われる。た
だし、バンク構成のメモリデバイスにおいて、あるバン
クからデータを読み出した後、同じバンクから次のデー
タを読み出すには、最初のデータを読み出してから次の
データの読み出し準備が完了するまでの時間、即ち、セ
ンスアンプの最小動作サイクル時間ｔＲＣ（RAS cycle
time）に相当する時間以上待たなければならない。例え
ば、ｔＲＣ＝３×ｔＣＬＫのメモリデバイスでは、同じ
バンクのデータを読み出すには、３クロック毎にしかＲ
ＥＡＤコマンドを入れることができない。
に同期してデータの読み出し及び書込みが行われる。た
だし、バンク構成のメモリデバイスにおいて、あるバン
クからデータを読み出した後、同じバンクから次のデー
タを読み出すには、最初のデータを読み出してから次の
データの読み出し準備が完了するまでの時間、即ち、セ
ンスアンプの最小動作サイクル時間ｔＲＣ（RAS cycle
time）に相当する時間以上待たなければならない。例え
ば、ｔＲＣ＝３×ｔＣＬＫのメモリデバイスでは、同じ
バンクのデータを読み出すには、３クロック毎にしかＲ
ＥＡＤコマンドを入れることができない。
【０００７】このため、メモリデバイスのメモリ領域を
複数のバンクに分割し、あるバンクからデータを読み出
せない期間中に他のバンクからデータを読み出すバンク
インターリーブを行うことにより、メモリデバイスのデ
ータ読み出し動作を高速化することができる。このこと
は、データの書き込みを行う場合も同様である。
複数のバンクに分割し、あるバンクからデータを読み出
せない期間中に他のバンクからデータを読み出すバンク
インターリーブを行うことにより、メモリデバイスのデ
ータ読み出し動作を高速化することができる。このこと
は、データの書き込みを行う場合も同様である。
【０００８】図２は、図１に示した従来のメモリデバイ
スにおいて、バンクインターリーブによりデータを読み
出す場合のタイミングチャート図である。メモリデバイ
スは、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動
作し、クロック信号ＣＬＫの立ち上がりに同期して各バ
ンクに読み出しコマンドＲＤ０、ＲＤ１等が供給され
る。なお、同じバンク、例えばバンクＲａｎｋ０に読み
出しコマンドＲＤ０を続けて供給する場合は、前述のよ
うに、２つのコマンドＲＤ０の間に最小動作サイクルｔ
ＲＣの期間を設けなければならない。
スにおいて、バンクインターリーブによりデータを読み
出す場合のタイミングチャート図である。メモリデバイ
スは、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動
作し、クロック信号ＣＬＫの立ち上がりに同期して各バ
ンクに読み出しコマンドＲＤ０、ＲＤ１等が供給され
る。なお、同じバンク、例えばバンクＲａｎｋ０に読み
出しコマンドＲＤ０を続けて供給する場合は、前述のよ
うに、２つのコマンドＲＤ０の間に最小動作サイクルｔ
ＲＣの期間を設けなければならない。
【０００９】各バンクは、読み出しコマンドＲＤ０、Ｒ
Ｄ１等に応答してそれぞれのデータをグローバルデータ
バスＧＤＢ０、ＧＤＢ１等に出力し、トランスファゲー
トTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、
それぞれのデータをコモンデータバスＣＤＢに出力す
る。ここで、トランスファゲートTrsf.A0 のゲート信号
Ａ０の周期は、クロック信号ＣＬＫの周期と同じであ
り、コモンデータバスＣＤＢのデータは、クロック信号
ＣＬＫの周期ｔＣＬＫ毎に変化する。
Ｄ１等に応答してそれぞれのデータをグローバルデータ
バスＧＤＢ０、ＧＤＢ１等に出力し、トランスファゲー
トTrsf.A0 のゲート信号Ａ０の立ち上がりに同期して、
それぞれのデータをコモンデータバスＣＤＢに出力す
る。ここで、トランスファゲートTrsf.A0 のゲート信号
Ａ０の周期は、クロック信号ＣＬＫの周期と同じであ
り、コモンデータバスＣＤＢのデータは、クロック信号
ＣＬＫの周期ｔＣＬＫ毎に変化する。
【００１０】コモンデータバスＣＤＢに出力されたデー
タは、ラッチ回路１１に保持され、トランスファゲート
Trsf.A1 のゲート信号Ａ１の立ち上がりに同期して、ラ
ッチ回路１５に保持される。そして、ラッチ回路１５に
保持されたデータが入出力端子ＤＱに出力される。
タは、ラッチ回路１１に保持され、トランスファゲート
Trsf.A1 のゲート信号Ａ１の立ち上がりに同期して、ラ
ッチ回路１５に保持される。そして、ラッチ回路１５に
保持されたデータが入出力端子ＤＱに出力される。
【００１１】このように、従来のメモリデバイスは、各
バンクのデータをバンクインターリーブによりコモンデ
ータバスＣＤＢに読み出し、クロック信号ＣＬＫと同じ
周期ｔＣＬＫで入出力端子ＤＱに出力することができ
る。なお、各バンクにデータを書き込む場合は逆の動作
である。
バンクのデータをバンクインターリーブによりコモンデ
ータバスＣＤＢに読み出し、クロック信号ＣＬＫと同じ
周期ｔＣＬＫで入出力端子ＤＱに出力することができ
る。なお、各バンクにデータを書き込む場合は逆の動作
である。
【００１２】
【発明が解決しようとする課題】このように従来のメモ
リデバイスでは、複数のバンクのデータをバンクインタ
ーリーブにより読み出して入出力端子ＤＱに出力する場
合、コモンデータバスＣＤＢは、クロック信号ＣＬＫと
同じ周期ｔＣＬＫで、ＬレベルとＨレベルの間のレベル
遷移を繰り返す。
リデバイスでは、複数のバンクのデータをバンクインタ
ーリーブにより読み出して入出力端子ＤＱに出力する場
合、コモンデータバスＣＤＢは、クロック信号ＣＬＫと
同じ周期ｔＣＬＫで、ＬレベルとＨレベルの間のレベル
遷移を繰り返す。
【００１３】しかしながら、メモリデバイスが１２８Ｍ
ビット又は２５６Ｍビットのような高集積デバイスの場
合は、コモンデータバスＣＤＢのチップ内の配線が長く
なり、その配線容量が大きくなる。このため、コモンデ
ータバスＣＤＢに読み出されたデータの立ち上がり及び
立ち下がり時間が長くなり、動作クロックＣＬＫが高周
波数域帯では読み出したデータが正確に入出力端子ＤＱ
に到達しない場合が生じる。
ビット又は２５６Ｍビットのような高集積デバイスの場
合は、コモンデータバスＣＤＢのチップ内の配線が長く
なり、その配線容量が大きくなる。このため、コモンデ
ータバスＣＤＢに読み出されたデータの立ち上がり及び
立ち下がり時間が長くなり、動作クロックＣＬＫが高周
波数域帯では読み出したデータが正確に入出力端子ＤＱ
に到達しない場合が生じる。
【００１４】一方、複数のバンクのそれぞれにコモンデ
ータバスＣＤＢを設ければ、それぞれのコモンデータバ
スＣＤＢのレベル遷移の周期を遅くできるので、読み出
したデータを正確に入出力端子ＤＱに到達させることが
できる。しかし、これではコモンデータバスＣＤＢの本
数が、メモリデバイス全体で、 （バンクの数）×（入出力端子の数） となり、メモリデバイスのチップ面積を増加させてしま
う。
ータバスＣＤＢを設ければ、それぞれのコモンデータバ
スＣＤＢのレベル遷移の周期を遅くできるので、読み出
したデータを正確に入出力端子ＤＱに到達させることが
できる。しかし、これではコモンデータバスＣＤＢの本
数が、メモリデバイス全体で、 （バンクの数）×（入出力端子の数） となり、メモリデバイスのチップ面積を増加させてしま
う。
【００１５】そこで、本発明の目的は、できるだけ少な
いコモンデータバスの本数で、高速周波数域帯でバンク
インターリーブを行うことができるメモリデバイスを提
供することにある。
いコモンデータバスの本数で、高速周波数域帯でバンク
インターリーブを行うことができるメモリデバイスを提
供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、複数のバンクを有するメ
モリデバイスにおいて、そのバンク数より少ない複数の
コモンデータバス線によりバンクインターリーブを行う
ことを特徴とする。本発明によれば、チップ面積の増加
を抑えつつ、データの読み出しを高速化することができ
る。
めに、本発明の一つの側面は、複数のバンクを有するメ
モリデバイスにおいて、そのバンク数より少ない複数の
コモンデータバス線によりバンクインターリーブを行う
ことを特徴とする。本発明によれば、チップ面積の増加
を抑えつつ、データの読み出しを高速化することができ
る。
【００１７】上記の目的を達成するために、本発明の別
の側面は、複数のメモリセルを含む複数のバンクを有
し、クロック信号に同期して前記メモリセルのデータを
読み出し又は書き込むメモリデバイスにおいて、前記バ
ンク毎に設けられ、前記メモリセルから読み出したデー
タを増幅するセンスアンプと、前記複数のバンクに共通
に設けられ、前記バンクの数よりも少ない本数の複数の
コモンデータバス線と、前記バンク毎に設けられ、当該
バンクのデータを、前記複数のコモンデータバス線に供
給又は受け取るスイッチ回路とを有し、前記複数のバン
クのデータを、前記複数のコモンデータバス線を前記ス
イッチ回路により順次選択して読み出し又は書き込むこ
とを特徴とする。
の側面は、複数のメモリセルを含む複数のバンクを有
し、クロック信号に同期して前記メモリセルのデータを
読み出し又は書き込むメモリデバイスにおいて、前記バ
ンク毎に設けられ、前記メモリセルから読み出したデー
タを増幅するセンスアンプと、前記複数のバンクに共通
に設けられ、前記バンクの数よりも少ない本数の複数の
コモンデータバス線と、前記バンク毎に設けられ、当該
バンクのデータを、前記複数のコモンデータバス線に供
給又は受け取るスイッチ回路とを有し、前記複数のバン
クのデータを、前記複数のコモンデータバス線を前記ス
イッチ回路により順次選択して読み出し又は書き込むこ
とを特徴とする。
【００１８】本発明によれば、各バンクのデータを複数
のコモンデータバス線を順次選択して出力又は入力する
ので、１本のコモンデータバス線におけるレベル遷移の
周期を遅くすることができる。このため、高速周波数域
帯でのバンクインターリーブにおいて、コモンデータバ
ス線の配線容量が大きくコモンデータバス線のデータの
立ち上がり又は立ち下がり時間が長い場合でも、コモン
データバス線のデータを正確に入出力端子ＤＱに伝達す
ることができる。また、バンク数をｎ、コモンデータバ
ス線の本数をｍとすると、メモリデバイス全体のコモン
データバス線の本数を、バンク毎にコモンデータバス線
を設ける場合に比べて、 （ｎ−ｍ）×（入出力端子の数） だけ減らすことができ、メモリデバイスの高集積化に貢
献することができる。
のコモンデータバス線を順次選択して出力又は入力する
ので、１本のコモンデータバス線におけるレベル遷移の
周期を遅くすることができる。このため、高速周波数域
帯でのバンクインターリーブにおいて、コモンデータバ
ス線の配線容量が大きくコモンデータバス線のデータの
立ち上がり又は立ち下がり時間が長い場合でも、コモン
データバス線のデータを正確に入出力端子ＤＱに伝達す
ることができる。また、バンク数をｎ、コモンデータバ
ス線の本数をｍとすると、メモリデバイス全体のコモン
データバス線の本数を、バンク毎にコモンデータバス線
を設ける場合に比べて、 （ｎ−ｍ）×（入出力端子の数） だけ減らすことができ、メモリデバイスの高集積化に貢
献することができる。
【００１９】また、上記の発明における好ましい態様と
して、前記コモンデータバス線の本数は、前記センスア
ンプの最小動作サイクルに入れられるコマンドの数に等
しいことを特徴とする。
して、前記コモンデータバス線の本数は、前記センスア
ンプの最小動作サイクルに入れられるコマンドの数に等
しいことを特徴とする。
【００２０】本発明によれば、（コモンデータバス線の
本数×ｔＣＬＫ）は、センスアンプの最小動作サイクル
に等しいので、コモンデータバス線のデータ遷移の間隔
が最小動作サイクルに等しくなり、各バンクのデータを
最も効率良く読み出すことができる。
本数×ｔＣＬＫ）は、センスアンプの最小動作サイクル
に等しいので、コモンデータバス線のデータ遷移の間隔
が最小動作サイクルに等しくなり、各バンクのデータを
最も効率良く読み出すことができる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００２２】図３は、第１の実施の形態例のメモリデバ
イスの構成図である。図３に示すメモリデバイスは、メ
モリ領域が４つのバンクＢａｎｋ０〜３に分割され、そ
れぞれのバンクには、後述する複数のメモリセル、ワー
ドデコーダ、コラムデコーダ、センスアンプ等が設けら
れる。この実施の形態では、コモンデータバスＣＤＢ
ａ、ＣＤＢｂは、バンクの数４より少ない２本である。
イスの構成図である。図３に示すメモリデバイスは、メ
モリ領域が４つのバンクＢａｎｋ０〜３に分割され、そ
れぞれのバンクには、後述する複数のメモリセル、ワー
ドデコーダ、コラムデコーダ、センスアンプ等が設けら
れる。この実施の形態では、コモンデータバスＣＤＢ
ａ、ＣＤＢｂは、バンクの数４より少ない２本である。
【００２３】バンクＢａｎｋ０〜３は、それぞれのバン
クに対応するグローバルデータバスＧＤＢ０〜３に接続
される。グローバルデータバスＧＤＢ０〜３は、コモン
データバススイッチ回路CDBSW0〜CDBSW3により、それぞ
れコモンデータバスＣＤＢａ、ＣＤＢｂに接続される。
クに対応するグローバルデータバスＧＤＢ０〜３に接続
される。グローバルデータバスＧＤＢ０〜３は、コモン
データバススイッチ回路CDBSW0〜CDBSW3により、それぞ
れコモンデータバスＣＤＢａ、ＣＤＢｂに接続される。
【００２４】コモンデータバススイッチ回路CDBSW0〜CD
BSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジ
スタとＰ型トランジスタを並列に接続したトランスファ
ゲートTrsf.A0 、Trsf.B0 を介して、コモンデータバス
ＣＤＢａ、ＣＤＢｂに接続する。
BSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジ
スタとＰ型トランジスタを並列に接続したトランスファ
ゲートTrsf.A0 、Trsf.B0 を介して、コモンデータバス
ＣＤＢａ、ＣＤＢｂに接続する。
【００２５】コモンデータバスＣＤＢａ、ＣＤＢｂの出
力側は、ラッチ回路１１、１２を介してトランスファゲ
ートTrsf.A1 、Trsf.B1 に接続され、トランスファゲー
トTrsf.A1 、Trsf.B1 は、ラッチ回路１５を介してデー
タ入出力端子ＤＱに接続される。
力側は、ラッチ回路１１、１２を介してトランスファゲ
ートTrsf.A1 、Trsf.B1 に接続され、トランスファゲー
トTrsf.A1 、Trsf.B1 は、ラッチ回路１５を介してデー
タ入出力端子ＤＱに接続される。
【００２６】図４は、第１の実施の形態のメモリデバイ
スにおいて、バンクインターリーブによりデータを読み
出す場合のタイミングチャート図である。本実施の形態
のメモリデバイスは、周期ｔＣＬＫのクロック信号ＣＬ
Ｋに同期して動作し、クロック信号ＣＬＫの立ち上がり
に同期して各バンクに読み出しコマンドＲＤ０、ＲＤ１
等が供給される。なお、同じバンク、例えばバンクＲａ
ｎｋ０に読み出しコマンドＲＤ０を供給する場合は、前
述のように、２つの読み出しコマンドＲＤ０の間にセン
スアンプの最小動作サイクルｔＲＣの期間を設ける必要
がある。
スにおいて、バンクインターリーブによりデータを読み
出す場合のタイミングチャート図である。本実施の形態
のメモリデバイスは、周期ｔＣＬＫのクロック信号ＣＬ
Ｋに同期して動作し、クロック信号ＣＬＫの立ち上がり
に同期して各バンクに読み出しコマンドＲＤ０、ＲＤ１
等が供給される。なお、同じバンク、例えばバンクＲａ
ｎｋ０に読み出しコマンドＲＤ０を供給する場合は、前
述のように、２つの読み出しコマンドＲＤ０の間にセン
スアンプの最小動作サイクルｔＲＣの期間を設ける必要
がある。
【００２７】バンクＢａｎｋ０は、読み出しコマンドＲ
Ｄ０に応答してデータをグローバルデータバスＧＤＢ０
に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ
０の立ち上がりに同期して、そのデータを第１のコモン
データバスＣＤＢａに出力する。
Ｄ０に応答してデータをグローバルデータバスＧＤＢ０
に出力し、トランスファゲートTrsf.A0 のゲート信号Ａ
０の立ち上がりに同期して、そのデータを第１のコモン
データバスＣＤＢａに出力する。
【００２８】同様に、バンクＢａｎｋ１は、読み出しコ
マンドＲＤ１に応答してデータをグローバルデータバス
ＧＤＢ１に出力し、トランスファゲートTrsf.B0 のゲー
ト信号Ｂ０の立ち上がりに同期して、そのデータを第２
のコモンデータバスＣＤＢｂに出力する。
マンドＲＤ１に応答してデータをグローバルデータバス
ＧＤＢ１に出力し、トランスファゲートTrsf.B0 のゲー
ト信号Ｂ０の立ち上がりに同期して、そのデータを第２
のコモンデータバスＣＤＢｂに出力する。
【００２９】同様に、バンクＢａｎｋ２は、読み出しコ
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファゲートTrsf.A0 のゲー
ト信号Ａ０の立ち上がりに同期して、そのデータを第１
のコモンデータバスＣＤＢａに出力する。
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファゲートTrsf.A0 のゲー
ト信号Ａ０の立ち上がりに同期して、そのデータを第１
のコモンデータバスＣＤＢａに出力する。
【００３０】同様に、バンクＢａｎｋ０に読み出しコマ
ンドＲＤ０が供給されるが、この読み出しコマンドＲＤ
０は、前回の読み出しコマンドＲＤ０からセンスアンプ
の最小動作サイクルｔＲＣの期間だけ遅れて供給され
る。バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応
答してデータをグローバルデータバスＧＤＢ０に出力
し、トランスファゲートTrsf.B0 のゲート信号Ｂ０の立
ち上がりに同期して、そのデータを第２のコモンデータ
バスＣＤＢｂに出力する。以下、同様に、各バンクから
読み出されたデータが第１、第２のコモンデータバスＣ
ＤＢａ、ＣＤＢｂに順次、交互に出力される。
ンドＲＤ０が供給されるが、この読み出しコマンドＲＤ
０は、前回の読み出しコマンドＲＤ０からセンスアンプ
の最小動作サイクルｔＲＣの期間だけ遅れて供給され
る。バンクＢａｎｋ０は、読み出しコマンドＲＤ０に応
答してデータをグローバルデータバスＧＤＢ０に出力
し、トランスファゲートTrsf.B0 のゲート信号Ｂ０の立
ち上がりに同期して、そのデータを第２のコモンデータ
バスＣＤＢｂに出力する。以下、同様に、各バンクから
読み出されたデータが第１、第２のコモンデータバスＣ
ＤＢａ、ＣＤＢｂに順次、交互に出力される。
【００３１】コモンデータバスＣＤＢａ、ＣＤＢｂに出
力されたデータは、ラッチ回路１１、１２に保持され、
トランスファゲートTrsf.A1 、Trsf.B1 のゲート信号Ａ
１、Ｂ１の立ち上がりに同期して、データ入出力回路と
して機能するラッチ回路１５にデータ転送され、保持さ
れる。ラッチ回路１５に保持されたデータは、第１、第
２のコモンデータバスＣＤＢａ、ＣＤＢｂのデータをシ
リアルに変換したものになる。ラッチ回路１５に保持さ
れたデータは、入出力端子ＤＱに出力される。従って、
ラッチ回路１１、１２及びトランスファゲートTrsf.A1
、Trsf.B1 は、第１、第２のコモンデータバスＣＤＢ
ａ、ＣＤＢｂのデータをラッチ回路１５にシリアルに転
送するデータ転送回路として機能する。
力されたデータは、ラッチ回路１１、１２に保持され、
トランスファゲートTrsf.A1 、Trsf.B1 のゲート信号Ａ
１、Ｂ１の立ち上がりに同期して、データ入出力回路と
して機能するラッチ回路１５にデータ転送され、保持さ
れる。ラッチ回路１５に保持されたデータは、第１、第
２のコモンデータバスＣＤＢａ、ＣＤＢｂのデータをシ
リアルに変換したものになる。ラッチ回路１５に保持さ
れたデータは、入出力端子ＤＱに出力される。従って、
ラッチ回路１１、１２及びトランスファゲートTrsf.A1
、Trsf.B1 は、第１、第２のコモンデータバスＣＤＢ
ａ、ＣＤＢｂのデータをラッチ回路１５にシリアルに転
送するデータ転送回路として機能する。
【００３２】このように本実施の形態のメモリデバイス
は、各バンクから読み出したデータを２本のコモンデー
タバスＣＤＢａ、ＣＤＢｂに振り分けるので、１本のコ
モンデータバスＣＤＢａ、ＣＤＢｂにおけるレベル遷移
の周期は従来に比較して２倍の（ｔＣＬＫ×２）にな
る。
は、各バンクから読み出したデータを２本のコモンデー
タバスＣＤＢａ、ＣＤＢｂに振り分けるので、１本のコ
モンデータバスＣＤＢａ、ＣＤＢｂにおけるレベル遷移
の周期は従来に比較して２倍の（ｔＣＬＫ×２）にな
る。
【００３３】このため、コモンデータバスＣＤＢａ、Ｃ
ＤＢｂの配線容量が大きく、コモンデータバスＣＤＢ
ａ、ＣＤＢｂのデータの立ち上がり又は立ち下がり時間
が長い場合でも、コモンデータバスＣＤＢａ、ＣＤＢｂ
のデータを正確に入出力端子ＤＱに伝達することができ
る。なお、入出力端子ＤＱのレベル遷移の周期はクロッ
ク周期ｔＣＬＫになるので、データの高速読み出しが妨
げられることはない。
ＤＢｂの配線容量が大きく、コモンデータバスＣＤＢ
ａ、ＣＤＢｂのデータの立ち上がり又は立ち下がり時間
が長い場合でも、コモンデータバスＣＤＢａ、ＣＤＢｂ
のデータを正確に入出力端子ＤＱに伝達することができ
る。なお、入出力端子ＤＱのレベル遷移の周期はクロッ
ク周期ｔＣＬＫになるので、データの高速読み出しが妨
げられることはない。
【００３４】また、本実施の形態のメモリデバイスは、
４バンクに対して２本のコモンデータバスでバンクイン
ターリーブが可能である。従って、メモリデバイス全体
のコモンデータバスの本数を、バンク毎にコモンデータ
バスを設ける場合に比べて、 （４−２）×（入出力端子の数） だけ減らすことができ、メモリデバイスの高集積化に貢
献することができる。
４バンクに対して２本のコモンデータバスでバンクイン
ターリーブが可能である。従って、メモリデバイス全体
のコモンデータバスの本数を、バンク毎にコモンデータ
バスを設ける場合に比べて、 （４−２）×（入出力端子の数） だけ減らすことができ、メモリデバイスの高集積化に貢
献することができる。
【００３５】図５は、第２の実施の形態例のメモリデバ
イスの構成図である。図５に示すメモリデバイスは、第
１の実施の形態と同様に、メモリ領域が４つのバンクＢ
ａｎｋ０〜３に分割され、それぞれのバンクには、複数
のメモリセル、ワードデコーダ、コラムデコーダ、セン
スアンプ等が設けられる。この実施の形態では、コモン
データバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃは、バンクの
数４より少ない３本である。
イスの構成図である。図５に示すメモリデバイスは、第
１の実施の形態と同様に、メモリ領域が４つのバンクＢ
ａｎｋ０〜３に分割され、それぞれのバンクには、複数
のメモリセル、ワードデコーダ、コラムデコーダ、セン
スアンプ等が設けられる。この実施の形態では、コモン
データバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃは、バンクの
数４より少ない３本である。
【００３６】本実施の形態のメモリデバイスは、同じバ
ンクに読み出しコマンドを供給する場合の最小動作サイ
クルｔＲＣが３であるので、コモンデータバスの本数を
３本にすれば、各バンクのデータを最も効率良く読み出
すことができる。
ンクに読み出しコマンドを供給する場合の最小動作サイ
クルｔＲＣが３であるので、コモンデータバスの本数を
３本にすれば、各バンクのデータを最も効率良く読み出
すことができる。
【００３７】バンクＢａｎｋ０〜３は、それぞれのバン
クに対応するグローバルデータバスＧＤＢ０〜３に接続
される。グローバルデータバスＧＤＢ０〜３は、コモン
データバススイッチ回路CDBSW0〜CDBSW3により、それぞ
れコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接
続される。
クに対応するグローバルデータバスＧＤＢ０〜３に接続
される。グローバルデータバスＧＤＢ０〜３は、コモン
データバススイッチ回路CDBSW0〜CDBSW3により、それぞ
れコモンデータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接
続される。
【００３８】コモンデータバススイッチ回路CDBSW0〜CD
BSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジ
スタとＰ型トランジスタを並列に接続したトランスファ
ゲートTrsf.A0 、Trsf.B0 、Trsf.C0 によりコモンデー
タバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接続する。
BSW3は、グローバルデータバスＧＤＢを、Ｎ型トランジ
スタとＰ型トランジスタを並列に接続したトランスファ
ゲートTrsf.A0 、Trsf.B0 、Trsf.C0 によりコモンデー
タバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに接続する。
【００３９】コモンデータバスＣＤＢａ、ＣＤＢｂ、Ｃ
ＤＢｃの出力側は、ラッチ回路１１、１２、１３を介し
てトランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 に
接続され、トランスファゲートTrsf.A1 、Trsf.B1 、Tr
sf.C1 は、ラッチ回路１５を介して入出力端子ＤＱに接
続される。
ＤＢｃの出力側は、ラッチ回路１１、１２、１３を介し
てトランスファゲートTrsf.A1 、Trsf.B1 、Trsf.C1 に
接続され、トランスファゲートTrsf.A1 、Trsf.B1 、Tr
sf.C1 は、ラッチ回路１５を介して入出力端子ＤＱに接
続される。
【００４０】図６は、第２の実施の形態のメモリデバイ
スにおいて、バンクインターリーブによりデータの読み
出しを行う場合のタイミングチャート図である。本実施
の形態のメモリデバイスは、第１の実施の形態と同様
に、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動作
し、クロック信号ＣＬＫの立ち上がりに同期して各バン
クに読み出しコマンドＲＤ０、ＲＤ１等が供給される。
なお、同じバンク、例えばバンクＲａｎｋ０に読み出し
コマンドＲＤ０を供給する場合は、前述のように、セン
スアンプの最小動作サイクルｔＲＣの期間だけ遅れて供
給する。
スにおいて、バンクインターリーブによりデータの読み
出しを行う場合のタイミングチャート図である。本実施
の形態のメモリデバイスは、第１の実施の形態と同様
に、周期ｔＣＬＫのクロック信号ＣＬＫに同期して動作
し、クロック信号ＣＬＫの立ち上がりに同期して各バン
クに読み出しコマンドＲＤ０、ＲＤ１等が供給される。
なお、同じバンク、例えばバンクＲａｎｋ０に読み出し
コマンドＲＤ０を供給する場合は、前述のように、セン
スアンプの最小動作サイクルｔＲＣの期間だけ遅れて供
給する。
【００４１】バンクＢａｎｋ０は、読み出しコマンドＲ
Ｄ０に応答してデータをグローバルデータバスＧＤＢ０
に出力し、トランスファーゲートTrsf.A0 のゲート信号
Ａ０の立ち上がりに同期して、そのデータを第１のコモ
ンデータバスＣＤＢａに出力する。
Ｄ０に応答してデータをグローバルデータバスＧＤＢ０
に出力し、トランスファーゲートTrsf.A0 のゲート信号
Ａ０の立ち上がりに同期して、そのデータを第１のコモ
ンデータバスＣＤＢａに出力する。
【００４２】同様に、バンクＢａｎｋ１は、読み出しコ
マンドＲＤ１に応答してデータをグローバルデータバス
ＧＤＢ１に出力し、トランスファーゲートTrsf.B0 のゲ
ート信号Ｂ０の立ち上がりに同期して、そのデータを第
２のコモンデータバスＣＤＢｂに出力する。
マンドＲＤ１に応答してデータをグローバルデータバス
ＧＤＢ１に出力し、トランスファーゲートTrsf.B0 のゲ
ート信号Ｂ０の立ち上がりに同期して、そのデータを第
２のコモンデータバスＣＤＢｂに出力する。
【００４３】同様に、バンクＢａｎｋ２は、読み出しコ
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファーゲートTrsf.C0 のゲ
ート信号Ｃ０の立ち上がりに同期して、そのデータを第
３のコモンデータバスＣＤＢｃに出力する。
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファーゲートTrsf.C0 のゲ
ート信号Ｃ０の立ち上がりに同期して、そのデータを第
３のコモンデータバスＣＤＢｃに出力する。
【００４４】同様に、バンクＢａｎｋ０に対し、最初の
読み出しコマンドＲＤ０からセンスアンプの最小動作サ
イクルｔＲＣの期間経過後に、次の読み出しコマンドＲ
Ｄ０が供給される。バンクＢａｎｋ０は、読み出しコマ
ンドＲＤ０に応答してデータをグローバルデータバスＧ
ＤＢ０に出力し、トランスファゲートTrsf.A0 のゲート
信号Ａ０の立ち上がりに同期して、そのデータを第１の
コモンデータバスＣＤＢａに出力する。
読み出しコマンドＲＤ０からセンスアンプの最小動作サ
イクルｔＲＣの期間経過後に、次の読み出しコマンドＲ
Ｄ０が供給される。バンクＢａｎｋ０は、読み出しコマ
ンドＲＤ０に応答してデータをグローバルデータバスＧ
ＤＢ０に出力し、トランスファゲートTrsf.A0 のゲート
信号Ａ０の立ち上がりに同期して、そのデータを第１の
コモンデータバスＣＤＢａに出力する。
【００４５】同様に、バンクＢａｎｋ３は、読み出しコ
マンドＲＤ３に応答してデータをグローバルデータバス
ＧＤＢ３に出力し、トランスファゲートTrsf.B0 のゲー
ト信号Ｂ０の立ち上がりに同期して、そのデータを第２
のコモンデータバスＣＤＢｂに出力する。
マンドＲＤ３に応答してデータをグローバルデータバス
ＧＤＢ３に出力し、トランスファゲートTrsf.B0 のゲー
ト信号Ｂ０の立ち上がりに同期して、そのデータを第２
のコモンデータバスＣＤＢｂに出力する。
【００４６】同様に、バンクＢａｎｋ２は、読み出しコ
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファゲートTrsf.C0 のゲー
ト信号Ｃ０の立ち上がりに同期して、そのデータを第３
のコモンデータバスＣＤＢｃに出力する。以下、同様
に、各バンクから読み出されたデータが３本のコモンデ
ータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに順次出力され
る。
マンドＲＤ２に応答してデータをグローバルデータバス
ＧＤＢ２に出力し、トランスファゲートTrsf.C0 のゲー
ト信号Ｃ０の立ち上がりに同期して、そのデータを第３
のコモンデータバスＣＤＢｃに出力する。以下、同様
に、各バンクから読み出されたデータが３本のコモンデ
ータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに順次出力され
る。
【００４７】コモンデータバスＣＤＢａ、ＣＤＢｂ、Ｃ
ＤＢｃに出力されたデータは、ラッチ回路１１、１２、
１３に保持され、トランスファゲートTrsf.A1 、Trsf.B
1 、Trsf.C1 のゲート信号Ａ１、Ｂ１、Ｃ１の立ち上が
りに同期して、データ入出力回路として機能するラッチ
回路１５にデータ転送され、保持される。ラッチ回路１
５に保持されたデータは、コモンデータバスＣＤＢａ、
ＣＤＢｂ、ＣＤＢｃに出力されたデータをシリアルの変
換したものである。ラッチ回路１５に保持されたデータ
が入出力端子ＤＱに出力される。従って、ラッチ回路１
１、１２、１３及びトランスファゲートTrsf.A1 、Trs
f.B1 、Trsf.C1 は、第１、第２、第３のコモンデータ
バスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃのデータをラッチ回
路１５にシリアルに転送するデータ転送回路として機能
する。
ＤＢｃに出力されたデータは、ラッチ回路１１、１２、
１３に保持され、トランスファゲートTrsf.A1 、Trsf.B
1 、Trsf.C1 のゲート信号Ａ１、Ｂ１、Ｃ１の立ち上が
りに同期して、データ入出力回路として機能するラッチ
回路１５にデータ転送され、保持される。ラッチ回路１
５に保持されたデータは、コモンデータバスＣＤＢａ、
ＣＤＢｂ、ＣＤＢｃに出力されたデータをシリアルの変
換したものである。ラッチ回路１５に保持されたデータ
が入出力端子ＤＱに出力される。従って、ラッチ回路１
１、１２、１３及びトランスファゲートTrsf.A1 、Trs
f.B1 、Trsf.C1 は、第１、第２、第３のコモンデータ
バスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃのデータをラッチ回
路１５にシリアルに転送するデータ転送回路として機能
する。
【００４８】このように、本実施の形態のメモリデバイ
スは、各バンクから読み出したデータを３本のコモンデ
ータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに振り分けるの
で、１本のコモンデータバスにおけるレベル遷移の周期
は、従来に比較して３倍の（ｔＣＬＫ×３＝ｔＲＣ）の
期間になる。
スは、各バンクから読み出したデータを３本のコモンデ
ータバスＣＤＢａ、ＣＤＢｂ、ＣＤＢｃに振り分けるの
で、１本のコモンデータバスにおけるレベル遷移の周期
は、従来に比較して３倍の（ｔＣＬＫ×３＝ｔＲＣ）の
期間になる。
【００４９】従って、コモンデータバスＣＤＢａ、ＣＤ
Ｂｂ、ＣＤＢｃの配線容量が大きく、コモンデータバス
のデータの立ち上がり又は立ち下がり時間が長い場合で
も、コモンデータバスのデータを正確に入出力端子ＤＱ
に伝達することができる。なお、入出力端子ＤＱのレベ
ル遷移の周期はクロック周期ｔＣＬＫになるので、デー
タの高速読み出しが妨げられることはない。
Ｂｂ、ＣＤＢｃの配線容量が大きく、コモンデータバス
のデータの立ち上がり又は立ち下がり時間が長い場合で
も、コモンデータバスのデータを正確に入出力端子ＤＱ
に伝達することができる。なお、入出力端子ＤＱのレベ
ル遷移の周期はクロック周期ｔＣＬＫになるので、デー
タの高速読み出しが妨げられることはない。
【００５０】また、本実施の形態のメモリデバイスは、
４バンクに対して３本のコモンデータバスでバンクイン
ターリーブが可能である。従って、メモリデバイス全体
のコモンデータバスの本数を、バンク毎にコモンデータ
バスを設ける場合に比べて、（４−３）×（入出力端子
の数）だけ減らすことができ、メモリデバイスの高集積
化に貢献することができる。
４バンクに対して３本のコモンデータバスでバンクイン
ターリーブが可能である。従って、メモリデバイス全体
のコモンデータバスの本数を、バンク毎にコモンデータ
バスを設ける場合に比べて、（４−３）×（入出力端子
の数）だけ減らすことができ、メモリデバイスの高集積
化に貢献することができる。
【００５１】本実施の形態のメモリデバイスは、同じバ
ンクに読み出しコマンドを供給する場合、センスアンプ
の最小動作サイクルｔＲＣが３であるので、コモンデー
タバスの本数を３本にすれば、各バンクのデータを最も
効率良く読み出すことができる。
ンクに読み出しコマンドを供給する場合、センスアンプ
の最小動作サイクルｔＲＣが３であるので、コモンデー
タバスの本数を３本にすれば、各バンクのデータを最も
効率良く読み出すことができる。
【００５２】図７は、図５に示した第２の実施の形態の
メモリデバイスのトランスファゲートTrsf.A0 、Trsf.B
0 、Trsf.C0 にゲート信号A0,/AO,B0,/B0,C0,/C0を供給
する３分周回路の構成図である。本実施の形態の３分周
回路は、後述するグローバルデータバスアンプGDBAmpに
供給するグローバルデータバスアンプ活性化信号SBEZ0
〜SBEZ3 が入力されるＮＯＲ回路３１と、ＮＯＲ回路３
１の出力を３分周するＪＫフリップフロップ３２、３
３、３４と、３分周した信号をトランスファゲートTrs
f.A0 、Trsf.B0 、Trsf.C0 に供給するＮＡＮＤ回路３
５、３６、３７及びインバータ回路３８、３９、４０と
を有する。
メモリデバイスのトランスファゲートTrsf.A0 、Trsf.B
0 、Trsf.C0 にゲート信号A0,/AO,B0,/B0,C0,/C0を供給
する３分周回路の構成図である。本実施の形態の３分周
回路は、後述するグローバルデータバスアンプGDBAmpに
供給するグローバルデータバスアンプ活性化信号SBEZ0
〜SBEZ3 が入力されるＮＯＲ回路３１と、ＮＯＲ回路３
１の出力を３分周するＪＫフリップフロップ３２、３
３、３４と、３分周した信号をトランスファゲートTrs
f.A0 、Trsf.B0 、Trsf.C0 に供給するＮＡＮＤ回路３
５、３６、３７及びインバータ回路３８、３９、４０と
を有する。
【００５３】各バンクから供給されるグローバルデータ
バスアンプ活性化信号SBEZ0 〜SBEZ3 は、ＮＯＲ回路３
１で合成され、周期ｔＣＬＫのクロック信号ＣＬＫにな
り、ＪＫフリップフロップ３２、３３、３４のＣＫ端子
に供給される。
バスアンプ活性化信号SBEZ0 〜SBEZ3 は、ＮＯＲ回路３
１で合成され、周期ｔＣＬＫのクロック信号ＣＬＫにな
り、ＪＫフリップフロップ３２、３３、３４のＣＫ端子
に供給される。
【００５４】３つのＪＫフリップフロップ３２、３３、
３４は、それぞれのＪ端子、Ｋ端子が隣接するＪＫフリ
ップフロップのＱ端子、／Ｑ端子にリング状に接続され
ている。そして、予め１つのＪＫフリップフロップのＱ
端子、／Ｑ端子が（１、０）にセットされ、他の２つの
ＪＫフリップフロップのＱ端子、／Ｑ端子が（０、１）
にリセットされている。従って、ＣＫ端子に周期ｔＣＬ
Ｋのクロック信号ＣＬＫが入力される毎に、Ｑ端子、／
Ｑ端子が（１、０）になるＪＫフリップフロップがサイ
クリックに隣に移動し、周期ｔＣＬＫのクロック信号Ｃ
ＬＫを３分周したタイミング信号ＱＡ、ＱＢ、ＱＣを生
成する。
３４は、それぞれのＪ端子、Ｋ端子が隣接するＪＫフリ
ップフロップのＱ端子、／Ｑ端子にリング状に接続され
ている。そして、予め１つのＪＫフリップフロップのＱ
端子、／Ｑ端子が（１、０）にセットされ、他の２つの
ＪＫフリップフロップのＱ端子、／Ｑ端子が（０、１）
にリセットされている。従って、ＣＫ端子に周期ｔＣＬ
Ｋのクロック信号ＣＬＫが入力される毎に、Ｑ端子、／
Ｑ端子が（１、０）になるＪＫフリップフロップがサイ
クリックに隣に移動し、周期ｔＣＬＫのクロック信号Ｃ
ＬＫを３分周したタイミング信号ＱＡ、ＱＢ、ＱＣを生
成する。
【００５５】タイミング信号ＱＡ、ＱＢ、ＱＣは、デー
タが読み出されるバンクを選択するバンク選択信号ＢＳ
Ｓと共に、ＮＡＮＤ回路３５、３６、３７に入力され
る。ＮＡＮＤ回路３５、３６、３７の出力は、インバー
タ回路３８、３９、４０で反転され、トランスファゲー
トTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号
A0,/AO,B0,/B0,C0,/C0が生成される。
タが読み出されるバンクを選択するバンク選択信号ＢＳ
Ｓと共に、ＮＡＮＤ回路３５、３６、３７に入力され
る。ＮＡＮＤ回路３５、３６、３７の出力は、インバー
タ回路３８、３９、４０で反転され、トランスファゲー
トTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号
A0,/AO,B0,/B0,C0,/C0が生成される。
【００５６】このように、本実施の形態の３分周回路
は、周期ｔＣＬＫのクロック信号ＣＬＫを３分周したタ
イミング信号ＱＡ、ＱＢ、ＱＣから、トランスファゲー
トTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号
A0,/AO,B0,/B0,C0,/C0を生成するので、コモンデータバ
スＣＤＢａ、ＣＤＢｂ、ＣＤＢｃをサイクリックに選択
し、各バンクのデータを読み出すことができる。
は、周期ｔＣＬＫのクロック信号ＣＬＫを３分周したタ
イミング信号ＱＡ、ＱＢ、ＱＣから、トランスファゲー
トTrsf.A0 、Trsf.B0 、Trsf.C0 に供給するゲート信号
A0,/AO,B0,/B0,C0,/C0を生成するので、コモンデータバ
スＣＤＢａ、ＣＤＢｂ、ＣＤＢｃをサイクリックに選択
し、各バンクのデータを読み出すことができる。
【００５７】図８は、本実施の形態例のメモリデバイス
を、例えば８バンクで構成した場合の回路配置を示す図
である。８バンク構成のメモリデバイスは、図８（１）
に示すように、チップ２１内においてメモリ領域が８つ
のバンクＢａｎｋ０〜７に分割される。各バンクのメモ
リ領域は更に分割され、例えばバンクＢａｎｋ０には、
図８（２）に示すように、複数のブロックＢＫ０〜ＢＫ
２４と、メインワードデコーダＭＷＤとが設けられる。
を、例えば８バンクで構成した場合の回路配置を示す図
である。８バンク構成のメモリデバイスは、図８（１）
に示すように、チップ２１内においてメモリ領域が８つ
のバンクＢａｎｋ０〜７に分割される。各バンクのメモ
リ領域は更に分割され、例えばバンクＢａｎｋ０には、
図８（２）に示すように、複数のブロックＢＫ０〜ＢＫ
２４と、メインワードデコーダＭＷＤとが設けられる。
【００５８】図８（３）は、図８（２）のブロックＢＫ
０の構成図である。図８（３）に示すように、ブロック
ＢＫ０内には、複数のメモリセルを有するメモリセルア
レイＭＣＡと、メモリセルアレイＭＣＡの両側に複数の
センスアンプＳＡを有するセンスアンプアレイＳＡＡと
が設けられる。
０の構成図である。図８（３）に示すように、ブロック
ＢＫ０内には、複数のメモリセルを有するメモリセルア
レイＭＣＡと、メモリセルアレイＭＣＡの両側に複数の
センスアンプＳＡを有するセンスアンプアレイＳＡＡと
が設けられる。
【００５９】センスアンプＳＡは、サブコラムデコーダ
ＳＣＤから供給されるコラム選択信号に応答して、ビッ
ト線対ＢＬ、／ＢＬに読み出されたデータを増幅し、ロ
ーカルデータバスＬＤＢ、／ＬＤＢに出力する。尚、こ
こでローカルデータバスＬＤＢ、／ＬＤＢは、逆相の信
号が供給される１対のデータバスである。
ＳＣＤから供給されるコラム選択信号に応答して、ビッ
ト線対ＢＬ、／ＢＬに読み出されたデータを増幅し、ロ
ーカルデータバスＬＤＢ、／ＬＤＢに出力する。尚、こ
こでローカルデータバスＬＤＢ、／ＬＤＢは、逆相の信
号が供給される１対のデータバスである。
【００６０】また、メモリセルアレイＭＣＡの両側に
は、サブワードデコーダＳＷＤ設けられる。サブワード
デコーダＳＷＤは、図８（２）に示したメインワードデ
コーダＭＷＤにより選択され、選択されたサブワードデ
コーダＳＷＤが、サブワード線ＳＷＬを駆動する。
は、サブワードデコーダＳＷＤ設けられる。サブワード
デコーダＳＷＤは、図８（２）に示したメインワードデ
コーダＭＷＤにより選択され、選択されたサブワードデ
コーダＳＷＤが、サブワード線ＳＷＬを駆動する。
【００６１】図８（３）のブロックＢＫ０内の構成を、
図９により更に説明する。図９に示すように、メモリセ
ルアレイＭＣＡ内には、サブワードデコーダＳＷＤで駆
動される複数のサブワード線ＳＷＬと、センスアンプＳ
Ａに接続される複数のビット線対ＢＬ、／ＢＬとが設け
られ、それらの交差位置に１トランジスタと１キャパシ
タで構成されるメモリセルＭＣが設けられる。
図９により更に説明する。図９に示すように、メモリセ
ルアレイＭＣＡ内には、サブワードデコーダＳＷＤで駆
動される複数のサブワード線ＳＷＬと、センスアンプＳ
Ａに接続される複数のビット線対ＢＬ、／ＢＬとが設け
られ、それらの交差位置に１トランジスタと１キャパシ
タで構成されるメモリセルＭＣが設けられる。
【００６２】サブコラムデコーダＳＣＤは、コラム選択
信号ＣＬ０〜ＣＬ７を生成する。１対のトランジスタＴ
ｃで構成されるコラムゲートは、コラム選択信号ＣＬ０
〜ＣＬ７により導通し、ビット方向に２組づつ配置され
る４組のセンスアンプＳＡの出力を、ローカルデータバ
スＬＤＢ、／ＬＤＢに転送する。
信号ＣＬ０〜ＣＬ７を生成する。１対のトランジスタＴ
ｃで構成されるコラムゲートは、コラム選択信号ＣＬ０
〜ＣＬ７により導通し、ビット方向に２組づつ配置され
る４組のセンスアンプＳＡの出力を、ローカルデータバ
スＬＤＢ、／ＬＤＢに転送する。
【００６３】図１０は、ローカルデータバスＬＤＢ、／
ＬＤＢとグローバルデータバスＧＤＢ、／ＧＤＢの関係
を示す図である。なお、コモンデータバスＣＤＢは、第
２の実施の形態と同様に３本の場合を示す。
ＬＤＢとグローバルデータバスＧＤＢ、／ＧＤＢの関係
を示す図である。なお、コモンデータバスＣＤＢは、第
２の実施の形態と同様に３本の場合を示す。
【００６４】図１０に示すように、メモリセルＭＣに接
続されたビット線対ＢＬ、／ＢＬは、トランジスタＮ１
０〜Ｎ１２を介してセンスアンプＳＡに接続され、更
に、コラムゲートを構成するトランジスタＴｃを介して
ローカルデータバスＬＤＢ、／ＬＤＢに接続される。
続されたビット線対ＢＬ、／ＢＬは、トランジスタＮ１
０〜Ｎ１２を介してセンスアンプＳＡに接続され、更
に、コラムゲートを構成するトランジスタＴｃを介して
ローカルデータバスＬＤＢ、／ＬＤＢに接続される。
【００６５】ローカルデータバスＬＤＢ、／ＬＤＢは、
ローカルデータバススイッチ回路LDBSW を介してグロー
バルデータバスＧＤＢ、／ＧＤＢに接続され、グローバ
ルデータバスＧＤＢ、／ＧＤＢは、グローバルデータバ
スに転送されたデータを増幅するグローバルデータバス
アンプGDBAmpに接続される。そして、グローバルデータ
バスアンプGDBAmpは、トランスファゲートTrsf.A0 、Tr
sf.B0 、Trsf.C0 を介してコモンデータバスＣＤＢａ、
ＣＤＢｂ、ＣＤＢｃに接続される。
ローカルデータバススイッチ回路LDBSW を介してグロー
バルデータバスＧＤＢ、／ＧＤＢに接続され、グローバ
ルデータバスＧＤＢ、／ＧＤＢは、グローバルデータバ
スに転送されたデータを増幅するグローバルデータバス
アンプGDBAmpに接続される。そして、グローバルデータ
バスアンプGDBAmpは、トランスファゲートTrsf.A0 、Tr
sf.B0 、Trsf.C0 を介してコモンデータバスＣＤＢａ、
ＣＤＢｂ、ＣＤＢｃに接続される。
【００６６】次に、各バンクからデータを読み出す場合
のセンスアンプの最小動作サイクルｔＲＣについて説明
する。各バンクからデータを読み出すには、まず、ビッ
ト線対ＢＬ、／ＢＬをプリチャージし、各バンクへ読み
出しコマンドＲＤを入力する。次に、サブワード線ＳＷ
Ｌを駆動し、センスアンプＳＡを活性化した後、コラム
ゲートを導通してデータをローカルデータバスＬＤＢ、
／ＬＤＢに出力する。そして、ローカルデータバスＬＤ
Ｂ、／ＬＤＢのデータをグローバルデータバスＧＤＢ、
／ＧＤＢに転送した後、次の読み出しのために、ビット
線対ＢＬ、／ＢＬをプリチャージする。この一連の動作
サイクルが、センスアンプの最小動作サイクルｔＲＣで
ある。
のセンスアンプの最小動作サイクルｔＲＣについて説明
する。各バンクからデータを読み出すには、まず、ビッ
ト線対ＢＬ、／ＢＬをプリチャージし、各バンクへ読み
出しコマンドＲＤを入力する。次に、サブワード線ＳＷ
Ｌを駆動し、センスアンプＳＡを活性化した後、コラム
ゲートを導通してデータをローカルデータバスＬＤＢ、
／ＬＤＢに出力する。そして、ローカルデータバスＬＤ
Ｂ、／ＬＤＢのデータをグローバルデータバスＧＤＢ、
／ＧＤＢに転送した後、次の読み出しのために、ビット
線対ＢＬ、／ＢＬをプリチャージする。この一連の動作
サイクルが、センスアンプの最小動作サイクルｔＲＣで
ある。
【００６７】即ち、ビット線対ＢＬ、／ＢＬは、トラン
ジスタＮ１０にビット線短絡信号ＢＬＴＣが供給された
時に短絡されてプリチャージレベルになり、その後、ト
ランジスタＮ１１、Ｎ１２にビット線接続信号ＢＬＴが
供給された時にセンスアンプＳＡに接続される。
ジスタＮ１０にビット線短絡信号ＢＬＴＣが供給された
時に短絡されてプリチャージレベルになり、その後、ト
ランジスタＮ１１、Ｎ１２にビット線接続信号ＢＬＴが
供給された時にセンスアンプＳＡに接続される。
【００６８】センスアンプＳＡは、センスアンプ活性化
信号ＬＥにより活性化された時に、メモリセルＭＣのデ
ータに応じて、ビット線対ＢＬ、／ＢＬをＨレベルとＬ
レベルに駆動する。センスアンプＳＡで増幅されたデー
タは、コラム選択信号ＣＬにより導通するトランジスタ
Ｔｃを介して、ローカルデータバスＬＤＢ、／ＬＤＢに
出力される。
信号ＬＥにより活性化された時に、メモリセルＭＣのデ
ータに応じて、ビット線対ＢＬ、／ＢＬをＨレベルとＬ
レベルに駆動する。センスアンプＳＡで増幅されたデー
タは、コラム選択信号ＣＬにより導通するトランジスタ
Ｔｃを介して、ローカルデータバスＬＤＢ、／ＬＤＢに
出力される。
【００６９】ローカルデータバスＬＤＢ、／ＬＤＢに出
力されたデータは、ローカルデータバススイッチ回路LD
BSW を介してグローバルデータバスＧＤＢ、／ＧＤＢに
転送され、グローバルデータバスアンプ活性化信号ＳＢ
ＥＺ＃により活性化されるグローバルデータバスアンプ
GDBAmpにより増幅される。なお、グローバルデータバス
アンプ活性化信号ＳＢＥＺ＃の「＃」は、各バンク毎の
信号であることを示す。
力されたデータは、ローカルデータバススイッチ回路LD
BSW を介してグローバルデータバスＧＤＢ、／ＧＤＢに
転送され、グローバルデータバスアンプ活性化信号ＳＢ
ＥＺ＃により活性化されるグローバルデータバスアンプ
GDBAmpにより増幅される。なお、グローバルデータバス
アンプ活性化信号ＳＢＥＺ＃の「＃」は、各バンク毎の
信号であることを示す。
【００７０】図１１は、本実施の形態のメモリセルのデ
ータ読み出し時のタイミングチャート図である。データ
の読み出しの場合、時間ｔ０で各バンクに供給される読
み出しコマンドＲＤに応答して、サブワード線ＳＷＬが
駆動され、メモリセルＭＣがビット線対ＢＬ、／ＢＬに
接続される。ビット線対ＢＬ、／ＢＬは、時間ｔ１で短
絡が解除されるまではプリチャージレベルになってお
り、時間ｔ１からメモリセルＭＣのデータに対応する電
位差が生じ始める。
ータ読み出し時のタイミングチャート図である。データ
の読み出しの場合、時間ｔ０で各バンクに供給される読
み出しコマンドＲＤに応答して、サブワード線ＳＷＬが
駆動され、メモリセルＭＣがビット線対ＢＬ、／ＢＬに
接続される。ビット線対ＢＬ、／ＢＬは、時間ｔ１で短
絡が解除されるまではプリチャージレベルになってお
り、時間ｔ１からメモリセルＭＣのデータに対応する電
位差が生じ始める。
【００７１】時間ｔ２でセンスアンプ活性化信号ＬＥが
Ｌレベルになり、センスアンプＳＡが活性化して、ビッ
ト線対ＢＬ、／ＢＬの電位差を増幅する。次に、時間ｔ
３でコラムゲートのトランジスタＴｃにコラム選択信号
ＣＬが供給され、ビット線対ＢＬ、／ＢＬがローカルデ
ータバスＬＤＢ、／ＬＤＢに接続される。従って、ロー
カルデータバスＬＤＢ、／ＬＤＢは、いずれか一方がＨ
レベルに他方がＬレベルに駆動される。
Ｌレベルになり、センスアンプＳＡが活性化して、ビッ
ト線対ＢＬ、／ＢＬの電位差を増幅する。次に、時間ｔ
３でコラムゲートのトランジスタＴｃにコラム選択信号
ＣＬが供給され、ビット線対ＢＬ、／ＢＬがローカルデ
ータバスＬＤＢ、／ＬＤＢに接続される。従って、ロー
カルデータバスＬＤＢ、／ＬＤＢは、いずれか一方がＨ
レベルに他方がＬレベルに駆動される。
【００７２】次に、時間ｔ４でグローバルデータバスア
ンプGDBAmpにグローバルデータバスアンプ活性化信号Ｓ
ＢＥＺ＃が供給されてグローバルデータバスＧＤＢ、／
ＧＤＢのデータが増幅され、トランスファーゲトTrsf.A
0 、Trsf.B0 、Trsf.C0 を介して、コモンデータバスＣ
ＤＢａ、ＣＤＢｂ、ＣＤＢｃにデータが出力される。
ンプGDBAmpにグローバルデータバスアンプ活性化信号Ｓ
ＢＥＺ＃が供給されてグローバルデータバスＧＤＢ、／
ＧＤＢのデータが増幅され、トランスファーゲトTrsf.A
0 、Trsf.B0 、Trsf.C0 を介して、コモンデータバスＣ
ＤＢａ、ＣＤＢｂ、ＣＤＢｃにデータが出力される。
【００７３】その後、ビット線対ＢＬ、／ＢＬは、時間
ｔ５でプリーチャージレベルに戻り、次のデータの読み
出し準備が完了する。即ち、読み出しコマンドＲＤが供
給される時間ｔ０から、ビット線対ＢＬ、／ＢＬがプリ
ーチャージレベルに戻る時間ｔ５までの期間が、センス
アンプの最小動作サイクルｔＲＣである。
ｔ５でプリーチャージレベルに戻り、次のデータの読み
出し準備が完了する。即ち、読み出しコマンドＲＤが供
給される時間ｔ０から、ビット線対ＢＬ、／ＢＬがプリ
ーチャージレベルに戻る時間ｔ５までの期間が、センス
アンプの最小動作サイクルｔＲＣである。
【００７４】このように、各バンクのデータを読み出す
には、センスアンプの最小動作サイクルｔＲＣの期間が
必要であり、同じバンクからデータを読み出せない期間
に他のバンクから順次データを読み出すことにより、各
バンクのデータを効率良く読み出すことができる。
には、センスアンプの最小動作サイクルｔＲＣの期間が
必要であり、同じバンクからデータを読み出せない期間
に他のバンクから順次データを読み出すことにより、各
バンクのデータを効率良く読み出すことができる。
【００７５】本発明の保護範囲は、上記の実施の形態例
に限定されず、請求の範囲に記載された発明とその均等
物に及ぶ。
に限定されず、請求の範囲に記載された発明とその均等
物に及ぶ。
【００７６】
【発明の効果】本発明によれば、各バンクのデータを複
数のコモンデータバス線を順次選択して出力又は入力す
るので、１本のコモンデータバス線におけるレベル遷移
の周期を遅くすることができる。このため、高速周波数
域帯でのバンクインターリーブにおいて、コモンデータ
バス線の配線容量が大きくコモンデータバス線のデータ
の立ち上がり又は立ち下がり時間が長い場合でも、コモ
ンデータバス線のデータを正確に入出力端子に伝達する
ことができる。
数のコモンデータバス線を順次選択して出力又は入力す
るので、１本のコモンデータバス線におけるレベル遷移
の周期を遅くすることができる。このため、高速周波数
域帯でのバンクインターリーブにおいて、コモンデータ
バス線の配線容量が大きくコモンデータバス線のデータ
の立ち上がり又は立ち下がり時間が長い場合でも、コモ
ンデータバス線のデータを正確に入出力端子に伝達する
ことができる。
【００７７】また、メモリデバイス全体のコモンデータ
バス線の本数を、バンク毎にコモンデータバス線を設け
る場合に比べて大幅に減らすことができ、メモリデバイ
スの高集積化に貢献することができる。
バス線の本数を、バンク毎にコモンデータバス線を設け
る場合に比べて大幅に減らすことができ、メモリデバイ
スの高集積化に貢献することができる。
【図１】従来のメモリデバイスの構成図である。
【図２】従来のメモリデバイスのタイミングチャート図
である。
である。
【図３】本発明の実施の形態のメモリデバイスの構成図
（１）である。
（１）である。
【図４】図３のメモリデバイスのタイミングチャート図
である。
である。
【図５】本発明の実施の形態のメモリデバイスの構成図
（２）である。
（２）である。
【図６】図５のメモリデバイスのタイミングチャート図
である。
である。
【図７】本発明の実施の形態の３分周回路の構成図であ
る。
る。
【図８】本発明の実施の形態のメモリデバイスの回路配
置を示す図である。
置を示す図である。
【図９】本発明の実施の形態のメモリセルアレイの構成
図である。
図である。
【図１０】本発明の実施の形態のメモリセルの構成図で
ある。
ある。
【図１１】本発明の実施の形態のメモリセルのタイミン
グチャート図である。
グチャート図である。
Ｂａｎｋ バンク ＣＤＢＳＷ コモンデータバススイッチ回路 Ｔｒｓｆ トランスファゲート Ｌａｔ ラッチ回路 ＤＱ データ入出力端子 ＧＤＢ グローバルデータバス ＣＤＢ コモンデータバス ＬＤＢ ローカルデータバス ＭＣ メモリセル ＳＡ センスアンプ ＬＤＢＳＷ ローカルデータバススイッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐藤 靖治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA07 AA15 BA21 BA29 CA11 CA16 CA22 5B060 HA01 MB02
Claims (5)
- 【請求項１】複数のメモリセルを含む複数のバンクを有
し、クロック信号に同期して前記メモリセルのデータを
読み出し又は書き込むメモリデバイスにおいて、 前記バンク毎に設けられ、前記メモリセルから読み出し
たデータを増幅するセンスアンプと、 前記複数のバンクに共通に設けられ、前記バンクの数よ
りも少ない本数の複数のコモンデータバス線と、 前記バンク毎に設けられ、当該バンクのデータを、前記
複数のコモンデータバス線に供給又は受け取るスイッチ
回路とを有し、 前記複数のバンクのデータを、前記複数のコモンデータ
バス線を前記スイッチ回路により順次選択して読み出し
又は書き込むことを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記コモンデータバス線の本数は、前記センスアンプの
最小動作サイクルに入れられるコマンド数に等しいこと
を特徴とするメモリデバイス。 - 【請求項３】請求項１において、 前記スイッチ回路は、前記複数のコモンデータバス線を
サイクリックに選択し、前記複数のバンクのデータを読
み出し又は書き込むことを特徴とするメモリデバイス。 - 【請求項４】請求項３において、 更に、前記各バンクは、前記センスアンプが検出したデ
ータを増幅して前記コモンデータバス線に供給するバス
アンプを有し、 前記スイッチ回路は、前記バスアンプの活性化信号を、
前記コモンデータバス線の本数に等しい分周比で分周し
たタイミング信号に応答して、前記複数のコモンデータ
バス線をサイクリックに選択することを特徴とするメモ
リデバイス。 - 【請求項５】請求項１において、 更に、前記複数のコモンデータバス線のデータをシリア
ルにデータ入出力回路との間で転送するデータ転送回路
を有し、 前記データ転送回路は、前記クロック信号に同期して前
記シリアル転送を行うことを特徴とするメモリデバイ
ス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31231799A JP4675442B2 (ja) | 1999-11-02 | 1999-11-02 | メモリデバイス |
| US09/695,302 US6333890B1 (en) | 1999-11-02 | 2000-10-25 | Memory device with a plurality of common data buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31231799A JP4675442B2 (ja) | 1999-11-02 | 1999-11-02 | メモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135078A true JP2001135078A (ja) | 2001-05-18 |
| JP4675442B2 JP4675442B2 (ja) | 2011-04-20 |
Family
ID=18027797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31231799A Expired - Fee Related JP4675442B2 (ja) | 1999-11-02 | 1999-11-02 | メモリデバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6333890B1 (ja) |
| JP (1) | JP4675442B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007032257A1 (ja) * | 2005-09-14 | 2007-03-22 | Nec Corporation | 磁気ランダムアクセスメモリの波形整形回路 |
| US7646628B2 (en) | 2005-02-09 | 2010-01-12 | Nec Corporation | Toggle magnetic random access memory and write method of toggle magnetic random access memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60210170T2 (de) * | 2002-07-15 | 2006-11-02 | Infineon Technologies Ag | Speichersystem |
| US7283418B2 (en) * | 2005-07-26 | 2007-10-16 | Micron Technology, Inc. | Memory device and method having multiple address, data and command buses |
| KR20130091034A (ko) * | 2012-02-07 | 2013-08-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 포함하는 반도체 집적 회로 |
| US9013930B2 (en) | 2012-12-20 | 2015-04-21 | Winbond Electronics Corp. | Memory device with interleaved high-speed reading function and method thereof |
| TWI493569B (zh) * | 2013-03-25 | 2015-07-21 | Winbond Electronics Corp | 記憶體裝置以及由記憶體裝置中讀取資料之方法 |
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| JPH07282582A (ja) * | 1994-04-11 | 1995-10-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
| US5666322A (en) * | 1995-09-21 | 1997-09-09 | Nec Electronics, Inc. | Phase-locked loop timing controller in an integrated circuit memory |
| US6115318A (en) * | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| JPH11162174A (ja) * | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6016282A (en) * | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
-
1999
- 1999-11-02 JP JP31231799A patent/JP4675442B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-25 US US09/695,302 patent/US6333890B1/en not_active Expired - Lifetime
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| JPH07282582A (ja) * | 1994-04-11 | 1995-10-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US7630234B2 (en) | 2005-09-14 | 2009-12-08 | Nec Corporation | Magnetic random access memory |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6333890B1 (en) | 2001-12-25 |
| JP4675442B2 (ja) | 2011-04-20 |
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