TWI684179B - 用於電阻式變化元件陣列的ｄｄｒ相容記憶體電路架構 - Google Patents

用於電阻式變化元件陣列的ｄｄｒ相容記憶體電路架構 Download PDF

Info

Publication number
TWI684179B
TWI684179B TW105121793A TW105121793A TWI684179B TW I684179 B TWI684179 B TW I684179B TW 105121793 A TW105121793 A TW 105121793A TW 105121793 A TW105121793 A TW 105121793A TW I684179 B TWI684179 B TW I684179B
Authority
TW
Taiwan
Prior art keywords
resistance
data bus
array
voltage
memory
Prior art date
Application number
TW105121793A
Other languages
English (en)
Other versions
TW201717201A (zh
Inventor
克勞蒂 柏汀
葛蘭 羅森戴爾
Original Assignee
美商奈特洛公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商奈特洛公司 filed Critical 美商奈特洛公司
Publication of TW201717201A publication Critical patent/TW201717201A/zh
Application granted granted Critical
Publication of TWI684179B publication Critical patent/TWI684179B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C23/00—Digital stores characterised by movement of mechanical parts to effect storage, e.g. using balls; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/35—Material including carbon, e.g. graphite, grapheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/94—Specified use of nanostructure for electronic or optoelectronic application in a logic circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Materials Engineering (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

用於電阻式變化元件之陣列的高速記憶體電路架構被揭示。一陣列之電阻式變化元件被組織成行及列，使每一列藉由一字組線所服務及每一行藉由二位元線所服務。電阻式變化元件的每一行包括一對參考元件及一感測放大器。該參考元件係電阻式零組件，在被使用於該陣列中之電阻式變化元件內，具有在對應於設定(SET)條件之電阻及對應於重設(RESET)條件的電阻間之電阻值。藉由經過被字組線所選擇之電阻式變化元件將一行之位元線的其中一者放電、及同時地經過該參考元件將該行之位元線的其它者放電、並使用該行之感測放大器比較該二線上的放電率，高速讀取(READ)操作係施行。儲存狀態資料被傳輸至一輸出資料匯流排當作高速同步化資料脈衝。高速資料被由外部同步化資料匯流排所接收，且及藉由記憶體陣列組構中之電阻式變化元件內的程式(PROGRAM)操作所儲存。

Description

用於電阻式變化元件陣列的DDR相容記憶體電路架構
本揭示內容大致上有關用於電阻式變化元件記憶體陣列的電路架構，且更明確地是有關此等具有類似於雙倍資料速率(DDR)記憶體介面之數位晶片介面的架構。
相關申請案之前後參照
本申請案係關於以下的美國專利，其被分派給本申請案之受讓人，且據此全部以引用的方式併入本文中：在2002年4月23日提出之美國專利第6,835,591號，其標題為奈米管薄膜及物件的方法；在2003年1月13日提出之美國專利第7,335,395號，其標題為使用預成形的奈米管來製成碳奈米管薄膜、層、編織物、絲帶、元件、及物件之方法；在2004年3月16日提出之美國專利第6,706,402號，其標題為奈米管薄膜及物件；在2004年6月9日提出之美國專利第7,115,901號，其標題為非揮發性機電場效裝置及使用該裝置的電路及形成該裝置之方法；及在2005年9月20日提出之美國專利第7,365,632號，其標題為使用碳奈米管的電阻式元件。
在2005年11月15日提出之美國專利第7,781,862號，其標題為二端子奈米管裝置及系統與製造該裝置的方法；在2005年11月15日提出之美國專利第7,479,654號，其標題為使用具有可再寫入性電阻的奈米管物件之記憶體陣列；在2008年8月8日提出之美國專利第8,217,490號，其標題為非揮發性奈米管二極體及非揮發性奈米管塊材、及使用該非揮發性奈米管二 極體及非揮發性奈米管塊材的系統及其製造方法；在2009年10月23日提出之美國專利第8,351,239號，其標題為動態感測電流供給電路及用於讀取及特徵化電阻式記憶體陣列的相關方法；及在2009年11月13日提出之美國專利第8,000,127號，其標題為用於重設電阻式變化記憶體元件的方法。
本申請案係關於以下之美國專利申請案，其被分派給該申請案的受讓人，且據此全部以引用的方式併入本文中：在2009年8月6日提出之美國專利申請案第12/536,803號，其標題為非揮發性奈米管可程式化邏輯裝置及使用該非揮發性奈米管可程式化邏輯裝置的非揮發性奈米管場可程式化之閘極陣列；及在2010年9月1日提出之美國專利申請案第12/873,946號，其標題為使用參考值來調整電阻式變化元件的方法。
遍及此說明書之相關技術領域的任何討論將絕未被考慮為一許可，即此技術領域係普遍已知或形成該領域中之普通一般知識的一部份。
通常被那些熟習此技術領域者稱為電阻式RAMs之電阻式變化裝置及陣列在該半導體及電子設備工業中係熟知的。此等裝置及陣列譬如包括、但不被限制於相變記憶體、固態電解質記憶體、金屬氧化物電阻式記憶體、及諸如NRAMTM之碳奈米管記憶體。
電阻式變化裝置及陣列藉由調整電阻式變化元件來儲存資訊，典型在二或更多電阻式狀態間之每一個別陣列單元內，包含一些能在許多非揮發性電阻式狀態之間回應於一些被施加的刺激而被調整之材料。譬如，在電阻式變化元件單元內的每一電阻式狀態可對應於一資料值，其能藉由該裝置或陣列內之支撐電路系統被程式設計及讀回。
例如，電阻式變化元件可被配置來在二電阻式狀態之間切換：高電阻式狀態(其可對應於邏輯“0”)及低電阻式狀態(其可對應於邏輯“1”)。這樣一來，電阻式變化元件能被使用於儲存一個二進制位數(位元)的資料。
或，當作另一範例，電阻式變化元件可被配置來在四個個電阻式狀態之間切換，以便儲存二位元的資料。或電阻式變化元件可被配置來在八個個電阻式狀態之間切換，以便儲存四個個位元的資料。或電阻式變化元件可被配置來在2n個電阻式狀態之間切換，以便儲存n位元的資料。
在該目前之尖端技術內，有一增加的需要，以將電阻式變化記憶體陣列提供進入與現存技術相容之架構。這樣一來，電阻式變化記憶體的優點可在使用傳統矽基微處理器、微控制器、FPGAs、與類似者等之電路及系統中被實現。譬如，許多電路架構(諸如、但不會限於那些藉由該併入的參考所教導者)已被導入，其提供與現存非揮發性快閃記憶體架構相容之電阻式變化記憶體陣列及架構。因電阻式變化元件記憶體的流通度及成本與設計優點增加，有一增長之需要，以提供用於電阻式變化記憶體陣列的較高速率及較低功率之電路架構，以進一步增加電阻式變化記憶體技術的多面性。為此目的，提供一用於電阻式變化元件記憶體陣列之DDR相容架構將為有利的。
本揭示內容有關用於電阻式變化元件之陣列的電路架構，且更明確地是，有關此等具有數位晶片介面之架構，其係類似於傳統雙倍資料速率(DDR)架構的速率及功率需求。
尤其是，本揭示內容提供電阻式變化元件記憶體陣列。此電阻式變化元件陣列包含複數個字組線、複數個位元線、複數個選擇線、及複數個記憶體單元。
在該電阻式變化陣列內之記憶體單元的每一個包含具有第一端子及第二端子之電阻式變化元件。該電阻式變化元件的第一端子係與選擇線電連通，且該電阻式變化元件係能夠在至少二非揮發性電阻值之間切換，其中第一電阻值對應於第一信息狀態，且第二電阻值對應於第二信息狀態。該陣列內的記憶體單元之每一個亦包含選擇裝置。這些選擇裝置的每一個係對字組線上之控制信號作出回應，且每一選擇裝置在位元線及該電阻式變化元件的第二端子之間以其記憶體單元選擇性地提供導電路徑。
該電阻式變化元件陣列亦包含複數個參考元件。這些參考元 件的每一個包含具有第一端子及第二端子之電阻式參考元件。每一電阻式參考元件的第一端子係與位元線電連通，且其中每一電阻式參考元件具有一電阻，其被選擇為落在對應於該電阻式變化元件中之第一信息狀態的電阻與對應於該等電阻式變化元件內之第二信息狀態的電阻值之間。該電阻式變化元件陣列亦包含對字組線上之控制信號作出回應的選擇裝置。這些選擇裝置在位元線及該電阻式參考元件的第二端子之間於其記憶體單元內選擇性地提供一導電路徑。
該電阻式變化元件陣列亦包含複數個感測放大器。這些感測放大器的每一個係對電耦接至電阻式變化元件之至少一位元線及電耦接至電阻式參考元件的至少一位元線作出回應。該複數個感測放大器之至少一個能被使用來比較已藉由字組線所選擇的電耦接至電阻式變化元件之位元線上的放電率、及藉由字組線所選擇的電耦接至電阻式參考元件之位元線上的放電率，且該比較被使用於讀取(READ)所選擇之記憶體單元的信息狀態。
本揭示內容亦提供用於讀取電阻式變化元件之信息狀態的方法。該方法包含提供電阻式變化元件，其中該電阻式變化元件係能夠在至少二非揮發性電阻值之間被切換，該二非揮發性電阻值具有對應於第一信息狀態的第一電阻值及對應於第二信息狀態之第二電阻值。該方法另包含提供電阻式參考元件，其中該電阻式參考元件具有被選擇落在對應於該電阻式變化元件中之第一信息狀態的電阻及對應於該電阻式變化元件內之第二信息狀態的電阻值間之電阻。該方法另包含經過該電阻式變化元件及該電阻式參考元件兩者將一電壓放電。該方法另包含比較經過該電阻式變化元件的放電率與經過該電阻式參考元件之放電率。在此方法內，經過該電阻式變化元件的較大放電率對應於被儲存在該電阻式變化元件內之第一信息狀態，且經過該電阻式參考元件的較大放電率對應於被儲存在該電阻式變化元件內之第二信息狀態。
根據本揭示內容的一態樣，電阻式變化元件係包含奈米管編織物之二端子奈米管切換元件。
根據本揭示內容的另一態樣，電阻式變化元件係金屬氧化物記憶體元件。
根據本揭示內容之另一態樣，電阻式變化元件係相變記憶體元件。
根據本揭示內容的另一態樣，與雙倍資料速率(DDR)記憶體架構相容之電阻式變化記憶體陣列被提供。
本揭示內容的其它特色及優點將由本發明之以下敘述變得明顯，其關於所附圖面被提供在下方。
110‧‧‧電阻式變化元件
120‧‧‧導電結構
130‧‧‧FET裝置
130a‧‧‧導電結構
130b‧‧‧導電結構
130c‧‧‧閘極結構
140‧‧‧導電結構
210‧‧‧電阻式變化元件
220‧‧‧導電結構
230‧‧‧FET裝置
230a‧‧‧導電結構
230b‧‧‧導電結構
230c‧‧‧閘極結構
240‧‧‧導電結構
300‧‧‧電阻式變化元件記憶體陣列
401‧‧‧表
402‧‧‧概要圖
410‧‧‧功能性區段
412‧‧‧功能性區段
420‧‧‧功能性區段
430‧‧‧功能性區段
440‧‧‧功能性區段
501‧‧‧時序圖
505‧‧‧時時鐘信號
505’‧‧‧第二時鐘信號
510‧‧‧信號發展及感測波形
550‧‧‧時序圖
601‧‧‧表
602‧‧‧概要圖
610‧‧‧功能性區段
612‧‧‧功能性區段
615‧‧‧功能性區段
620‧‧‧功能性區段
625‧‧‧功能性區段
630‧‧‧功能性區段
640‧‧‧雙向資料匯流排控制電路
700‧‧‧時序圖
801‧‧‧電壓移位器電路
802‧‧‧第一狀態
803‧‧‧第二狀態
900‧‧‧電阻式變化元件記憶體陣列
910‧‧‧陣列行
920‧‧‧陣列行
930‧‧‧陣列行
940‧‧‧陣列行
950‧‧‧元件
1000‧‧‧方塊圖記憶體
1005‧‧‧行位址緩衝器
1010‧‧‧記憶體陣列元件
1015‧‧‧行解碼器
1020‧‧‧隔離裝置
1025‧‧‧列位址緩衝器
1030‧‧‧感測放大器
1040‧‧‧輸入/輸出閘極方塊
1045‧‧‧RAS時脈產生器
1050‧‧‧CAS時脈產生器
1060‧‧‧輸出資料緩衝器/解碼器
1065‧‧‧輸入資料緩衝器/解碼器
1067‧‧‧資料輸入/輸出緩衝器/驅動器
BL[0]-BL[x]‧‧‧位元線
CELL00-CELLxy‧‧‧陣列單元
Q00-Qxy‧‧‧選擇裝置
SL[0]-SL[x]‧‧‧源極線
SW00-SWxy‧‧‧電阻式變化元件
WL[0]-WL[y]‧‧‧字組線
圖1說明直立導向的電阻式變化單元之示範布局。
圖2說明水平導向的電阻式變化單元之示範布局。
圖3A係簡化的概要圖，說明用於開放陣列架構中之電阻式變化元件的陣列之示範典型架構。
圖3B係表格，詳細說明用於調整或檢查圖3A中所說明的陣列架構之CELL00所需的讀取(READ)及程式設計電壓。
圖4A係表格，根據本揭示內容之方法列出第一DDR相容NRAM架構的不同區段(如於圖4B中所詳細說明)。
圖4B係用於第一DDR相容NRAM架構之簡化的概要圖，根據本揭示內容之方法說明DDR相容的摺疊位元線電阻式變化記憶體陣列架構之位元線對(行“x”)(注意位元線列被水平地繪製，以容納該等位元線對、隔離裝置、及感測放大器電路細節)。
圖5A係波形時序圖，說明在圖4B中所詳細說明的第一DDR相容NRAM陣列架構內之單元上所施行的示範讀取(READ)操作(注意圖5A讀取(READ)操作之波形圖亦應用至圖6B中所詳細說明的第二DDR相容NRAM陣列架構，因在兩架構內之讀取(READ)操作係完全相同的)。
圖5B係波形時序圖，說明在圖4B中所詳細說明的第一DDR相容NRAM陣列架構內之單元上所施行的示範寫入(WRITE)操作。
圖6A係表格，根據本揭示內容之方法列出第二DDR相容NRAM架構的不同區段(如於圖6B中所詳細說明)。
圖6B係用於第二DDR相容NRAM架構之簡化的概要圖，根據本揭示內容之方法說明DDR相容的摺疊位元線電阻式變化記憶體陣列架構之位元線對(行“x”)(注意位元線列被水平地繪製，以容納該等位元線 對、隔離裝置、電壓位移寫入電路、及感測放大器電路細節)。
圖7係波形時序圖，說明在圖6B中所詳細說明的第二DDR相容NRAM陣列架構內之單元上所施行的示範寫入(WRITE)操作。
圖8A-8C係一系列帶註釋之概要圖，詳細說明在圖6B中所詳細說明的第二DDR相容NRAM陣列架構內之電壓移位器元件的操作。
圖9係簡化的方塊圖，說明本揭示內容之DDR相容NRAM架構的陣列結構。
圖10係系統層次方塊圖，根據本揭示內容之方法說明用於電阻式變化記憶體陣列的示範1Gb x 4DDR相容架構。
本揭示內容有關用於電阻式變化元件之陣列的先進電路架構。更明確地是，本揭示內容教導用於具有數位晶片介面之電阻式變化元件的記憶體陣列架構，該等數位晶片介面係類似於雙倍資料速率(DDR)介面。DDR介面可被使用於DRAMs、SRAMs、NRAMTMs及其他揮發性與非揮發性型記憶體中。雖然使用電阻式變化記憶體元件所製成之記憶體單元提供極多勝過那些包含傳統矽基記憶體裝置者的優點，用於程式設計及讀取電阻式變化記憶體元件之時序及功率需求可代表在某些應用內的限制。本揭示內容之電路架構提供一記憶體陣列，其能被迅速地存取(讀取(READ))，且用於讀取及程式設計操作需要相當低的功率，藉此克服這些限制。
在本揭示內容之電路架構內，複數個電阻式變化元件被配置進入行及列的陣列。電阻式變化元件之每一列係經由字組線存取，且電阻式變化元件的每一行係對一對位元線及一選擇線作出回應。應注意的是於一些概要圖中，用於說明方便之理由，該等字組線及位元線被分別顯示一列(直立“y”方位)及行(水平“x”方位)。然而，字組及位元線亦可分別被顯示具有行水平“x”及列直立“y”方位。藉由被連接至該位元線對之差動感測放大器/鎖存器，在每一列內的電阻式變化元件被配置在摺疊之位元線配置中，用於常見共用的電容耦合噪聲抑制之目的(在下面相對於圖4B及5B被更詳細地說明)。於讀取(READ)操作中，此摺疊之位元線配置允許第一位元線經過在所選擇的單元內之電阻式變化元件放電，而第二位元線同 時經過參考元件放電。感測放大器/鎖存器比較兩位元線(亦即，所選擇單元的位元線及該參考元件之位元線)的放電率，且暫時地儲存該選擇單元之資料值。此資料值可接著經過解碼及緩衝元件在想要的時脈週期被由該陣列讀出。雖然電阻式變化元件係非揮發性，且因此讀取(READ)操作典型係非破壞性的(亦即，讀取或感測電阻式變化元件之信息狀態不會變更或干擾該元件中所儲存的狀態)，本揭示內容之電路架構亦在用於較高速率及較低功率操作的讀出週期期間，提供用於重設(重設寫入(RESET WRITE)操作)所選擇的子陣列中之電阻式變化元件的方法。如想要，該重設操作能被使用來在與傳統DDR讀取週期達成相容性中提供額外之彈性。在該讀取週期的末端，該重設(RESET)操作主要被使用於頁面模式操作中，其中一頁記憶體資料被讀取，隨後一頁新資料被寫入其地點。該程式及寫入(WRITE)等詞於此申請案中被交替地使用。
經過該單元內之電阻式變化元件的使用，電阻式變化單元儲存資訊。對電刺激作出回應，電阻式變化元件能於至少二非揮發性電阻式狀態之間被調整。典型地，二電阻式狀態被使用：低電阻式狀態(典型地，對應於邏輯“1”，設定(SET)狀態)及高電阻式狀態(典型地，對應於邏輯“0”，重設(RESET)狀態)。這樣一來，在該電阻式變化元件單元內的電阻式變化元件之電阻值能被使用來儲存一位元的資訊(譬如，用作一位元記憶體元件)。根據本揭示內容之其他態樣，超過二種電阻式狀態可被使用，允許單一個單元儲存超過一位元的資訊。譬如，電阻式變化記憶體單元可在四個種非揮發性電阻式狀態之間調整其電阻式變化元件，允許用於儲存單一個單元中的二位元之資訊。
在本揭示內容內，該“程式設計”一詞被使用於敘述一操作，其中電阻式變化元件被由最初電阻式狀態調整至新的想要之電阻式狀態。此程式設計操作可包括設定(SET)操作，其中電阻式變化元件被由相當高的電阻式狀態(例如約2M Ω)調整至相當低之電阻式狀態(例如約100k Ω)。此程式設計操作(如藉由本揭示內容所界定)亦可包括重設(RESET)操作，其中電阻式變化元件被由相當低的電阻式狀態(例如約100k Ω)調整至相當高之電阻式狀態(例如約2M Ω)。另外，如藉由本揭示內容所界定的“讀取(READ)”操作被使用於敘述一操作，其中電阻式變化元件之電阻式狀態 被決定，而沒有顯著地變更所儲存的電阻式狀態。在本揭示內容之某些實施例內，這些電阻式狀態(亦即，該最初電阻式狀態及該新的想要之電阻式狀態兩者)係非揮發性的。
電阻式變化元件包括、但不被限制於二端子奈米管切換元件、相變記憶體單元、及金屬氧化物記憶體單元。譬如，美國專利第7,781,862號及美國專利第8,013,363號教導包含奈米管編織物層之非揮發性二端子奈米管開關。如在那些專利中所敘述，對電刺激作出回應，奈米管編織物層可被調整或在複數個非揮發性電阻式狀態之中切換，且這些非揮發性電阻式狀態能被使用於參考信息(邏輯)狀態。這樣一來，電阻式變化元件(及其陣列)係很適合供用作非揮發性記憶體裝置，而用於儲存電子裝置(諸如、但不限於行動電話、數位相機、固態硬碟、及電腦)內的數位資料(儲存邏輯值當作電阻式狀態)。然而，電阻式變化元件之使用不被限制於記憶體應用。更確切地，電阻式變化元件的陣列以及藉由本揭示內容所教導之先進架構亦可被使用在邏輯裝置內或在類比電路系統內。
圖1說明示範的電阻式變化單元之布局，其包括直立導向的電阻式變化元件(此一結構有時候被那些熟習此技術領域者稱為3D單元)。典型之FET裝置130被形成在第一裝置層內，包括汲極D、源極S、及閘極結構130c。此FET裝置130的結構及製造將被那些熟習此技術領域者所熟知。
電阻式變化元件110被形成在第二裝置層中。導電結構130a以FET裝置130之源極端子電耦接電阻式變化元件110的第一端部。導電結構120以在該電阻式變化單元外側之一陣列源極線SL電耦接電阻式變化元件110的第二端部。導電結構130b及140以在該電阻式變化單元外側之一陣列位元線BL電耦接FET裝置130的汲極端子。一陣列字組線WL被電耦接至閘極結構130c。
圖2說明示範的電阻式變化單元之布局，其包括水平導向的電阻式變化元件(此一結構有時候被那些熟習此技術領域者稱為2D記憶體單元)。典型之FET裝置230被形成在第一裝置層內，包括汲極D、源極S、及閘極結構230c。如同圖1中所描述的FET裝置(130)之情形一樣，此FET裝置230的結構及製造將被那些熟習此技術領域者所熟知。
電阻式變化元件210被形成在第二裝置層中。導電結構230a 以FET裝置230之源極端子電耦接電阻式變化元件210的第一端部。導電結構220以在該記憶體單元外側之一陣列源極線SL電耦接電阻式變化元件210的第二端部。導電結構230b及240以在該記憶體單元外側之一陣列位元線BL電耦接FET裝置230的汲極端子。一陣列字組線WL被電耦接至閘極結構230c。
在圖1及2中所描述之電阻式變化單元的兩者內，該電阻式變化元件係藉由施加電刺激於不同電阻式狀態之間被調整，該電刺激典型地為特定電壓的一或更多程式設計脈衝及脈衝寬度，在該位元線(BL)及該源極線(SL)之間。電壓係經過該字組線(WL)施加至該閘極結構(圖1中的130c及圖2中之230c)，其能夠使電流流經該FET裝置(圖1中的130及圖2中之230)及該電阻式變化元件(圖1中的110及圖2中之210)的系列組合。視藉由該字組線(WL)所施加之閘極電壓而定，至該電阻式變化元件110的電流可被設計所限制，藉此能夠使該FET裝置充當電流限制裝置。藉由控制此電流的量值及持續期間，該電阻式變化元件(圖1中之110及圖2中的210)能於複數個電阻式狀態之間被調整。
於該源極線(SL)及該位元線(BL)之間，在圖1及2中所描述的電阻式變化元件單元之狀態能譬如藉由施加直流(DC)測試電壓、譬如、但不限於0.5V而被決定，同時施加電壓至閘極結構(圖1中的130c及圖2中之230c)而足以開啟該FET裝置(圖1中的130及圖2中之230)，並測量經過該電阻式變化元件的電流(圖1中之110及圖2中的210)。於一些應用中，此電流能使用具有電流反饋輸出之電源、譬如可程式化的電源或感測放大器被測量。於其他應用中，此電流能藉由插入一與該電阻式變化元件(圖1中之110及圖2中的210)串聯之電流測量裝置而被測量。
另一選擇係，經過該FET裝置(圖1中的130及圖2中之230)及該電阻式變化元件(圖1中的110及圖2中之210)的系列組合，在圖1及2中所描述的電阻式變化元件單元之狀態亦可譬如藉由驅動一固定之直流電、譬如、但不限於1μA而被決定，同時施加電壓至該閘極(圖1中的130c及圖2中之230c)而足以開啟該FET裝置(圖1中的130及圖2中之230)，並測量橫越該電阻式變化元件的電壓(圖1中之110及圖2中的210)。
該電阻式變化元件(諸如、但不限於那些在圖1及2中所描述 者)可為由複數個材料所形成、諸如、但不限於金屬氧化物、固態電解質、諸如硫屬玻璃之相變材料、石墨烯編織物、及碳奈米管編織物。
例如，發給貝爾丹等人的美國專利第7,781,862號揭示二端子奈米管切換裝置，包含第一與第二導電端子及奈米管編織物件，其全部以引用的方式併入本文中。貝爾丹教導用於在複數個非揮發性電阻式狀態之間調整該奈米管編織物件的電阻率之方法。於至少一實施例中，電刺激被施加至該第一及第二導電元件的至少一者，以便使電流通過該奈米管編織物層。藉由在某一組預定參數內小心地控制此電刺激(如在美國專利申請案第11/280,786號中藉由貝爾丹所敘述)，該奈米管物件之電阻率能在相當高的電阻式狀態與相當低的電阻式狀態之間被反覆地切換。於某些實施例中，這些高及低的電阻式狀態能被使用於儲存一位元之資訊。
如藉由該併入的參考所敘述，如在此中提及用於本揭示內容之奈米管編織物包含多數層、互連的碳奈米管。在本揭示內容中，奈米管之編織物(或奈米編織物)、例如非編織碳奈米管(CNT)編織物譬如可具有多數個捲入的奈米管之結構，其係相對彼此不規則地配置。另一選擇、或此外，譬如，用於本揭示內容的奈米管之編織物可擁有該等奈米管的某一程度之位置規則性、例如沿著其長軸的某一程度之平行性。此位置規則性可譬如在相當小尺度上被發現，其中平坦陣列的奈米管沿著其長軸於排基中被配置在一起，而約一奈米管長及十至二十奈米管寬。在其他範例中，此位置規則性可在較大尺度上被發現，具有有序之奈米管的區域，於一些案例中，大體上延伸在該整個編織物層之上。此較大尺度的位置規則性係本揭示內容特別感興趣的。奈米管編織物被更詳細地敘述在美國專利6,706,402中，其全部被包括供參考。
雖然在本揭示內容內之電阻式變化單元及元件的一些範例參考碳奈米管基之電阻式變化單元及元件，本揭示內容的方法不被限制於這一點。更確切地，對於那些熟習此技術領域者將為清楚的是本揭示內容之方法係可適用於任何型式的電阻式變化單元或元件(諸如、但不限於相變及金屬氧化物)。
現在參考圖3A，用於典型電阻式變化元件記憶體陣列300之示範架構係說明在一概要圖中。該陣列300包含複數個單元 (CELL00-CELLxy)，每一單元包括電阻式變化元件(SW00-SWxy)及選擇裝置(Q00-Qxy)。使用源極線(SL[0]-SL[x])、字組線(WL[0]-WL[y])、及位元線(BL[0]-BL[x])之陣列，在電阻式變化陣列300內的個別陣列單元(CELL00-CELLxy)被選擇，用於讀取及程式設計操作，如將在下面被敘述。
在圖3A之示範架構內，與該個別陣列單元(CELL00-CELLxy)一起使用的選擇裝置(Q00-Qxy)係傳統之矽基FETs。然而，此等陣列不被限制於這一點。更確切地，其他電路元件(諸如、但不限於二極體或繼電器)可被使用在類似架構結構內，以在一陣列內提供單元選擇功能性(譬如，諸如雙極裝置的選擇裝置、及諸如SiGe FETs、FinFETs、及FD-SOI之FET裝置)。
圖3B係表格，敘述用於圖3A所示的電阻式變化元件陣列之示範的程式設計及讀取(READ)操作。該表格列出在電阻式變化元件陣列300之CELL00上施行重設(RESET)操作、設定(SET)操作、及讀取(READ)操作所需的字組線、位元線、及源極線條件。在這些操作內於圖3A中所描述之電阻式變化元件陣列300的這些操作以及功能將在下面被詳細地敘述。
在圖3B內之表格的第一列敘述CELL00之重設操作(亦即，程式設計操作，其將電阻式變化元件SW00的電阻式狀態由相當低之電阻調整至相當高的電阻)。WL[0]被驅動至VPP(對選擇裝置Q00賦能所需的邏輯準位電壓)，而該剩餘之字組線WL[1：y]被驅動至0V(本質上接地)。這樣一來，僅只該陣列的第一行中之選擇裝置(亦即，Q00-Qx0)被賦能(或“開啟”)。BL[0]被驅動至VRST(將SW00驅動進入相當高的電阻式狀態所需之程式設計電壓準位)，且SL[0]被驅動至0V(本質上接地)。該剩餘的位元線(BL[1：x])及該剩餘之源極線(SL[1：x])被保持在高阻抗狀態中。這樣一來，VRST被驅動越過僅只該陣列(CELL00-CELL0y)的第一列中之單元。這些條件的結果是，該程式設計電壓VRST僅只被驅動越過SW00(經過被賦能之選擇裝置Q00)，而在該陣列內的其他選擇裝置保持與該程式設計電壓隔離(且如此保持其原始被程式設計之電阻式狀態)。
在圖3B內的表格之第二列敘述CELL00的設定(SET)操作(亦即，程式設計操作，其將電阻式變化元件SW00的電阻式狀態由相當高之電阻調整至相當低的電阻)。如同該重設(RESET)操作，WL[0]被驅動至VPP(對 選擇裝置Q00賦能所需的邏輯準位電壓)，而該剩餘之字組線(WL[1：y])被驅動至0V(本質上接地)。這樣一來，僅只該陣列的第一行中之選擇裝置(亦即，Q00-Qx0)被賦能(或“開啟”)。SL[0]被驅動至VSET(將SW00驅動進入相當低的電阻式狀態所需之程式設計電壓準位)，且BL[0]被驅動至0V(本質上接地)。該剩餘的源極線(SL[1：x])及該剩餘之位元線(BL[1：x])被保持在高阻抗狀態中。這樣一來，VSET被驅動越過僅只該陣列(CELL00-CELL0y)的第一列中之單元。這些條件的結果是，該程式設計電壓VSET僅只被驅動越過SW00(經過被賦能之選擇裝置Q00)，而在該陣列內的其他選擇裝置保持與該程式設計電壓隔離(且如此保持其原始被程式設計之電阻式狀態)。
最後，在圖3B內的表格之第三列敘述CELL00的讀取(READ)操作(亦即，決定(測量)電阻式變化元件SW00之電阻式狀態的操作)。如同該SET及RESET操作，WL[0]被驅動至至VPP(對選擇裝置Q00賦能所需的邏輯準位電壓)，而該剩餘之字組線(WL[1：y])被保持低的(於此範例中大約0V)，以致僅只該陣列的第一列中之選擇裝置(亦即，Q00-Qx0)被賦能(或“開啟”)。SL[0]被驅動至VRD(讀取(READ)SW00的電阻式狀態所需之電壓準位)，且BL[0]被驅動至0V(本質上接地)。該剩餘的源極線(SL[1：x])及該剩餘之位元線(BL[1：x])被保持在高阻抗狀態中。這樣一來，VRD被驅動越過僅只該陣列(CELL00-CELL0y)的第一列中之單元。這些條件的結果是，該讀取(READ)電壓VRD僅只被驅動越過SW00(經過被賦能之選擇裝置Q00)，而在該陣列內的其他選擇裝置保持與該讀取(READ)電壓隔離。這樣一來，電流將僅只流經電阻式變化元件SW00，且藉由測量該電流，SW00之電阻式狀態能被決定。
應注意的是如在該前述段落中所敘述，用於該重設(RESET)及設定(SET)操作之程式設計電壓(分別為VRST及VSET)在相反極性中被施加。然而，本揭示內容的方法不被限制於這一點。更確切地，重設(RESET)及設定(SET)操作之不同極性被使用，以便更好說明圖3A中所描述的陣列之功能性。那就是說，程式設計(SET與RESET)電壓及讀取(READ)電壓可於任一極性中被驅動(亦即，在該源極線上的正電壓或在該位元線上之正電壓)，取決於所使用的電阻式變化元件之特定型式的需要或所討論之特定的程式設計操作。如將在以下之段落中被詳細地顯示，這對本揭示內容的記憶體 陣列架構亦適用。並且，程式設計(諸如SET與RESET)及讀取(READ)電壓亦可全部為相同之極性。
如能經過圖3B的討論被看出，相對於圖3A之陣列架構，電阻式變化元件係很適合供使用在記憶體陣列內。然而，在某些應用內，電阻式變化元件的陣列能呈現某些時序及功率需求，且這些需求能夠--於某些應用中--限制此等陣列在某些記憶體介面及架構內之使用。譬如，在圖3A中所詳細說明的記憶體架構內，選擇線或位元線之電容能--在某些應用內--代表個別單元的電阻如何能在讀取(READ)操作期間被迅速地感測之時序限制。於此應用中，該線本身的相當大電容及該非揮發性儲存元件之電阻將在所討論的線上導入相當重大的RC時間常數，且需要某一時間量來充電或放電該線。在某些應用內，被配置進入記憶體陣列結構之電阻式變化元件可需要相當高的讀取(READ)電壓及/或電流，為了用於位在相當長之位元線或選擇線的末端之電路元件，以在個別選擇的電阻式變化元件內於讀取(READ)操作期間在RESET與SET狀態之間充分地區別。時序及功率需求的這些型式--其能在某些應用內限制電阻式變化記憶體陣列之使用--係藉由本揭示內容的電阻式變化元件記憶體陣列架構所克服。
第一DDR相容之電阻式變化元件陣列架構
現在參考圖4A及4B，用於根據本揭示內容的電阻式變化元件之陣列的第一DDR相容之記憶體電路架構被顯示。用於易於說明，描述此第一架構的單一行(行“x”)之示範概要圖402被分成許多功能性區段(410、412、420、430及440)。圖4A中的表401敘述這些功能性區段之每一個、及其在該陣列上於讀取(READ)及寫入(WRITE)操作內的使用。
看圖4A及4B兩者，在本揭示內容之此第一DDR相容架構內的第一區段410係該記憶體陣列本身。這些係該等個別陣列單元(圖4B中之CELLx0-CELLx3)本身，每一個包含電阻式變化元件(圖4B中的SWx0-SWx3)及選擇元件(圖4B中之FETs Tx0-Tx3)。對字組線的陣列(圖4B中之WL[0]-WL[3])、用於該陣列的每一行之一對位元線(圖4B中的BL[x]_D/R及BL[x]_R/D)、及用於該陣列之每一行的選擇線(圖4B中之SLx)作出回應，在記憶體陣列410內的個別單元係可定址的。於讀取(READ)及寫入(WRITE)操作兩者中，這些陣列線之使用將在下面被更詳細地敘述。
在本揭示內容的此第一DDR相容架構內之下一區段412含有該參考電阻器。在此第一DDR相容架構的陣列內之每一行包括一對可藉由專用字組線(WL_ODD及WL_EVEN，如圖4B中所示)存取的參考元件。如在圖4A中的表401中所列出，於讀取(READ)操作期間，該參考電阻器被使用在該陣列上，且於寫入(WRITE)操作期間係不動作的。用於每一行(BL[x]_D/R及BL[x]_R/D，如圖4B中所示)之位元線對的使用允許讀取(READ)電壓及放電電流將被同時地施加至參考電阻器(RREF-ODD或RREF-EVEN)及所選擇之陣列單元。藉由比較經過所選擇單元的放電率與參考元件，所選擇單元之電阻式狀態能被決定。這些參考電阻器在此讀取(READ)操作內的使用將在下面圖5A之討論內被更詳細地敘述。
在本揭示內容的此第一DDR相容架構內之下一區段420提供平衡及隔離裝置。於讀取(READ)或寫入(WRITE)操作的不同相位期間，這些裝置隔離該陣列單元與該感測放大器/鎖存器(區段430)及該雙向資料匯流排控制電路(區段440)。對二不同之隔離控制信號(N_ISOLATE1及N_ISOLATE2，如圖4B中所示)作出回應，區段420的隔離裝置亦提供信號倒相功能，其係以該摺疊之位元線架構所需要。在本揭示內容的第一DDR相容架構內，這些平衡及隔離裝置於讀取(READ)及寫入(WRITE)操作期間之使用將在下面圖5A及5B的討論內被更詳細地敘述。
在本揭示內容的此第一DDR相容架構內，該下一區段430係一感測放大器/鎖存器。於讀取(READ)操作期間(反應於控制信號PSET及NSET，如圖4B中所示)，此感測放大器/鎖存器比較所選擇之陣列單元與該等參考元件的其中一者(區段412)間之位元線對電壓放電，並鎖存於一邏輯值中，該邏輯值對應於所選擇的陣列單元中所儲存之邏輯值。於寫入(WRITE)(或程式設計)操作期間，在施加該程式設計電流之前此感測放大器/鎖存器被使用於暫時地保持該資料值被儲存於所選擇的陣列線單元中。在本揭示內容之第一DDR相容架構內，於讀取(READ)及寫入(WRITE)操作期間，感測放大器/鎖存器430的使用將在下面於圖5A及5B之討論內被更詳細地敘述。
在本揭示內容的此第一DDR相容架構內，該雙向資料匯流排控制電路440係雙向資料匯流排控制電路。在區段430的感測放大器/鎖 存器與資料輸入/輸出緩衝器/驅動器1067電路之間，對控制信號(CSL，如圖4B中所示)作出回應之一對FETs(TBIDI1及TBIDI2，如圖4B中所示)能夠使晶載雙向資料匯流排電連接賦能或失能。這樣一來，在讀取(READ)操作期間被儲存於該感測放大器/鎖存器中的資料能被提供至晶片外之外部資料匯流排，且被選擇陣列單元中所儲存的資料能由外部資料匯流排藉由資料輸入/輸出緩衝器/驅動器1067電路被提供至該感測放大器/鎖存器。在本揭示內容之第一DDR相容架構內，於讀取(READ)及寫入(WRITE)操作期間，雙向資料匯流排控制電路440的使用將在下面於圖5A及5B之討論內被更詳細地敘述。該資料輸入/輸出緩衝器/驅動器1067(圖10)電路係在下面相對於圖10被進一步敘述。
如上述，圖4B的簡化概要圖說明根據本揭示內容之方法的電阻式變化記憶體陣列之單一行(行“x”)。圖4B之簡化概要圖係摺疊的位元線架構，其中資料儲存記憶體單元以交錯的圖案顯現在每隔一個之字組線及位元線相交點，如在WL[0]、WL[1]、WL[2]、WL[3]及位元線對BL[x]_D/R及BL[x]_R/D的相交點所說明。每一偶數編號之資料儲存記憶體單元(CELLx0、CELLx2等)被連接至BL[x]_D/R及偶數字組線(WL[0]、WL[2]等)；每一奇數編號的資料儲存記憶體單元(CELLx1、CELLx3等)被連接至BL[x]_R/D及奇數字組線(WL[1]、WL[3]等)；所有資料儲存單元、即偶數及奇數資料儲存單元兩者被連接至選擇線SL[x]。該陣列選擇線SL[x]係大約平行於陣列位元線對BL[x]。於此範例中，所有陣列選擇線係大約平行於陣列位元線。然而，電阻式記憶體陣列亦可被以大約平行於陣列字組線之陣列選擇線所形成；亦即，大約正交於陣列位元線。每位元線對包括一對參考電阻器，用於在讀取(READ)(感測)操作期間使用，並可藉由WL_EVEN及WL_ODD選擇，使得當WL_EVEN被作動時，參考電阻器RREF_E被連接至位元線BL[x]_R/D，且不論何時WL_ODD被作動，參考電阻器RREF_O被連接至BL[x]_D/R。不論何時WL_EVEN被作動，偶數字組線被選擇，且不論何時WL_ODD被作動，奇數字組線被選擇。該位元線對中的每一位元線可為資料線(D)或參考線(R)，使得僅只該等位元線對之其中一者沿著該位元線具有一動作位元。藉由該差動感測放大器/鎖存器，此一摺疊的位元線陣列導致常見共用模式之字組至位元線電容式電壓耦合消去。此常見共用的 雜訊消去方案能夠有較低之讀取(READ)電壓及更少的陣列功率。然而，摺疊之位元線結構具有諸如圖3A的電阻式變化架構之示範陣列的開放位元線架構之約一半密度。該CNT開關操作係如上面相對於圖3B所進一步敘述者。應注意的是用於圖4B中之布局方便，因為沿著該位元線方向的細節之水平面，字組線被繪製於該直立的y軸中，且位元線被繪製於該水平之x軸中。於圖3A的簡化記憶體陣列300、及方塊圖記憶體1000中，字組線被繪製在該更傳統之水平“x”(行)方向中，且位元線被繪製於該更傳統的直立“y”(列)方向中。
再次看圖4B，該記憶體陣列行概要圖402之記憶體陣列部份410係藉由四個個電阻式變化元件記憶體單元(CELLx0、CELLx2、CELLx2及CELLx3)所代表。如藉由該虛線沿著該等位元線(BL[x]_D/R及BL[x]_R/D)所指示，在本揭示內容的架構內，陣列行之記憶體陣列區段410可包括更多記憶體單元。然而，用於說明之簡易，僅只該首先四個個記憶體單元(CELLx0、CELLx2、CELLx2及CELLx3)被顯示在圖4B的簡化概要圖中。然而，應注意的是在圖4B之簡化概要圖402中所描述的示範水平配置位元線(位元線對“x”)可包括與用於特別記憶體陣列(或子陣列)所需要之同樣多的記憶體單元。
每一個別之記憶體單元(CELLx0、CELLx2、CELLx2及CELLx3)包括電阻式變化元件(分別為SWx0、SWx1、SWx2及SWx3)與選擇裝置(分別為Tx0、Tx1、Tx2及Tx3)。當藉由相關聯的字組線(分別為WL[0]、WL[1]、WL[2]、及WL[3])所賦能時，在其相關聯的電阻式變化記憶體元件之一端子及該等位元線(BL[x]_D/R及BL[x]_R/D)的其中一者之間，每一電阻式變化記憶體單元中的選擇裝置提供一導電路徑。對越過該相關聯之位元線及該共用選擇線(SL[x])所提供的電刺激作出回應，個別選擇之電阻式變化元件能被程式設計成一設定(SET)或重設(RESET)狀態(如上面相對於圖1及2所詳細地敘述)或使用本揭示內容的方法(如在下面被更詳細地敘述)迅速地讀取(READ)。
根據本揭示內容之方法，圖4B所示的摺疊位元線架構對於該記憶體陣列中之每一水平配置的位元線對提供二位元線(BL[x]_D/R及BL[x]_R/D)。取決於待存取之記憶體單元的物理位置，這些二位元線之每 一個交替於作用為被選擇記憶體單元用的動作位元線與被使用於對該記憶體陣列行內之二參考單元的其中一者提供存取之間。在圖4B的示範概要圖內，BL[x]_D/R用作該“偶數”記憶體單元(CELLx0及CELLx2)用之動作位元線，且用作該“奇數”記憶體單元(CELLx1及CELLx3)用的參考位元線，使BL[x]_R/D作用在該倒容量中(動作用於該“奇數”單元，且參考用於該“偶數”單元)。
如上述，在圖4B之水平配置位元線對架構概要圖內所提供的二參考單元(區段412)允許用於迅速地讀取個別選擇之電阻式變化記憶體單元的狀態。TREF-ODD及RREF-ODD包含被使用於讀取(READ)該陣列行(CELLx1及CELLx3)內之“奇數”定位記憶體單元的參考單元，且TREF-EVEN及RREF-EVEN包含被使用於讀取(READ)該陣列行(CELLx0及CELLx2)內之“偶數”定位記憶體單元的參考單元。TREF-ODD及TREF-EVEN係選擇裝置(類似於選擇裝置Tx0-Tx3)，且對二專用之字組線(分別為WL_ODD及WL_EVEN)作出回應。RREF-ODD及RREF-EVEN係參考元件(譬如、但不限於固定式電阻器或被程式設計進入穩定的參考狀態之其他電阻式變化元件)。這些參考元件的電阻被固定至一於該臨限“低”電阻值(該設定(SET)電阻)及該臨限“高”電阻值(該額定重設(RESET)電阻)間之值，用於待使用的電阻式變化元件技術之型式。於讀取(READ)操作期間，這些參考元件的使用將在下面圖5A之討論內被詳細地討論。
應注意的是雖然在圖4B之示範概要圖中所顯示的選擇裝置(例如Tx0-Tx3、TREF-ODD、及TREF-EVEN)被顯示為場效電晶體(FETs)，本揭示內容之方法不被限制於這一點。更確切地，能夠調節或以別的方式修改電路中的二節點間之導電路徑的其他型式之電路元件能被用作本揭示內容的方法內之選擇裝置。此等選擇裝置能包括、但不被限制於二極體、繼電器、及其他電阻式變化記憶體元件。譬如，雙極電晶體可被使用。類似地，FinFET裝置亦可被用作選擇裝置。然而，不需要半導體基板的選擇裝置亦可被使用。譬如，全空乏絕緣體上矽(FD-SOI)裝置及碳奈米管FET(CNTFET裝置)亦可被使用，且當與CNT電阻式儲存裝置結合時，能夠讓晶片完全地製造在絕緣體材料上。這能夠讓記憶體層彼此堆疊，以達成較大密度。FD-SOI及CNTFET裝置亦具有大體上較低之軟錯誤(SER)比率的 增加之利益。
經過藉由該陣列行概要圖402的區段420所代表之隔離元件(傳送裝置)，圖4B中所顯示的陣列行概要圖之區段430提供一電耦接至該陣列行的二位元線(BL[x]_D/R及BL[x]_R/D)之感測放大器/鎖存器。於讀取(READ)操作期間，N_ISOLATE1(其對FETsTISO1及TISO2賦能)或N_ISOLATE2(其對FETsTISO3及TISO4賦能)被作動，以將該陣列行之二位元線(一位元線將經過所選擇之電阻式變化元件放電，且另一位元線將經過該二參考元件的其中一者放電)電耦接至該感測放大器/鎖存器430(包含FETsTSA1-SA6)。該二分開之隔離控制(N_ISOLATE1及N_ISOLATE2)係需要的，以當該“奇數”編號單元被讀取(READ)時防止資料反演。作動N_ISOLATE1電耦接BL[x]_D/R至該感測放大器/鎖存器430之正端子(如當CELLx0或CELLx2被讀取(READ)時所需)。且作動N_ISOLATE2電耦接BL[x]_R/D至該感測放大器/鎖存器430的正端子(如當CELLx1或CELLx3被讀取(READ)時所需)。
如將相對於圖5A之讀取(READ)操作時序圖被更詳細地說明，在該二位元線的放電期間，該PSET及NSET控制被作動，造成該感測放大器/鎖存器430暫時地儲存藉由所選擇之電阻式變化元件的程式設計電阻式狀態所代表之資料值。該隔離元件420可接著由該感測放大器430隔離該陣列行的記憶體陣列部份(藉由解除作動N_ISOLATE1及N_ISOLATE2兩者)，且該選擇之記憶體單元的信息狀態可對該CSL控制作出回應而隨時經過雙向資料匯流排控制電路440被讀出。
應注意的是在圖4B之陣列行概要圖的隔離階段420內，該EQ控制剛好在該讀取(READ)操作之前被作動，以平衡該位元線對電壓，且接著於該讀取(READ)週期期間在字組線作動之前解除作動。該EQ控制及其相關聯的電路元件TEQ僅只在讀取(READ)操作期間被使用於位元線對平衡。該EQ控制係於寫入(WRITE)操作期間不動作。該讀取(READ)操作係在下面相對於圖4B及5A進一步被敘述。
在使用此第一DDR相容架構之寫入(WRITE)操作期間，資料脈衝(代表待寫入的資料值)經過被連接至資料匯流排的晶載資料輸入/輸出緩衝器/驅動器進入至該陣列，該資料匯流排每次傳輸八個個位元至該 感測放大器之數位介面，如在下面相對於圖10所進一步詳細敘述。於每一個正的陣列時脈變化期間，此輸入/輸出緩衝器將八個個位元放在該資料匯流排上，且此資料接著經由該雙向資料匯流排控制電路(圖4B中之440)被傳輸至該感測放大器/鎖存器(圖4B中的430)。該隔離裝置(圖4B中之420)被作動，且該感測放大器/鎖存器中的資料接著經過那些隔離裝置被傳輸至陣列位元線(圖4B中之BL[x]_D/R及BL[x]_R/D)。待寫入的陣列單元(或單元)係經過其相關聯之字組線賦能，且程式設計電流被允許由其相關聯的位元線流經所選擇之電阻式變化元件(或諸元件)至該選擇線(圖4B中的SL[x])，以施行寫入功能。如先前所討論，被由該感測放大器/鎖存器430(藉由該輸入/輸出緩衝器所驅動)驅動至該位元線上之電壓被選擇，以提供經過該電阻式變化元件的充分程式設計電流，以便調整該電阻式變化元件之電阻式狀態。
在譬如某些特定應用內、諸如促進與DDR記憶體功能性的相容性之頁面模式操作，於下面所進一步敘述的範例，在一陣列內之所有位元於讀取(READ)操作期間被譯成一重設狀態。然而，其他方法可被使用。譬如，在一陣列內的所有位元可被譯成一設定(SET)狀態。另一選擇係，位元可為於設定(SET)或重設(RESET)狀態中。因為於此範例中，所有位元在寫入(WRITE)操作之最初係於該重設(RESET)狀態中，在該陣列內的所有儲存元件能被假設為在高電阻(RESET)狀態中，對應於邏輯'0'。如此，在這些某些應用內，寫入(WRITE)操作將僅只必需將程式設計設定(SET)電流提供至那些陣列單元，其為待程式設計退入一設定(SET)狀態、低電阻狀態所需，對應於邏輯'1'。使用本揭示內容之第一DDR相容架構的寫入(WRITE)操作將在下面相對於圖5B被更詳細地敘述。
現在參考圖5A，使用本揭示內容的第一架構(如圖4B中所示及上面所討論)，首先在DDR相容電阻式變化元件陣列內之單一陣列單元上詳細說明一示範讀取(READ)操作的時序圖501被顯示。在圖5A之示範時序圖501內，其被假設在待讀取(READ)的陣列單元內的電阻式變化元件已被程式設計成低電阻式設定(SET)狀態(對應於邏輯“1”)。
參考讀取(READ)時序圖501，時鐘信號(CLK)505被使用於同步化該DDR NRAM時序數位介面與微處理器或另一數位外部控制電路元 件之時序，該數位外部控制電路元件與本揭示內容的記憶體陣列架構介接。在DDR操作中，該外部匯流排(輸入/輸出上之)資料率係該內部(晶載)資料匯流排上的資料率之兩倍(2倍)。亦即，該內部資料匯流排上的資料隨著時鐘信號505之每一正(向上)轉換而改變，而該外部輸入/輸出資料匯流排上的資料隨著時鐘信號505之正(向上)及負(向下)轉換兩者而改變，使得內部資料匯流排及外部匯流排轉換兩者與時鐘信號505保持同步。於此範例中，參考圖5A所說明的時序圖501，在內部資料匯流排及外部資料匯流排兩者上之同步化資料轉換係藉由產生第二時鐘信號505'所達成，該第二時鐘信號係相對於時鐘信號505異相180度。這樣一來，譬如，對8位元內部資料匯流排可讀取(READ)八個資料位元，使時鐘信號505及這些資料位元信號的每一正(向上)轉換被傳輸至該資料輸入/輸出緩衝器/驅動器1067。在兩倍(2倍)該內部資料匯流排資料率、藉由使用時鐘信號505及第二時鐘信號505'之組合，該資料輸入/輸出緩衝器/驅動器1067多路傳輸該八個資料信號至二組的四個資料位元信號中之4位元外部資料匯流排上。亦即，該外部資料匯流排上的資料隨著時鐘信號505之每一正(向上)轉換及該第二時鐘信號505'的每一正(向上)轉換而轉換。該內部資料匯流排、資料輸入/輸出緩衝器/驅動器1067、及外部資料匯流排係在圖10中被說明。
產生晶載異相時鐘信號係在相對於該內部資料匯流排為兩倍該外部資料匯流排上之資料率達成同步化資料率的一方法。其他方法同樣可被使用。雖然此範例敘述相對於該內部資料率加倍該外部資料率，類似方法可被使用來達成三倍該資料率(DDR3 NRAM)、四倍該資料率(DDR4 NRAM)、且甚至較高之同步化資料率。
參考讀取(READ)時序圖501，在所選擇的位元線對上之信號發展及感測510波形對應於圖4B中所說明的記憶體陣列(子陣列)410中之選擇單元的儲存資料值。參考信號發展及感測波形510，所選擇之位元線對(BL[x]_D/R及BL[x]_R/D)係與相同電壓平衡，於此範例中大約VDD/2，於藉由作動EQ的讀取(READ)週期之預先充電相位期間，其接著當作動圖4B中所說明的記憶體陣列(或子陣列)410內所選擇之字組線及對應的參考字組線時被關掉。於此範例中，應注意的是雖然VDD/2被選擇為該平衡電壓，諸如VDD、於VDD/2及VDD間之任何電壓、及少於VDD/2的電壓之其他值亦可 被使用。其次，所選擇的字組線、於此範例中為WL[0]轉換至VDD+VTH，並開啟CELLx0中之選擇裝置Tx0，其將電阻式變化元件SWx0連接至位元線BL[x]_D/R，藉此開始信號發展。於此範例中，CELLx0被假設為設定至低電阻設定(SET)，代表“1”邏輯狀態。WL_EVEN係亦在大約與WL[0]相同的時間作動，並亦轉換至VDD+VTH，且開啟將參考電阻器RREF_E連接至位元線BL[x]_R/D之參考裝置TREF_E。預先充電位元線兩者具有該相同的位元線電容，且兩者經過電阻式元件放電。然而，該位元線對中之每一BL被連接至不同的電阻式元件，導致不同之RC時間常數及因此不同的放電率及對應之電壓減少率。被稱為在信號發展及感測波形510中的信號發展之時間量被允許，且該持續期間取決於該感測放大器的敏感性。譬如，如果差動該感測放大器/鎖存器430(圖4B)在50mV之電壓差值切換，則該信號發展時間被選擇，以允許50mV差動信號形成。然而，如果差動該感測放大器/鎖存器430係更加靈敏且譬如在5mV的電壓差值切換，則較短之信號發展時間被使用。當充分的信號發展時間被抵達時，該感測放大器/鎖存器430被開啟，且在充分的設定(SET)時間之後基於位元線B[x]_D/R及B[x]_R/D間之電壓差值鎖存該信號。藉由差動該感測放大器/鎖存器430，字組線WL[0]與參考字組線WL_EVEN至位元線B[x]_D/R及B[x]_R/D間之電壓耦合被拒絕為共模雜訊。
靠近此示範讀取(READ)週期中的信號發展時間之末端，感測放大器/鎖存器430被作動如下。PSET被驅動至低電壓，開啟FET TSA5及藉此將端子FETs TSA1及TSA2連接至電源VSA(用於此範例中的讀取(READ)操作，VSA=VDD)。NSET被驅動至高電壓、譬如VDD，開啟FET TSA6及藉此將端子FETs TSA3及TSA4連接至地面。在此時，感測放大器/鎖存器430已被開啟電源，且由cellx0感測/鎖存該資料信號。雖然N_ISOLATE1可剛好在該感測放大器/鎖存器的作動之後被賦能(使然N_ISOLATE2失能)，典型地，N_ISOLATE1於感測放大器/鎖存器430的作動之前在該讀取(READ)週期中較早被賦能，譬如，在該讀取(READ)週期的起初。這樣一來，該感測放大器/鎖存器(圖4B中之區段430)係經過該隔離元件的正相路徑(圖4B中之區段420)耦合至該記憶體陣列，且被製備來鎖存及暫時地保持所選擇單元的資料值。
該陣列行內之所有該等單元所共用的選擇線SL[x]被保持低的。且CSL被保持低的，使雙向資料匯流排控制電路440失能(圖4A)，直至該陣列資料被感測放大器/鎖存器430所鎖存。
記憶體陣列、諸如記憶體陣列410係使用多數個子陣列所形成，其中記憶體子陣列線可含有數千個別之記憶體單元。這些陣列線的長度在這些位元線上導致相當大之線電容，其當與該非揮發性電阻式變化元件的電阻結合時可導致相當大的時間常數，並限制這些位元線能由於RC時間常數而充電及放電之速率。藉由使用諸如(BL[x]_D/R及BL[x]_R/D)的摺疊式位元線對及在小的差動信號值差動地感測位元線對信號，感測時間可被顯接地減少，導致更快之讀取(READ)時間及譬如更快的資料率、諸如頁面模式資料率。這是因為本揭示內容之方法，使用摺疊式位元線陣列對及差動感測，不需要該位元線對中的任一位元線完全地、或甚至大部分放電，以決定該被選擇電阻式變化元件(SWx0)中所儲存之電阻值，藉此減少與相當高的電容、長位元線有關聯之時序延遲。用於圖4B中所說明的摺疊式陣列架構，在較低電壓下更快地感測亦可同樣導致較低之操作功率。在具有很大記憶體陣列尺寸(譬如、但不限於1Gb或較高)的應用內，低功率讀取(READ)操作能變成一重要之設計考量。
在圖5A中所詳細說明的示範讀取(READ)操作內，如藉由信號發展及感測波形510所說明，BL[x]_D/R已比BL[x]_R/D更迅速地放電，其指示CELLx0中之SWx0的電阻係在比RREF-EVEN之電阻值顯著較低的電阻值(設定(SET)狀態)。且既然RREF-EVEN之電阻值已被選擇為在額定的“高”電阻值及額定之“低”電阻值(如藉由該記憶體陣列中所使用的電阻式變化元件之設計及技術所決定)間之值，放電中的此差異係如上面進一步敘述之CELLx0中所儲存的低電阻值(或邏輯“1”)之指示，且感測放大器/鎖存器430鎖存及保持邏輯“1”狀態。然而，如果CELLx0中的SWx0之電阻係高的(重設(RESET)狀態)，代表邏輯“0”，則BL[x]_D/R將比BL[x]_R/D更緩慢地放電，因為該SWx0將比該參考電阻器RREF-EVEN具有較高之電阻，並因此更緩慢地放電，且感測放大器/鎖存器430鎖存及保持邏輯“0”。當CSL藉由控制該記憶體陣列外側之電路系統被作動時，感測放大器/鎖存器430中所保持的邏輯值可藉由雙向資料匯流排控制電路440(圖 4B)被讀出至該晶載資料匯流排。
於圖5A中所示之讀取(READ)操作的最後階段(該“輸出與重設”階段)中，N_ISOLATE1被驅動為低的，隔離該感測放大器/鎖存器430(圖4B)與記憶體陣列410(圖4B)。雙向資料匯流排控制電路440係藉由CSL被作動，且對應於該被選擇之陣列單元中所儲存的資料，該感測放大器/鎖存器430中所儲存之邏輯值(圖4B)被連接至資料輸出線(D)，使其在反的資料輸出線(nD)上同時地倒相驅動離開，至該晶載'8位元'資料匯流排上，及至該資料輸入/輸出緩衝器/驅動器1067之輸入。該資料輸入/輸出緩衝器/驅動器1067(圖10)接著鎖存該資料及在如該內部資料匯流排的二倍該資料率驅動該外部4位元資料匯流排，如上面所進一步敘述。於此範例中，資料首先於該列位址被由該控制裝置接收之後的二時脈週期顯現在該外部資料匯流排上。雖然該DDR NRAM可在隨機存取模式中被操作，資料之頁面典型地被讀出(頁面模式)，如於圖5A中所說明。當資料傳送係完成時，CSL使感測放大器430及雙向資料匯流排控制電路440間之連接失能。
雖然電阻式變化元件係非揮發性的(亦即，於讀取(READ)操作期間或當動力被由該裝置移去時，它們保留其程式設計之信息狀態)，某些型式的記憶體架構(諸如、但不限於DRAM電容式儲存記憶體)導致破壞性讀取(READ)操作。亦即，於傳統DRAM DDR記憶體陣列中，譬如，一單元上的讀取(READ)操作將摧毀該單元本身中所儲存之資料。於寫回操作中，此資料將接著必需被由該對應感測放大器/鎖存器寫回至該陣列中的被選擇單元。因此，在完成該讀取(READ)操作週期期間，該放大器/鎖存器將保留被連接至該對應之位元線對，以便恢復單元的原來狀態。然而，譬如，既然電阻式變化記憶體、諸如NRAM施行非破壞性讀取(READ)操作，資料保留在該陣列單元中，且沒有由感測放大器/鎖存器430之資料寫回需求，該感測放大器/鎖存器430可為由該陣列退耦。因此，於此NRAM範例中，N_ISOL1係解除作動，且傳送裝置TISO1及TISO2由記憶體陣列410位元線BL[x]_D/R及BL[x]_R/D退耦感測放大器/鎖存器430，WL_EVEN亦由位元線BL[x]_R/D退耦參考電阻器RREF_E，且兩位元線被驅動至零(接地)電壓，如藉由信號發展及感測波形510所示，既然資料被鎖存進入感測放大器/鎖存器430供傳送至該晶載資料匯流排。於此範例中，既然沒有資料寫回 被需要，程式設計操作可在該讀取(READ)週期的末端被施行。被選擇之字組線WL[0]保留被作動，藉此當SL[x]轉換至重設(RESET)電壓時對重設(RESET)操作賦能，位元線被接地，且如果該單元係於低電阻設定(SET)狀態中，SL[x]將所選擇的位元驅動至高電阻重設(RESET)狀態。如果該單元係在高電阻重設(RESET)狀態中，其在該重設(RESET)狀態中保留未改變。這對諸如NRAMs之電阻式記憶體賦能，以完成重設(RESET)週期，雖然來自感測放大器/鎖存器430的資料係經由該晶載資料匯流排傳送至該資料輸入/輸出緩衝器/驅動器1067、及至該晶片外輸出匯流排上。藉由在完成該讀取(READ)週期期間將所選擇之位元重設(RESETTING)至高電阻狀態，槓桿作用該非揮發性之電阻式記憶體位元簡化該寫入(WRITE)操作，如在下面被進一步敘述。為說明在本揭示內容的記憶體陣列架構內之此功能性，藉由圖5A中的時序圖501所詳細說明之示範讀取(READ)操作顯示一重設(RESET)操作，其與該資料讀出(READ)操作同時發生(亦即，於CSL被作動及該讀取(READ)資料被提供至該外部資料匯流排的時期間)。
明確地是，在此重設(RESET)操作內，SL[x]被驅動高達所需之重設(RESET)電壓(如上面相對於電阻式變化元件上的設定(SET)與重設(RESET)操作所詳細地敘述)，而該等列之位元線(BL[x]_D/R及BL[x]_R/D)兩者被拉低。WL_EVEN亦被驅動低的，防止任何程式設計電流通過參考元件RREF-EVEN，且WL[0]保留驅動高的，而能夠對CELLx0存取。這樣一來，程式設計電流被驅動經過CELLx0，且SWx0被驅動進入重設(RESET)狀態。該剩餘之字組線(WL[1]-WL[3])保持低，故剩餘記憶體單元(圖4B中的CELLx1、CELLx2及CELLx3)中之資料保留未改變。應注意的是如上面所討論，該讀取(READ)記憶體單元上之此一重設(RESET)操作在本揭示內容之方法內係不需要的，但被包括，以說明圖4B及5A中所呈現之DDR NRAM架構的功能性及優點。
參考圖5B，用於第一DDR相容記憶體電路架構，時序圖550被顯示用於寫入(WRITE)(程式設計)操作。時序圖550詳細說明在DDR相容電阻式變化元件內之單一陣列單元上的示範寫入(WRITE)(程式設計)操作，該DDR相容電阻式變化元件在圖4B中所示及上面所討論之本揭示內容的陣列中。在圖5B之示範時序圖550內，其被假設該陣列單元內的電阻式變 化元件將由高電阻重設(RESET)狀態(對應於邏輯“0”)被調整進入低電阻設定(SET)狀態(對應於邏輯“1”)。
如上面相對於圖5A所敘述，使用本揭示內容之第一DDR相容陣列架構，所選擇的陣列單元上之讀取(READ)操作可在該相同的週期內被讀取(READ)及重設(RESET)。該讀取(READ)及重設(RESET)方法確保所選擇的陣列單元在讀取(READ)週期結束時係於重設(RESET)狀態中(亦即，相當高之電阻式狀態，對應於邏輯“0”)。此一單元上的寫入(WRITE)操作接著將僅只必需施加一程式設計設定(SET)電流在陣列單元上，而為置入一設定(SET)狀態(亦即，相當低之電阻式狀態，對應於邏輯“1”)所需。這樣一來，此第一架構(如於圖4B中所詳細說明)可與傳統的DDR介面一起被使用。再者，於某些應用內，此一讀取(READ)/重設(RESET)/寫入(WRITE)製程能提供該電阻式變化元件陣列之增強的速率及較低功率之操作。為此目的，使用本揭示內容之第一DDR相容陣列架構(如圖4B中所示的CELLx0)，於圖5B中所詳細說明之示範寫入(WRITE)操作在電阻式變化元件陣列內的所選擇之單元上提供一設定(SET)操作。
在圖5A中所詳細說明的讀取(READ)操作內，圖4A中所顯示之感測放大器/鎖存器430能在相當低的電壓(譬如，約1V)被操作。如此，於某些應用中，被使用在該等位元線(BL[x]_D/R及BL[x]_R/D)上、及在該感測放大器/鎖存器430內之電壓位準，可為藉由該外部控制電路系統所使用的系統位準電壓位準(“VDD”)。這樣一來，經過該雙向資料匯流排控制電路(圖4B中之440)被傳輸至外部資料匯流排的資料脈衝係亦在VDD，如它們由該陣列所傳輸者。然而，於某些應用中，在本揭示內容之第一DDR相容NRAM架構內(再次，如在圖4B中所說明)的寫入(WRITE)(程式設計)操作可需要顯著地較高的電壓，以經過所選擇之陣列單元感應一充分的程式設計電流。譬如，寫入(WRITE)操作可需要兩倍該系統位準電壓之電壓位準(VDDx2)被驅動在與所選擇的陣列單元有關聯之位元線上，同樣需要此較高的電壓被至少暫時地驅動至該晶載資料匯流排線(圖4B中之D及nD)上。為說明此，在圖5B中所詳細說明的示範寫入(WRITE)操作內所需之程式設計電壓被想像為VDDx2。
參考圖10中所說明的電阻式變化記憶體1000，在下面被進一 步敘述，及圖4B中所說明之第一DDR相容電阻式變化元件陣列架構概要圖402，DDR程式設計寫入(WRITE)操作係相對於圖5B中所顯示的時序圖550被敘述。參考圖4A中之表401，概要圖402中的參考電阻器412於寫入(WRITE)操作期間係不動作的。如上面相對於圖4B所敘述，記憶體陣列410使用一摺疊式位元線架構，且位元線對BL[x]代表相交記憶體陣列或記憶體子陣列中之所有字組線的任何摺疊位元線對。於該寫入(WRITE)操作期間僅只一字組線同時被選擇(作動)，且對應於該行位址緩衝器中之行位址(圖10)。如上面相對於圖4B所進一步敘述，於摺疊式位元線架構中，單元係交錯的，使得當偶數字組線被作動時，BL[x]_D/R含有至陣列410之資料輸入，且當奇數字組線被作動時，BL[x]_R/D含有該資料。於此寫入(WRITE)範例中，偶數編號的字組線WL[0]被選擇。因此，在記憶體陣列410中所說明之CELLx0被選擇，且該寫入(WRITE)操作將資料儲存於非揮發性儲存元件SWx0中。選擇線SL[x]被保持在低電壓(例如地面)，用於至偶數或奇數編號的字組線之寫入(WRITE)操作。列位址緩衝器(圖10)含有用於該寫入(WRITE)操作的列位址位置。用於第一DDR相容電阻式變化元件陣列架構之時序圖550說明至預先選擇字組線、於此範例中為WL[0]的高速頁面模式寫入(WRITE)操作。晶載時脈CLK信號將該記憶體之數位介面同步化至外部控制器或處理器。來自外部(晶片外)4位元資料匯流排的輸入資料抵達具有該時脈之每一個正及負轉換的電阻式變化記憶體之數位介面(圖10)，且八個位元被鎖存進入二群4位元中的資料輸入/輸出緩衝器/驅動器1067(圖10)。然後，在該時脈之每一個正轉換，該八個位元被傳送至該8位元的晶載資料匯流排，且雙向資料匯流排控制電路440(圖4B)被作動及將該八個位元傳送至八個感測放大器，且被寫入記憶體陣列410(圖4B)。如果沿著一字組線、諸如於此範例中之字組線WL[0]有2048個位元，則沿著字組線WL[0]被寫入的所有位元之寫入(WRITE)操作係在256個時脈週期之後被完成。然後另一字組線將被選擇、譬如WL[1]，且類似的寫入(WRITE)操作將被施行。等等直至該整個頁面被寫入及該寫入(WRITE)操作係完成。時序圖550僅只顯示WL[0]及一代表之位元線對BL[x]。然而，其係用於所有被寫入至圖4B中所說明的概要圖402之記憶體陣列410的位元之寫入(WRITE)操作的代表。
再次看圖5B，時鐘信號(CLK)被使用於代表該DDR NRAM 記憶體之外部同步性時序需求。遍及該第一時脈週期(在“時脈0”與“時脈1”之間)，(藉由該“晶片電壓”波形所代表)的陣列電壓係全部在VDD。於該整個寫入(WRITE)週期期間，選擇線SL[x]電壓保留低的(例如地面)。VDD典型的是、但不限於大約1V之電壓。該行位址已被作動，且在此範例中於開始該第一時脈CLK週期之前，字組線WL[0]已被選擇(於圖5B中未示出)。該列位址時脈產生器藉由寫入(WRITE)“命令”WRT被作動(圖10)。該“列位址(Col Address)”被接收及儲存於該列位址緩衝器中(圖10)。列位址C0係在該寫入(WRITE)週期的開始被選擇。於此範例中，在外部資料被該資料輸入/輸出緩衝器/驅動器1067所接收之前(圖10)，有2 CLK週期的晶載潛伏期(延遲)。具有PSET電壓高及NSET電壓低時，感測放大器/鎖存器、諸如感測放大器/鎖存器430(圖4B)係不動作的。
在該第二時脈週期(“CLK1”與“CLK2”之間)的最初，該列位址時脈產生器藉由寫入(WRITE)“命令”WRT被作動(圖10)，且“列位址(Col Address)”C0被選擇。支援該寫入(WRITE)操作，晶載電壓產生器提供超過VDD之設定(SET)電壓VSET。於此範例中，VSET=VDDx2，且使用習知晶載電壓產生方法設定(SET)過驅動電壓VDDx2+VTH。於此範例中，在記憶體陣列410中所說明的被選擇字組線WL[0](圖4B)轉換至VDDx2+VTH，以使該整個設定(SET)電壓VDDx2及寫入(WRITE)電流能夠至非揮發性儲存元件SWx0。然而，應被了解於一些案例中，其可為想要的是藉由在飽和模式中操作FET Tx0，限制流入對應之非揮發性儲存元件SWx0的設定(SET)電流。於此等案例中，字組線WL[0]電壓可被驅動至比VDDx2+VTH較低之電壓，以達成想要的較低之設定(SET)電流流動，並可被選擇為甚至少於VDDx2。
參考圖5B，在該第三時脈週期(CLK2與CLK3之間)的最初，“命令”及“列位址(Col Address)”於此及每一個隨後之週期被作動，如上面相對於週期1及2所敘述。“輸入資料(Data in)”以來自該4位元外部資料匯流排的資料輸入DI0開始，於時脈“CLK”之正轉換期間，其係在週期3的末端藉由該資料輸入/輸出緩衝器/驅動器1067(圖10)所鎖存。在該外部4位元資料匯流排上之進來的資料脈衝轉換於0及VDD電壓之間，用於該時脈CLK的昇起及落下之轉換兩者。於二群組的4位元、DI0及DI0'中，這些外 部資料脈衝被該資料輸入/輸出緩衝器/驅動器1067所接收。資料輸入/輸出緩衝器/驅動器1067(圖10)將該電壓升高至VDDx2之寫入(WRITE)電壓，並於時脈CLK的每一正轉換，在該雙向內部資料匯流排之上將對應於8位元的資料波形傳輸至雙向資料匯流排控制電路440(圖4B)，在此D及nD於零至VDDx2之電壓範圍中脈衝轉換，如在時序圖550中所示(圖5B)。
電壓移位器電路、諸如圖8A中所示的電壓移位器電路801可被定位於資料輸入/輸出緩衝器/驅動器1067及該8位元晶載資料匯流排(圖10)之間，以於零至VDDx2的電壓範圍中產生脈衝，用於寫入(WRITE)操作。於寫入(WRITE)操作期間，電壓移位器電路801被作動，且於讀取(READ)操作期間係不動作(避開)。另一選擇係，電壓移位器電路801(圖8A)可被併入當作該雙向資料匯流排控制電路640的一部份，且僅只在寫入(WRITE)操作期間被作動。
持續以該第三時脈週期時序敘述，感測放大器/鎖存器係在週期3之末端藉由“SA/鎖存器電壓”所作動。PSET由VDD轉換至接地，藉此將FET TSA5連接至感測放大器電壓VSA，使VSA=VSET=VDDx2，用於寫入(WRITE)操作(譬如，圖4B中的感測放大器/鎖存器430)。NSET由零轉換至VSET=VDDx2電壓，藉此將FET TSA6連接至低電壓(接地)。“SA/鎖存器電壓”顯示在該第一寫入(WRITE)週期期間所作動之八個感測放大器的其中一者。既然於此頁面模式範例中，有需要256個寫入(WRITE)週期，以沿著字組線WL[0]寫入(WRITE)所有該等位元，該感測放大器/鎖存器保留被作動足夠長，以鎖存及暫時地保有一資料位元，直至完成該第一寫入(WRITE)週期。其接著被解除作動，直至在另一255個寫入(WRITE)週期被完成以便節省功率之後。當新的字組線被一行解碼器所選擇時(圖10)，其被恢復活動(未示出)。該列解碼器(圖10)再次選擇該八個感測放大器，且該下一個寫入(WRITE)週期開始。“N_ISOLATE1”在週期3之末端被作動，因為於此範例中，字組線WL[0]係偶數編號的字組線，且亦被作動用於所選擇之任何另一偶數編號的字組線。N_ISOLATE1被使用於將感測放大器/鎖存器430連接至記憶體陣列410，如於圖4B中所示。然而，N_ISOLATE2(於此範例中未示出)將被作動，如果被選擇，代替用於每一奇數編號的字組線。N_ISOLATE1被顯示將在完成該第一寫入(WRITE)週期之後被解除作動，以 由該陣列退耦該感測放大器/鎖存器，直至所有位元沿著字組線WL[0]被寫入及新的字組線被選擇。另一選擇係，既然該對應之感測放大器/鎖存器被解除作動，該N_ISOLATE1裝置能保持被作動。
參考圖5B，在該第四時脈週期(CLK3與CLK4之間)的最初，“輸入資料(Data in)”以來自該4位元外部資料匯流排之資料輸入DI0'持續，其係在時脈“CLK”的負轉換期間於中間時脈週期4藉由該資料輸入/輸出緩衝器/驅動器1067所鎖存(圖10)。在此點、於該週期中，藉由DI0及DI0'所代表之8位元係可由該8位元雙向“資料匯流排”上之資料輸入/輸出緩衝器/驅動器1067得到的。“CSL”作動雙向資料匯流排控制電路440(圖4B)，並將該8位元晶載資料匯流排連接至八個感測放大器/鎖存器之每一個、諸如感測放大器/鎖存器430，其鎖存及暫時地保有該資料及驅動對應的“位元線”。於此範例中，時序圖550顯示所作動之八個被選擇的感測放大器之其中一者及接收邏輯“1”狀態，對應於資料匯流排輸入“D”所說明的時序圖550，其導致一設定(SET)操作，其中位元線BL[x]_D/R被驅動至VSET=VDDx2，並將非揮發性儲存元件SWx0設定至對應於邏輯“1”狀態之低電阻值。於此範例中，“位元線”BL[x]_D/R及BL[x]_R/D被連接至感測放大器/鎖存器430的相反端子，其顯示轉換至設定(SET)電壓VDDx2之位元線BL[x]_D/R，而互補的位元線BL[x]_R/D保留在低電壓、諸如接地。於此範例中，來自該八個資料位元輸入DI0及DI0'之其中一者的邏輯“1”資料位元被顯示，在非揮發性儲存元件SWx0中造成由重設(RESET)邏輯“0”狀態轉換至設定(SET)邏輯“1”狀態，用於記憶體陣列410中的位元線對BL[x](圖4B)。邏輯“0”輸入資料位元將具有於該重設(RESET)、邏輯“0”狀態中之左側非揮發性儲存元件SWx0。
參考圖5B，於該第五時脈週期(CLK4與CLK5之間)期間，位元線BL[x]_D/R設定(SET)週期被完成。“SA/鎖存器電壓”解除作動該對應的感測放大器/鎖存器。“N_ISOLATE1”將隔離電晶體轉動至關閉狀態。字組線WL[0]保留動作，直至沿著該字組線之所有位元被寫入，於此頁面模式範例中，其需要總共256個週期。在該時脈CLK的正轉換期間，該下一個4位元DI1資料輸入被由該外部資料匯流排接收，然後4位元DDI1'資料輸入於該時脈CLK之負轉換期間被接收。該8位元藉由資料輸入/輸出緩衝 器/驅動器1067被暫時地鎖存(圖10)，且被傳輸至該8位元晶載資料匯流排。CSL被作動，且該八個資料位元被按規定路線發送至另一8個感測放大器/鎖存器，對應於藉由該列解碼器所解碼的另一列位址(圖10)。另一8個位元沿著所選擇之字組線WL[0]被寫入，但在其他單元及記憶體陣列410中的對應儲存元件位置(圖4B)。這些其他感測放大器/鎖存器之作動及該作動裝置的開啟係類似於那些在時序圖550中所說明者，除了它們於稍後之時脈週期期間發生以外。該8位元資料寫入(WRITE)操作再次以週期6(週期5至週期6)等中的輸入資料DI2及DI2'被重複，直至沿著所選擇之字組線WL[0]的所有位元被寫入。於此頁面模式範例中，2048位元沿著256週期中之字組線WL[0]被寫入。當WL[0]被解除作動時，該DDR頁面模式寫入(WRITE)操作接著以新的字組線持續，且藉由該行解碼器所選擇之另一字組線、譬如WL[1]被作動。在時序圖550(圖5B)中所示的波形被重複，直至該頁面中之所有位元已被寫入。
如上面所討論，藉由將所需的設定(SET)電壓(在此示範寫入(WRITE)操作內為VDDx2)施加至該資料匯流排線(D)，於圖5B中所詳細說明的示範寫入(WRITE)操作被使用於將最初在高電阻重設(RESET)狀態(對應於邏輯“0”)中之所選擇陣列單元調整成低電阻設定(SET)狀態(對應於邏輯“1”)。然而，應注意的是藉由僅只將該資料匯流排線(D)維持低的(譬如在0V被驅動)，此寫入(WRITE)操作將已於其最初之重設(RESET)狀態維持此被選擇的陣列單元，用於該寫入(WRITE)操作，如將為與上面相對於圖5A所討論之READ/RESET操作一致。再者，於其他應用中，藉由以所需的重設(RESET)電壓(如先前所討論)驅動該資料匯流排線，此示範的寫入(WRITE)操作亦可已被使用於最初在低電阻設定(SET)狀態中將電阻式變化元件調整成高電阻重設(RESET)狀態。
第二DDR相容電阻式變化元件陣列架構
如上面相對於圖4A、4B、5A、及5B所詳細地討論，於某些應用中，本揭示內容之第一DDR相容電阻式變化元件陣列架構可在該內部資料匯流排上於寫入(WRITE)(或程式設計)操作期間導致相當高的電壓資料脈衝，如比較於藉由控制該陣列之數位電路系統所使用的系統位準電壓。在此等應用內，這些較高之電壓可沿著該整個資料路徑(包括該感測放 大器/鎖存器)需要高電壓相容的電晶體。且--再者，於某些應用內--這些較大的、高電壓零組件能代表記憶體陣列設計內之定標及/或成本限制。為此目的，本揭示內容之第二DDR相容電阻式變化元件陣列架構被呈現。此第二架構包括電壓移位元件，其能被使用在這些某些應用內，以減少或以別的方式消除用於大及高額定電壓零組件之需要。
現在參考圖6A及6B，用於根據本揭示內容的電阻式變化元件之陣列的此第二DDR相容之記憶體電路架構被顯示。如同圖4A及4B，用於易於說明，描述此第二架構的單一行(行“x”)之示範概要圖602被分成許多功能性區段(610、612、615、620、625、630及640)。圖6A中的表601敘述這些功能性區段之每一個、及其在該陣列上的讀取(READ)及寫入(WRITE)操作兩者內之使用。
現在看圖6A及6B兩者，本揭示內容的第二DDR相容架構內之大部份區段係在結構及功能中與如圖4A及4B中所示及在上面被詳細地討論的第一DDR相容架構完全相同，而具有隔離及平衡區段620於寫入(WRITE)操作期間之重要的例外。隔離及平衡區段620(圖6A)及隔離及平衡區段420(圖4A)之操作本質上於讀取(READ)期間施行該相同的功能。然而，在第一DDR相容架構寫入(WRITE)操作期間，隔離及平衡區段420係動作的，並將來自該感測放大器/鎖存器430之相當高的設定(SET)電壓VDDx2耦接至該記憶體陣列410。反之，於第二DDR相容架構寫入(WRITE)操作期間，隔離及平衡區段620係不動作，且由記憶體610退耦感測放大器/鎖存器630的低VDD電壓，使得當記憶體陣列610中之位元線藉由電壓移位器625與寫入選擇電路615被驅動至該相當高的設定(SET)電壓VDDx2時，該感測放大器/鎖存器630在VDD保留低的。因此，不像該第一DDR相容架構，於寫入(WRITE)操作期間，該第二DDR相容架構賦能來自該4位元外部資料匯流排之寫入資料脈衝，在零及VDD之間切換，以在該相同的低電壓範圍中經過該資料輸入/輸出緩衝器/驅動器1067(圖10)切換至該8位元晶載資料匯流排上，經過雙向資料匯流排控制電路640，並藉由亦在零及VDD之間操作的感測放大器/鎖存器630被暫時地鎖存，藉此實現上面進一步敘述之第二DDR相容架構的利益。電壓移位器625及寫入選擇615之操作係在下面被進一步敘述。
在本揭示內容的此第二DDR相容架構內之第一區段610係該記憶體陣列本身。如同圖4B的第一架構，這些係該等個別陣列單元(圖6B中之CELLx0-CELLx3)本身，每一個包含電阻式變化元件(圖6B中的SWx0-SWx3)及選擇元件(圖6B中之FETs Tx0-Tx3)。這些單元的每一個係可對一陣列之字組線、一對位元線(用於每一行)、及一選擇線(用於每一陣列行)作出回應而定址，如在上面相對於圖4B所詳細地敘述。
在此第二DDR相容架構內的區段612含有該參考電阻器(與圖4B中之區段412完全相同)。在此第二DDR相容架構內的區段620提供平衡及隔離裝置。在此第二DDR相容架構內之區段630係感測放大器/鎖存器。且在此第二DDR相容架構內的雙向資料匯流排控制電路640係資料匯流排雙向控制。如同該記憶體陣列區段610，這些區段之結構及功能係與圖4B中所詳細說明的其對應部分之那些完全相同，且被詳細地敘述在上面圖4B的討論內。
於該第二DDR相容架構內之寫入(WRITE)操作期間，圖6B的區段615(該寫入選擇控制)及區段625(該電壓移位器)提供電壓移位功能。此電壓移位功能(在上面被進一步敘述)將相對於圖7及圖8A-8C被更詳細地敘述，且允許該感測放大器/鎖存器630及該雙向資料匯流排控制電路640在VDD操作(該相對較低之系統位準電壓，如上面相對於圖5B所敘述)，並將暴露至該相對較高的程式設計電壓(如圖6A中所列出之“VHI”)限制至該記憶體陣列本身、區段610及至區段615與625，而提供這些相當高的電壓。這樣一來，如將於使用圖4B之第一DDR相容架構的某些應用內被需要，在寫入(WRITE)操作期間，對於該整個資料路徑用之較大及高額定電壓零組件的需要係顯著地減少，允許用於在此等應用內之更想要的設計參數(譬如，以定標及成本之觀點)。
如圖6A中所示，於使用本揭示內容的第二DDR相容架構之讀取(READ)操作期間，區段615(該寫入選擇控制)及區段625(該電壓移位器)被停止功能。如此，於讀取(READ)操作期間，該第二DDR相容架構本質上係與該第一DDR相容架構完全相同，且該讀取(READ)操作係與圖5A的波形圖內所顯示者完全相同。如此，在上面圖5A中所詳細說明之讀取(READ)操作的討論係亦如在圖6B中所顯示之第二DDR相容架構上所施行的讀取 (READ)操作之說明。然而，如上面所述，藉由提供VDDx2電壓至記憶體陣列610位元線，這些新的區段在寫入(WRITE)操作期間提供電壓移位功能及記憶體陣列610電壓與電流驅動功能。此電壓移位及驅動功能係在圖7中所詳細說明之示範寫入(WRITE)操作中被說明。
現在參考圖7中所說明的時序圖700，時鐘(CLK)信號將該記憶體之數位介面同步化至外部控制器或處理器(如圖5B中所敘述)。如同圖5B的第一DDR相容架構上之示範寫入(WRITE)操作，遍及圖7中的第一時脈週期(在“時脈0”與“時脈1”之間)，(藉由該“晶片電壓”波形所代表)的陣列電壓係保留在VDD。於該整個寫入(WRITE)週期期間，選擇線SL電壓保留低的(例如地面)。VDD典型的是、但不限於大約1伏特之電壓。該行位址已被作動，且在此範例中於開始該第一時脈CLK週期之前，字組線WL[0]已被選擇(於圖7中未示出)。該列位址時脈產生器藉由寫入(WRITE)“命令”WRT被作動(圖10)。該“列位址(Col Address)”被接收及儲存於該列位址緩衝器中(圖10)。列位址C0係在該寫入(WRITE)週期的開始被選擇。於此範例中，在外部資料被該資料輸入/輸出緩衝器/驅動器1067所接收之前(圖10)，有2 CLK週期的晶載潛伏期(延遲)。具有PSET電壓高及NSET電壓低時，感測放大器/鎖存器、諸如感測放大器/鎖存器630(圖6B)係不動作的。然而，不像圖5B中所示之時序圖550，於時序圖700(圖6B)中，N_ISOLATE1在該整個寫入(WRITE)週期期間保留低的，以便由被施加至記憶體陣列610之位元線的相當高之電壓隔離感測放大器/鎖存器630，如在上面被進一步說明。
參考時序圖700(圖7)，在該第二時脈週期(CLK1與CLK2之間)的最初，該列位址時脈產生器藉由寫入(WRITE)“命令”WRT被作動(圖10)，且“列位址(Col Address)”C1被選擇，其本質上係上述相對於圖5B中所示之時序圖550相同的時序。支援該寫入(WRITE)操作，晶載電壓產生器提供超過VDD之設定(SET)電壓VSET，於此範例中，VSET=VDDx2，且使用習知晶載電壓產生方法設定(SET)過驅動電壓VDDx2+VTH。故譬如，如果VDD=1V，VSET=2V。於此範例中，在記憶體陣列610中所說明的被選擇字組線WL[0](圖6B)轉換至VDDx2+VTH，以使該整個設定(SET)電壓VDDx2及寫入(WRITE)電流能夠至非揮發性儲存元件SWx0。然而，如上面 相對於圖5B所敘述，應被了解於一些案例中，其可為想要的是藉由在飽和模式中操作FET Tx0，限制流入對應之非揮發性儲存元件SWx0的設定(SET)電流。
參考圖7，在該第三時脈週期(CLK2與CLK3之間)的最初，“命令”及“列位址(Col Address)”於此及每一個隨後之週期被作動，如上面相對於週期1及2所敘述。“輸入資料(Data in)”以來自該4位元外部資料匯流排的資料輸入DI0開始，於時脈“CLK”之正轉換期間，其係在週期3的末端藉由該資料輸入/輸出緩衝器/驅動器1067(圖10)所鎖存。在該外部4位元資料匯流排上之進來的資料脈衝轉換於0及VDD電壓之間，用於該時脈CLK的昇起及落下之轉換兩者。這些外部資料脈衝被該資料輸入/輸出緩衝器/驅動器1067所接收及暫時地鎖存於二群組的4位元中。資料輸入/輸出緩衝器/驅動器1067接著將對應於8位元的資料波形傳輸在該雙向內部資料匯流排之上、切換於VDD及零伏特之間、在時脈CLK的每一正轉換至雙向資料匯流排控制電路640(圖6B)，在此D及nD亦於VDD之電壓範圍中轉換，如在時序圖700中所示(圖7)。
持續以該第三時脈週期時序敘述，感測放大器/鎖存器係在週期3之末端藉由“SA/鎖存器電壓”所作動。PSET由VDD轉換至接地，藉此將FET TSA5連接至感測放大器/鎖存器630電壓VSA=VDD，如圖6B中所示。NSET由零轉換至VDD電壓，藉此將FET TSA6連接至低電壓(接地)。“SA/鎖存器電壓”顯示在該第一寫入(WRITE)週期期間所作動之八個感測放大器的其中一者。既然於此頁面模式範例中，有需要256個寫入(WRITE)週期，以沿著字組線WL[0]寫入所有該等位元，該感測放大器/鎖存器保留被作動足夠長，以鎖存及暫時地保有一資料位元，直至完成該第一寫入(WRITE)週期。其接著被解除作動，直至在另一255個寫入(WRITE)週期被完成以便節省功率之後。當新的字組線被一行解碼器所選擇時(圖10)，其被恢復活動(未示出)，該列解碼器(圖10)再次選擇該八個感測放大器，且該下一個寫入(WRITE)週期開始。於該整個第二DDR相容架構期間，如在時序圖700中所示，“N_ISOLATE1”保留被解除作動，以由被施加至記憶體陣列610之位元線的相當高之寫入(WRITE)電壓隔離感測放大器/鎖存器630，如在上面被進一步說明者。
參考圖7，在該第四時脈週期(CLK3與CLK4之間)的最初，“輸入資料(Data in)”以來自該4位元外部資料匯流排之資料輸入DI0'持續，其係在時脈“CLK”的負轉換期間於中間時脈週期4藉由該資料輸入/輸出緩衝器/驅動器1067所鎖存(圖10)。在此點、於該週期中，藉由DI0及DI0'所代表之8位元係可由該8位元雙向“資料匯流排”上之資料輸入/輸出緩衝器/驅動器1067得到的。“CSL”作動雙向資料匯流排控制電路640(圖6B)，並將該8位元晶載資料匯流排連接至八個感測放大器/鎖存器之每一個、諸如感測放大器/鎖存器630，其鎖存及暫時地保有該資料。於此範例中，待寫入記憶體陣列610的資料匯流排輸入於時序圖700中被顯示為“D”。於該第二DDR相容架構中，當VHI由低電壓轉換至該寫入設定(WRITE SET)電壓VDDx2時，電壓移位器625被作動。如在下面相對於圖8A-8C所進一步說明，感測放大器/鎖存器630端子x1及x2電壓係於零至VDD伏特之範圍中。電壓移位器625輸出電壓OVS由零切換至VDDx2。於此範例中，當WRITE_EVEN轉換至VDDx2+VTH及輸出電壓OVS驅動位元線BL[x]_D/R至VSET=VDDx2及將非揮發性儲存元件SWx0設定至對應於邏輯“1”狀態的低電阻值時，既然偶數字組線WL[0]被選擇，寫入選擇615電路FET TWR_E被作動。如果該輸入資料已為邏輯“0”，該感測放大器將已在該相反之狀態中，且電壓移位器625輸出電壓OVS將已為低電壓、本質上零伏特，使非揮發性儲存元件SWx0維持於其預先設定的高電阻重設(RESET)狀態中。應注意的是如果奇數編號之字組線被選擇，WRITE_ODD將代替WRITE_EVEN被賦能，且該程式設計電壓(OVS)將代替地被驅動至BL[x]_R/D上。既然低N_ISOLATE1電壓保持隔離及平衡電路620不動作，電壓移位器625及寫入選擇615的組合繞過隔離及平衡電路620，以施行一寫入(WRITE)操作，如在上面被進一步說明。
參考圖7，於該第五時脈週期(CLK4與CLK5之間)期間，位元線BL[x]_D/R設定(SET)週期被完成。“SA/鎖存器電壓”解除作動該對應的感測放大器/鎖存器。電壓移位器625係藉由從晶片電壓VDDx2斷開VHI而被關掉，且寫入選擇615係藉由WRITE_EVEN而解除作動。字組線WL[0]保留動作，直至沿著該字組線之所有位元被寫入，於此頁面模式範例中，其需要總共256個週期。在該時脈CLK的正轉換期間，該下一個4位元 DI1資料輸入被由該外部資料匯流排接收，然後4位元DDI1'資料輸入於該時脈CLK之負轉換期間被接收。該8位元藉由資料輸入/輸出緩衝器/驅動器1067被暫時地鎖存(圖10)，且被傳輸至該8位元晶載資料匯流排。CSL被作動，且該八個資料位元被按規定路線發送至另一8個感測放大器/鎖存器，對應於藉由該列解碼器所解碼的另一列位址(圖10)。另一8個位元沿著所選擇之字組線WL[0]被寫入，但在其他單元及記憶體陣列610中的對應儲存元件位置(圖6B)。這些其他感測放大器/鎖存器之作動及該作動裝置的開啟係類似於那些在時序圖700中所說明者，除了它們於稍後之時脈週期期間發生以外。該8位元資料寫入(WRITE)操作再次以週期6(週期5至週期6)等中的輸入資料DI2及DI2'被重複，直至沿著所選擇之字組線WL[0]的所有位元被寫入。於此頁面模式範例中，2048位元沿著256週期中之字組線WL[0]被寫入。當WL[0]被解除作動時，該DDR頁面模式寫入(WRITE)操作接著以新的字組線持續，且藉由該行解碼器所選擇之另一字組線、譬如WL[1]被作動。在時序圖700中所示的波形被重複，直至該頁面中之所有位元已被寫入。
該第二DDR相容架構本質上施行與該第一DDR相容架構(分別在圖4A、4B、及5B中所說明的表401、概要圖402、及時序圖550)相同之寫入(WRITE)功能(分別於圖6A、6B、及7中所說明的表601、概要圖602、及時序圖700)。然而，於包括該感測放大器/鎖存器、數位資料介面、晶載資料匯流排、及資料輸入/輸出緩衝器/驅動器1067之整個資料路徑中，該第二DDR相容架構使用該相當低的操作電壓VDD(於此範例中大約1V)。VDDx2之較高的寫入(WRITE)電壓僅只被使用於驅動位元線。既然該第一DDR相容架構於該整個資料路徑中使用該相當高之VDDx2電壓，該第二架構用於該整個資料路徑需要遠加更少的較大及高額定電壓零組件，並以較低之電壓擺動顯著地減少功率耗散，以定標及成本之觀點，譬如，在此等應用內，導致更想要(有利)的設計參數，如上面所進一步敘述者。
圖8A-8C說明圖6B中所示及在如圖7中所詳細說明之第二DDR相容電阻式變化元件陣列上的示範寫入(WRITE)操作內所使用之電壓移位器625的功能。為了清楚之故，圖8A顯示由該陣列電路隔離的電壓移位器電路801，使輸入節點X1及X2被連接至感測放大器/鎖存器630。圖8B顯示當輸入節點X1係在電壓VDD及輸入節點X2係於0V時，在電壓移位器電路 801內的節點電壓之第一狀態802，導致輸出電壓OVS=0V。且圖8C顯示當輸入節點X1係在0伏特及輸入節點X2係在電壓VDD時，在電壓移位器電路801內的第二狀態803，導致輸出電壓OVS=VDDx2。
現在看圖8A，PFET裝置TVS1及TVS2具有被連接在一起及上拉直至VHI之源極端子，其代表所需的程式設計電壓(如上面相對於圖6B及7所敘述)。如同圖7之示範寫入操作，在圖8B及8C內，此程式設計電壓被想像為VDDx2、或驅動該陣列的數位電路系統之電壓位準的兩倍。TVS1之汲極在節點OVS被連接至NFET裝置TVS4的汲極及TVS2之閘極。TVS2的汲極被連接至NFET TVS3之汲極與TVS1的閘極。TVS2之源極被連接至TVS4的閘極及至被連接至感測放大器/鎖存器630之端子X1。TVS4的源極被連接至TVS3之閘極及至亦被連接至感測放大器/鎖存器630的端子X2。
如圖8B中所示，當VDD被施加至X1及0V被施加至X2時(其將代表暫時地被儲存於感測放大器/鎖存器630中之邏輯“0”)，TVS2及TVS4被開啟，且TVS1及TVS3被關掉。這在節點OVS導致0V，基本上沒有被驅動至該位元線上的程式設計電壓或電流。然而，如圖8C中所示，當0V被施加至X1及VDD被施加至X2時(其將代表暫時地被儲存於感測放大器/鎖存器630中之邏輯“1”)，TVS1及TVS3被開啟，且TVS2及TVS4被關掉。現在參考圖6B電路，當端子D係在VDD及端子之nD係在零伏特時，雙向資料匯流排控制640、感測放大器/鎖存器630、及電壓移位器625對應於邏輯“1”，然後感測放大器/鎖存器端子X1=0及X2=VDD。這導致VHI(於此範例中為所需的程式設計電壓VDDx2)在節點OVS被驅動離開。
現在參考圖9，其係電阻式變化元件記憶體陣列900之簡化方塊圖，且被使用於說明圖4B及6B的簡化之陣列行概要圖402及602如何分別被使用在完整的記憶體陣列內。該記憶體陣列900係由“n+1”行所構成，使每一行含有“m+1”個記憶體單元。或以另一方式思考，電阻式變化記憶體陣列900包含電阻式變化記憶體元件之陣列被配置在“n+1”行及“m+1”列的柵格中。如上面所述，圖4B及6B之簡化概要圖的每一個分別顯示本揭示內容之第一及第二DDR相容電阻式變化元件架構的代表性單行(行“x”)。
電阻式變化記憶體陣列900中之諸行(ROW0、ROW1、ROW3 及ROWn)的每一個係藉由方塊(分別為910、920、930及940)所代表。這些方塊(910-940)之每一個係圖4B中所說明的簡化陣列行概要圖402、或圖6B中所說明之簡化陣列行概要圖602的任一者之代表，且分別相對於圖5B中所示之波形圖550及圖7中所示的700被詳細地討論。為了清楚之故，該隔離控制(圖4B及6B中之N_ISOLATE1、N_ISOLATE2及EQ)、該感測放大器/鎖存器控制(圖4B及6B中的NSET及PSET)、該等輸出控制(圖4B及6B中之CSL)、及該寫入選擇控制(圖6B中的WRITE_EVEN及WRITE_ODD)不被顯示在圖9內。然而，所有行(910-940)可被思考為對這些控制信號作出回應者。
如可在圖9中被看見，“n+1”對位元線(BL[n：0]_D/R與BL[n：0]_R/D)之陣列被使用於在該電阻式變化記憶體陣列900內提供每一行(910-940)，而具有一對專用的摺疊式位元線。BL[n：0]_D/R係類似於圖4B及6B中之BL[x]_D/R，且BL[n：0]_R/D係類似於圖4B及6B中的BL[x]_R/D。一陣列之選擇線(SL[n：0])被使用於在該電阻式變化記憶體陣列900內提供每一行(910-940)，而具有一選擇線(類似於圖4B及6B中的SL[x])。“m+1”字組線(WL[m：0])之陣列係共用於該陣列內的所有行(910-940)，且每一陣列行(910-940)內之“m+1”電阻式變化記憶體單元的每一個係對這些字組線之其中一者作出回應。WL[m：0]係類似於圖4B及6B中的WL[3：0]。WL_ODD及WL_EVEN係亦共用於該記憶體陣列900內之所有行的控制信號。如在圖4B、5A、及6B之討論內所詳細地敘述，具有記憶體陣列900的每一陣列行(910-940)包括二個參考元件。在每一陣列行(910-940)內，這些參考元件之每一個係對WL_ODD或WL_EVEN的任一者作出回應，如在上面之圖4B、5A、及6B的討論中所詳細說明。
緩衝器/解碼器元件950被使用於與該等陣列行(910-940)之每一個的資料線(圖4B及6B中之D及nD)連接，並將這些資料信號配置成資料輸入/輸出(I/O)介面。這樣一來，來自每一行的資料線可被選擇及處理，因適合於供使用特定之外部控制電路系統元件(諸如、但不限於微處理器或FPGA)的特別應用之介面的需要。
現在參考圖10，說明示範1Gb x 4電阻式變化記憶體1000之系統位準方塊圖被顯示，該電阻式變化記憶體適合用於與本揭示內容的第一及第二DDR相容電阻式變化陣列架構一起使用。
在該電阻式變化記憶體1000之核心(圖10)，四Gigabit記憶體陣列元件1010被建構在32,768 x 32,768 x 4組構中。記憶體陣列元件1010經過隔離裝置1020的陣列被耦接至感測放大器1030之陣列。該隔離/寫入選擇電路1020係對一對隔離控制信號(N_ISOLATE1及N_ISOLATE2)或一對寫入選擇控制信號(WRITE_EVEN及WRITE_ODD)作出回應。用於第一DDR架構，隔離電路控制信號N_ISOLATE被使用。然而，用於第二DDR架構，隔離電路控制信號N_ISOLATE被使用於讀取(READ)，且寫入選擇控制信號WRITE於寫入(WRITE)操作期間被使用。對控制信號NSET及PSET作出回應，該感測放大器1030暫時地儲存及提供陣列資料至該輸入/輸出閘極方塊1040。回頭參考圖4B之簡化的陣列行概要圖402及圖6B之602，記憶體陣列元件1010係類似於元件410及610；該隔離/寫入選擇電路1020係類似於元件420、620及615；該感測放大器/鎖存器電路1030係類似於元件430及630；且該輸入/輸出閘極方塊1040係類似於元件雙向資料匯流排控制電路440及640。包含資料輸入/輸出緩衝器/驅動器1067，該輸出資料(Data Out)緩衝器/解碼器1060及該輸入資料(Data in)緩衝器/解碼器1065係類似於元件圖9中的元件950，並提供該記憶體1000與外部控制電路系統元件(諸如、但不限於微處理器、微控制器、或FPGA)間之介面控制。
對該行列位址選通(RAS)控制信號作出回應，RAS時脈產生器1045提供時序信號至行位址緩衝器1005及行解碼器1015，其對該位址匯流排(A[14：0])作出回應，以產生用於定址記憶體陣列1010所需要的行陣列線。對列位址選通(CAS)控制信號作出回應，CAS時脈產生器1050提供時序信號至列位址緩衝器1025，其對該位址匯流排(A[14：0])作出回應，產生用於定址記憶體陣列1010所需要的列陣列線。寫入賦能控制信號係與列位址選通控制信號相加，以提供時序控制至包含資料輸入/輸出緩衝器/驅動器1067之輸出資料緩衝器/解碼器1060及輸入資料緩衝器/解碼器1065。
雖然在圖7中未示出(為了清楚之故)，外部控制電路元件(諸如、但不限於微處理器、微控制器、或FPGA)被使用於施加該等不同的控制信號，並如上述及在圖4A、4B、5A、5B、6A、6B、及7內相對於本揭示內容之電阻式變化記憶體架構管理那些控制信號的時序。譬如於圖5A(及上述)中所詳細說明之讀取(READ)操作、及於圖5B及7(及上述)中所詳細說明的寫 入(WRITE)操作能經過如最佳配合特定應用之需要的各種結構被實施。譬如，FPGAs、PLDs、微控制器、邏輯電路、或在電腦上執行之軟體程式可全部被使用於執行圖5A、5B、及7中所詳細說明的程式設計操作演算法，並提供上面所討論之需要的控制及選擇信號。這樣一來，譬如，具有圖10中之記憶體陣列元件1010的個別電阻式變化記憶體單元可被獨立地選擇及程式設計或讀回(如上述)，如用於特定應用所需要者。
應注意的是雖然本揭示內容之電阻式變化記憶體陣列架構係使用圖4B及6B內的示範簡化概要圖及圖9及10之方塊圖被呈現，本揭示內容的方法將不被限制於所描述之那些特定電路。更確切地，對於那些熟習此技術領域者將為清楚的是在圖4B、6B、9及10中所描述之電路能夠以複數個方式被變更，以最佳化電路，以在特定應用內實踐所敘述的先進架構。
然後，其較佳的是電阻式變化記憶體陣列架構之先前敘述係代表性及包括這些變動，且不以別的方式受限於所詳細說明的特定說明性參數。
雖然本發明已關於其特別實施例被敘述，許多其他變動及修改與其他應用對於那些熟習此技術領域者將變得明顯。因此，其較佳的是本發明不被在此中之特定揭示內容所限制。
110‧‧‧電阻式變化元件
120‧‧‧導電結構
130‧‧‧FET裝置
130a‧‧‧導電結構
130b‧‧‧導電結構
130c‧‧‧閘極結構
140‧‧‧導電結構

Claims (24)

  1. 一種電阻式變化元件記憶體陣列，包含：複數個字組線；複數個位元線；複數個選擇線；複數個記憶體單元，該記憶體單元包含：電阻式變化元件，具有一第一端子及一第二端子，該第一端子與一選擇線電連通，其中該電阻式變化元件係能夠在至少二非揮發性電阻值之間切換，使一第一電阻值對應於一第一信息狀態，且一第二電阻值對應於一第二信息狀態；該記憶體單元之一選擇裝置，對一字組線上之一控制信號作出回應，該選擇裝置在一位元線及該電阻式變化元件的該第二端子之間選擇性地提供一導電路徑；複數個參考元件，該參考元件包含：一電阻式參考元件，具有一第一端子及一第二端子，該第一端子與一位元線電連通，其中該電阻式參考元件具有被選擇為落在該第一電阻值及該第二電阻值間之電阻；該參考元件之一選擇裝置，對一字組線上之一控制信號作出回應，該選擇裝置在一位元線及該電阻式參考元件的該第二端子之間選擇性地提供一導電路徑；複數個感測放大器，該等感測放大器的每一個係對電耦接至一電阻式變化元件之至少一位元線及電耦接至一電阻式參考元件的至少一位元線作出回應；其中該複數個感測放大器之其中一個能夠比較已藉由字組線所選擇的電耦接至電阻式變化元件之一位元線上的放電率、及藉由字組線所選擇的電耦接至一電阻式參考元件之一位元線上的放電率；其中比較被使用於讀取所選擇之記憶體單元的該信息狀態；其中該感測放大器係能夠經由被耦接合至一晶載資料匯流排的雙向資料匯流排控制電路，將多數位元線的信息狀態傳輸至該記憶體 陣列內之該晶載資料匯流排；且其中多數位元線的信息狀態被傳輸至該晶載資料匯流排當作同步化至一系統位準時脈之電脈衝。
  2. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該記憶體單元被配置成複數行及列，且其中每一行使用二位元線被配置於一摺疊式位元線結構中，及其中該記憶體單元的每一個以一行電耦接至該二位元線之其中一者。
  3. 如申請專利範圍第2項之電阻式變化元件記憶體陣列，其中每一行包括二參考元件，其中第一參考元件被耦接至該二位元線的其中一者，且一第二元件被電耦接至該二位元線之其中另一者。
  4. 如申請專利範圍第3項之電阻式變化元件記憶體陣列，其中每一行包括一感測放大器，該感測放大器對其行內的兩位元線作出回應。
  5. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該電阻式變化元件被由包括二端子的奈米管切換元件、金屬氧化物記憶體元件、及相變記憶體元件之群組所選擇。
  6. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該感測放大器係藉由一隔離電路被耦接至該位元線的至少一者。
  7. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該同步化電脈衝在僅只該外部資料匯流排資料率的一半被由外部資料匯流排提供至該晶載資料匯流排。
  8. 如申請專利範圍第7項之電阻式變化元件記憶體陣列，其中該晶載資料匯流排具有至少二倍資料匯流排線的數目當作該外部資料匯流排中之資料線的數目。
  9. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該同步化電脈衝在低電壓位準及對應於預選邏輯電壓的高電壓位準間之量值中轉換。
  10. 如申請專利範圍第1項之電阻式變化元件記憶體陣列，其中該電阻式變化記憶體陣列係與雙倍資料率(DDR)記憶體架構相容。
  11. 一種電阻式變化元件記憶體陣列，包含：複數個字組線； 複數個位元線；複數個選擇線；複數個記憶體單元，該記憶體單元包含：電阻式變化元件，具有一第一端子及一第二端子，該第一端子與一選擇線電連通，其中該電阻式變化元件係能夠在至少二非揮發性電阻值之間切換，使一第一電阻值對應於一第一信息狀態，且一第二電阻值對應於一第二信息狀態；一選擇裝置，對一字組線上之一控制信號作出回應，該選擇裝置在一位元線及該電阻式變化元件的該第二端子之間選擇性地提供一導電路徑；複數個感測放大器，該等感測放大器的每一個被耦接到至少一位元線，且對藉由雙向資料匯流排電控制電路被電耦接至晶載資料匯流排之至少一資料線作出回應；其中該複數個感測放大器之其中一個可被使用於施加一電壓在藉由一單元選擇裝置被電耦接至一電阻式變化元件的一位元線上，該單元選擇裝置已藉由一字組線所選擇；其中所施加之該電壓被使用於程式設計所選擇的記憶體單元之該信息狀態；其中該感測放大器係能夠將藉由一晶載資料匯流排所提供的資料值傳輸至那些在該陣列內之電阻式變化元件，該等電阻式變化元件已被選擇用於該等資料值的非揮發性儲存；且其中該等資料值被由一外部資料匯流排提供至該晶載資料匯流排當作被同步化至一系統位準時脈的電脈衝。
  12. 如申請專利範圍第11項之電阻式變化元件記憶體陣列，其中該感測放大器被耦接至充分高電壓的一電壓來源及電流容量，以程式設計一電阻式變化元件。
  13. 如申請專利範圍第11項之電阻式變化元件記憶體陣列，其中該電脈衝在僅只該外部資料匯流排資料率的一半被由外部資料匯流排提供至該晶載資料匯流排。
  14. 如申請專利範圍第13項之電阻式變化元件記憶體陣列，其中該晶載 資料匯流排具有至少二倍資料匯流排線的數目當作該外部資料匯流排。
  15. 如申請專利範圍第11項之電阻式變化元件記憶體陣列，其中該同步化電脈衝在低電壓位準及對應於預選邏輯電壓的高電壓位準間之量值中轉換，其中該預選邏輯電壓係足以程式設計該陣列內的電阻式變化元件。
  16. 一種電阻式變化元件記憶體陣列，包含：複數個字組線；複數個位元線；複數個選擇線；複數個記憶體單元，該記憶體單元包含：電阻式變化元件，具有一第一端子及一第二端子，該第一端子與一選擇線電連通，其中該電阻式變化元件係能夠在至少二非揮發性電阻值之間切換，使一第一電阻值對應於第一信息狀態，且一第二電阻值對應於一第二信息狀態；一選擇裝置，對一字組線上之一控制信號作出回應，該選擇裝置在一位元線及該電阻式變化元件的該第二端子之間選擇性地提供一導電路徑；複數個感測放大器，該等感測放大器的每一個藉由雙向資料匯流排控制電路被電耦接至晶載資料匯流排及電耦接至電壓移位元件之至少一輸入；該電壓移位元件包含至少一輸入端子及至少一輸出端子；互連電路，能夠於該電壓移位元件的至少一輸出端子及至少一該位元線之間選擇性地提供一導電路徑；其中該電壓移位元件係能夠回應於被提供至其輸入端子的至少一者之邏輯位準電壓，提供一程式設計電壓至其輸出端子的至少一者；其中藉由作動一字組線及一與該複數個記憶體單元之該至少一者有關聯的選擇線，在該記憶體陣列內之該複數個記憶體單元的至少一者被選擇；及 其中藉由提供想要的邏輯位準電壓至該電壓移位元件之輸入端子、及將提供該程式設計的電壓之電壓移位電路的輸出端子電耦接至與該被選擇之記憶體單元有關聯的位元線、並藉由該選擇裝置經過該互連電路被電耦接至該電阻式變化元件，該被選擇之記憶體單元被程式設計。
  17. 如申請專利範圍第16電阻式變化元件記憶體陣列，其中該電阻式變化元件被由包括二端子的奈米管切換元件、金屬氧化物記憶體元件、及相變記憶體元件之群組所選擇。
  18. 如申請專利範圍第16項之電阻式變化元件記憶體陣列，其中該感測放大器在預選的邏輯電壓位準下操作。
  19. 如申請專利範圍第16項之電阻式變化元件記憶體陣列，其中對被驅動至該晶載資料匯流排上的信息狀態作出回應，該感測放大器提供資料值至該電壓移位元件，且對該資料值作出回應，該電壓移位元件提供程式設計電壓至那些被電耦接至所選擇之電阻式變化元件的位元線。
  20. 如申請專利範圍第19項之電阻式變化元件記憶體陣列，其中該資料值藉由外部資料匯流排被提供至該晶載資料匯流排當作被同步化至系統位準時脈的電脈衝。
  21. 如申請專利範圍第20項之電阻式變化元件記憶體陣列，其中該同步化電脈衝在僅只該外部資料匯流排資料率的一半被由外部資料匯流排提供至該晶載資料匯流排。
  22. 如申請專利範圍第20項之電阻式變化元件記憶體陣列，其中該晶載資料匯流排具有至少二倍資料匯流排線的數目當作該外部資料匯流排。
  23. 如申請專利範圍第20項之電阻式變化元件記憶體陣列，其中該同步化電脈衝在低電壓位準及對應於預選邏輯電壓的高電壓位準間之量值中轉換，其中該預選邏輯電壓係足以程式設計該陣列內的電阻式變化元件。
  24. 如申請專利範圍第16項之電阻式變化元件記憶體陣列，其中該電阻式變化記憶體陣列係與雙倍資料率(DDR)記憶體架構相容。
TW105121793A 2008-08-14 2016-07-11 用於電阻式變化元件陣列的ｄｄｒ相容記憶體電路架構 TWI684179B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8882808P 2008-08-14 2008-08-14
US14/812,173 2015-07-29
US14/812,173 US9412447B1 (en) 2008-08-14 2015-07-29 DDR compatible memory circuit architecture for resistive change element arrays

Publications (2)

Publication Number Publication Date
TW201717201A TW201717201A (zh) 2017-05-16
TWI684179B true TWI684179B (zh) 2020-02-01

Family

ID=41669206

Family Applications (3)

Application Number Title Priority Date Filing Date
TW098127192A TWI543363B (zh) 2008-08-14 2009-08-13 非揮發性奈米管可程式化邏輯元件及使用該元件之非揮發性奈米管場可程式化閘陣列（二）
TW098127191A TWI552154B (zh) 2008-08-14 2009-08-13 非揮發性奈米管可程式化邏輯元件及使用該元件之非揮發性奈米管場可程式化閘陣列（一）
TW105121793A TWI684179B (zh) 2008-08-14 2016-07-11 用於電阻式變化元件陣列的ｄｄｒ相容記憶體電路架構

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW098127192A TWI543363B (zh) 2008-08-14 2009-08-13 非揮發性奈米管可程式化邏輯元件及使用該元件之非揮發性奈米管場可程式化閘陣列（二）
TW098127191A TWI552154B (zh) 2008-08-14 2009-08-13 非揮發性奈米管可程式化邏輯元件及使用該元件之非揮發性奈米管場可程式化閘陣列（一）

Country Status (6)

Country Link
US (8) US8357921B2 (zh)
EP (1) EP3125249B1 (zh)
JP (2) JP6559099B2 (zh)
CN (2) CN107004435B (zh)
TW (3) TWI543363B (zh)
WO (2) WO2010019441A1 (zh)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7343512B2 (en) * 2004-11-12 2008-03-11 Ati Technologies, Inc. Controlling clock rates of an integrated circuit including generating a clock rate control parameter from integrated circuit configuration
US8941094B2 (en) * 2010-09-02 2015-01-27 Nantero Inc. Methods for adjusting the conductivity range of a nanotube fabric layer
US9390790B2 (en) 2005-04-05 2016-07-12 Nantero Inc. Carbon based nonvolatile cross point memory incorporating carbon based diode select devices and MOSFET select devices for memory and logic applications
US7812635B1 (en) * 2006-05-08 2010-10-12 Altera Corporation Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions
JPWO2008126471A1 (ja) * 2007-04-06 2010-07-22 日本電気株式会社 半導体集積回路およびその試験方法
US8357921B2 (en) * 2008-08-14 2013-01-22 Nantero Inc. Integrated three-dimensional semiconductor system comprising nonvolatile nanotube field effect transistors
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
US8350360B1 (en) 2009-08-28 2013-01-08 Lockheed Martin Corporation Four-terminal carbon nanotube capacitors
IN2012DN05920A (zh) 2010-01-20 2015-09-18 Semiconductor Energy Lab
US8405189B1 (en) 2010-02-08 2013-03-26 Lockheed Martin Corporation Carbon nanotube (CNT) capacitors and devices integrated with CNT capacitors
WO2011103558A1 (en) 2010-02-22 2011-08-25 Nantero, Inc. Logic elements comprising carbon nanotube field effect transistor (cntfet) devices and methods of making same
EP2363958A1 (en) * 2010-03-04 2011-09-07 Thomson Licensing Field programmable gate array
EP2363957A1 (en) * 2010-03-04 2011-09-07 Thomson Licensing Field programmable gate array
US8384429B2 (en) * 2010-04-16 2013-02-26 Infineon Technologies Ag Integrated circuit and method for manufacturing same
KR101638976B1 (ko) * 2010-08-25 2016-07-13 삼성전자주식회사 재구성 가능한 논리 장치
US8125824B1 (en) * 2010-09-02 2012-02-28 Lockheed Martin Corporation Nanotube random access memory (NRAM) and transistor integration
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
JP2012103772A (ja) * 2010-11-08 2012-05-31 Renesas Electronics Corp プロセッサおよびそれを用いた画像処理システム
US8735857B2 (en) 2010-12-22 2014-05-27 Easic Corporation Via-configurable high-performance logic block architecture
FR2972079B1 (fr) * 2011-02-25 2014-01-03 St Microelectronics Sa Circuit intégré numérique
US8581625B2 (en) * 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
TWI413786B (zh) * 2011-08-19 2013-11-01 Chroma Ate Inc High pressure test method and equipment for rapid detection of contact loop
KR101088954B1 (ko) * 2011-08-26 2011-12-01 권의필 프로그램이 가능한 비휘발성 메모리
FR2980918B1 (fr) * 2011-10-04 2014-03-07 Univ Granada Point memoire ram a un transistor
US8563966B2 (en) * 2011-12-30 2013-10-22 Khalifa University of Science, Technology & Research (KUSTAR) Nano metal particles based tunneling field effect transistor and nano-switch
US8816719B2 (en) * 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
US8786331B2 (en) * 2012-05-29 2014-07-22 Life Technologies Corporation System for reducing noise in a chemical sensor array
JP6377317B2 (ja) * 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
WO2013181664A1 (en) * 2012-06-01 2013-12-05 The Regents Of The University Of California Programmable logic circuit architecture using resistive memory elements
US8933533B2 (en) * 2012-07-05 2015-01-13 Infineon Technologies Austria Ag Solid-state bidirectional switch having a first and a second power-FET
TWI469325B (zh) 2012-07-31 2015-01-11 Ind Tech Res Inst 邏輯閘
KR20140023609A (ko) * 2012-08-16 2014-02-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
WO2014061567A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR101906966B1 (ko) * 2012-11-05 2018-12-07 삼성전자주식회사 논리 장치 및 이의 동작 방법
US9893731B1 (en) * 2012-12-11 2018-02-13 Lockheed Martin Corporation Programmable application-specific integrated circuit
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
US8896344B1 (en) 2013-01-04 2014-11-25 Altera Corporation Heterogeneous programmable device and configuration software adapted therefor
TWI493548B (zh) * 2013-01-31 2015-07-21 Ind Tech Res Inst 可組態邏輯區塊及其操作方法
WO2014165001A1 (en) * 2013-03-12 2014-10-09 Farrow, Reginald, C. Nanoprobe and methods of use
US9007732B2 (en) 2013-03-15 2015-04-14 Nantero Inc. Electrostatic discharge protection circuits using carbon nanotube field effect transistor (CNTFET) devices and methods of making same
CN104112777B (zh) * 2013-04-16 2017-12-19 清华大学 薄膜晶体管及其制备方法
FR3005785B1 (fr) * 2013-05-14 2016-11-25 Aledia Dispositif optoelectronique et son procede de fabrication
FR3005784B1 (fr) 2013-05-14 2016-10-07 Aledia Dispositif optoelectronique et son procede de fabrication
KR101402989B1 (ko) * 2013-06-12 2014-06-11 한국과학기술연구원 기판과의 결합력이 향상된 탄소나노튜브 기반 전계효과트랜지스터 소자의 제조방법 및 이에 의하여 제조된 탄소나노튜브 기반 전계효과트랜지스터 소자
US8863059B1 (en) 2013-06-28 2014-10-14 Altera Corporation Integrated circuit device configuration methods adapted to account for retiming
CN104252882B (zh) * 2013-06-28 2018-01-26 华邦电子股份有限公司 具有电源切换功能的非易失性存储器
US9331016B2 (en) 2013-07-25 2016-05-03 Qualcomm Incorporated SOC design with critical technology pitch alignment
US9385054B2 (en) * 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US9276573B2 (en) * 2014-07-28 2016-03-01 Ecole Polytechnique Federale De Lausanne High-performance low-power near-Vt resistive memory-based FPGA
US9972387B2 (en) 2014-10-31 2018-05-15 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory
TWI794007B (zh) 2014-12-18 2023-02-21 美商生命技術公司 積體電路裝置、感測器裝置及積體電路
US9299430B1 (en) 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
CN104752231B (zh) * 2015-03-27 2016-02-24 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US9318196B1 (en) * 2015-05-29 2016-04-19 Floadia Corporation Non-volatile semiconductor memory device
US10340005B2 (en) * 2015-07-29 2019-07-02 Nantero, Inc. Resistive change element arrays with in situ initialization
US10290349B2 (en) * 2015-07-29 2019-05-14 Nantero, Inc. DDR compatible open array architectures for resistive change element arrays
US10762961B2 (en) * 2015-07-29 2020-09-01 Nantero, Inc. Resistive change element arrays using a reference line
US10430618B2 (en) * 2015-10-09 2019-10-01 George Mason University Vanishable logic to enhance circuit security
JP6540889B2 (ja) * 2015-10-16 2019-07-10 日本電気株式会社 再構成可能回路
US11270769B2 (en) 2016-01-11 2022-03-08 Crossbar, Inc. Network router device with hardware-implemented lookups including two-terminal non-volatile memory
US9871525B2 (en) * 2016-03-10 2018-01-16 Kabushiki Kaisha Toshiba Semiconductor device
US9947400B2 (en) 2016-04-22 2018-04-17 Nantero, Inc. Methods for enhanced state retention within a resistive change cell
US9934848B2 (en) 2016-06-07 2018-04-03 Nantero, Inc. Methods for determining the resistive states of resistive change elements
US10665799B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US10665798B2 (en) 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
US10355206B2 (en) 2017-02-06 2019-07-16 Nantero, Inc. Sealed resistive change elements
KR20180116879A (ko) * 2017-04-18 2018-10-26 에스케이하이닉스 주식회사 반도체 장치
US10269414B2 (en) * 2017-05-09 2019-04-23 Arm Ltd. Bit-line sensing for correlated electron switch elements
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10699785B2 (en) 2017-09-29 2020-06-30 Crossbar, Inc. Computing memory architecture
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10236053B1 (en) * 2017-10-17 2019-03-19 R&D 3 Llc Method and circuit device incorporating time-to-transition signal node sensing
KR102422456B1 (ko) * 2017-12-22 2022-07-19 삼성전자주식회사 데이터 송수신 장치, 이를 포함하는 반도체 패키지 및 데이터 송수신 방법
CN110021323A (zh) * 2018-01-10 2019-07-16 中电海康集团有限公司 一次写入多次读取的数据存储器件及系统
US10719296B2 (en) * 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
CN110197680B (zh) * 2018-02-24 2021-11-23 上海磁宇信息科技有限公司 一种采用全耗尽绝缘硅fd-soi场效应管的mram存储芯片
US10790271B2 (en) * 2018-04-17 2020-09-29 International Business Machines Corporation Perpendicular stacked field-effect transistor device
FR3080703B1 (fr) * 2018-04-27 2020-04-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de programmation d'une memoire resistive
US10943652B2 (en) * 2018-05-22 2021-03-09 The Regents Of The University Of Michigan Memory processing unit
KR102301669B1 (ko) 2018-08-10 2021-09-14 주식회사 엘지에너지솔루션 전극기재의 타발시스템 및 타발방법
US10878929B2 (en) * 2018-08-20 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. eFuse circuit, method, layout, and structure
JP7122936B2 (ja) * 2018-10-29 2022-08-22 ルネサスエレクトロニクス株式会社 半導体装置
US11125782B2 (en) * 2018-12-07 2021-09-21 Abb Schweiz Ag Line post sensor
CN113330554A (zh) * 2019-01-29 2021-08-31 株式会社半导体能源研究所 存储装置
CN109905115B (zh) * 2019-02-27 2020-08-04 华中科技大学 一种可逆逻辑电路及其操作方法
US10847207B2 (en) 2019-04-08 2020-11-24 Micron Technology, Inc. Apparatuses and methods for controlling driving signals in semiconductor devices
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US11270767B2 (en) 2019-05-31 2022-03-08 Crossbar, Inc. Non-volatile memory bank with embedded inline computing logic
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US10854272B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854273B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word drivers
CN110534146A (zh) * 2019-08-02 2019-12-03 北京大学 阻变式存储器的操作电路及操作方法
US10854274B1 (en) * 2019-09-26 2020-12-01 Micron Technology, Inc. Apparatuses and methods for dynamic timing of row pull down operations
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
CN111494001B (zh) * 2020-05-12 2021-04-27 北京天星博迈迪医疗器械有限公司 用于生成等离子的医用设备控制电路及等离子医用设备
US11809165B2 (en) * 2020-09-25 2023-11-07 Cbn Nano Technologies Inc. Efficient and manufacturable mechanical computing
FR3117288B1 (fr) * 2020-12-09 2023-05-26 Commissariat Energie Atomique Comparateur dynamique
US20220197844A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Bootstrapping circuit, sampling apparatuses, receiver, base station, mobile device and method of operating a bootstrapping circuit
CN113410097B (zh) * 2021-06-10 2022-09-06 中国电子科技集团公司第二十九研究所 基于磁保持继电器开关射频前端的矩阵式控制电路及方法
US11798623B2 (en) 2021-11-05 2023-10-24 Nantero, Inc. Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US11955182B2 (en) * 2022-05-17 2024-04-09 Sandisk Technologies Llc Adaptive pre-programming
US12040015B2 (en) 2022-06-24 2024-07-16 Macronix International Co., Ltd. Memory device and operation method thereof for performing multiply-accumulate operation
TWI828206B (zh) * 2022-06-24 2024-01-01 旺宏電子股份有限公司 記憶體裝置及其用以執行乘加運算之運作方法
US12028057B2 (en) 2022-09-23 2024-07-02 Qualcomm Incorporated Receivers for high density and low latency chip-to-chip links

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080170453A1 (en) * 2005-05-16 2008-07-17 Trevor Hardy Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory
TW201037712A (en) * 2009-03-23 2010-10-16 Toshiba Kk Nonvolatile semiconductor storage device
US20110110142A1 (en) * 2009-11-10 2011-05-12 Sony Corporation Memory device and method of reading memory device
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US8351239B2 (en) * 2009-10-23 2013-01-08 Nantero Inc. Dynamic sense current supply circuit and associated method for reading and characterizing a resistive memory array
TW201526015A (zh) * 2013-12-16 2015-07-01 Samsung Electronics Co Ltd 感測放大器、包括該感測放大器之非揮發性記憶體裝置以及該感測放大器之感測方法

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4670749A (en) * 1984-04-13 1987-06-02 Zilog, Inc. Integrated circuit programmable cross-point connection technique
CN85103516B (zh) * 1985-05-02 1987-04-15 得克萨斯仪器公司 具有拟折叠位线的动态存储阵列
US5604755A (en) * 1995-11-20 1997-02-18 International Business Machine Corp. Memory system reset circuit
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US6445006B1 (en) * 1995-12-20 2002-09-03 Advanced Technology Materials, Inc. Microelectronic and microelectromechanical devices comprising carbon nanotube components, and methods of making same
JP3955127B2 (ja) * 1997-05-19 2007-08-08 学 根本 ヘルメット
KR100265692B1 (ko) * 1997-07-03 2000-09-15 윤덕용 에이에프엠을이용한비휘발성메모리소자와해당메모리소자의운영방법
US5986962A (en) * 1998-07-23 1999-11-16 International Business Machines Corporation Internal shadow latch
US6346189B1 (en) 1998-08-14 2002-02-12 The Board Of Trustees Of The Leland Stanford Junior University Carbon nanotube structures made using catalyst islands
DE60028343T2 (de) 1999-02-12 2007-05-24 Board Of Trustees Operating Michigan State University, East Lansing Nanokapseln mit geladenen teilchen, deren verwendung und verfahren zu ihrer herstellung
US6280697B1 (en) 1999-03-01 2001-08-28 The University Of North Carolina-Chapel Hill Nanotube-based high energy material and method
US6388198B1 (en) * 1999-03-09 2002-05-14 International Business Machines Corporation Coaxial wiring within SOI semiconductor, PCB to system for high speed operation and signal quality
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6314019B1 (en) 1999-03-29 2001-11-06 Hewlett-Packard Company Molecular-wire crossbar interconnect (MWCI) for signal routing and communications
US6256767B1 (en) 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
AUPP976499A0 (en) * 1999-04-16 1999-05-06 Commonwealth Scientific And Industrial Research Organisation Multilayer carbon nanotube films
US6308311B1 (en) * 1999-05-14 2001-10-23 Xilinx, Inc. Method for reconfiguring a field programmable gate array from a host
US6177807B1 (en) * 1999-05-28 2001-01-23 International Business Machines Corporation High frequency valid data strobe
ATE481745T1 (de) 1999-07-02 2010-10-15 Harvard College Nanoskopischen draht enthaltende anordnung, logische felder und verfahren zu deren herstellung
US7335603B2 (en) * 2000-02-07 2008-02-26 Vladimir Mancevski System and method for fabricating logic devices comprising carbon nanotube transistors
EP1170799A3 (de) 2000-07-04 2009-04-01 Infineon Technologies AG Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements
GB2364933B (en) 2000-07-18 2002-12-31 Lg Electronics Inc Method of horizontally growing carbon nanotubes
JP2002202441A (ja) * 2000-11-02 2002-07-19 Nippon Telegr & Teleph Corp <Ntt> Ｌａｎ用光アクティブコネクタプラグ及びコネクタポート
US6548841B2 (en) 2000-11-09 2003-04-15 Texas Instruments Incorporated Nanomechanical switches and circuits
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
WO2002080360A1 (en) 2001-03-30 2002-10-10 California Institute Of Technology Pattern-aligned carbon nanotube growth and tunable resonator apparatus
US6777982B2 (en) * 2001-04-03 2004-08-17 Carnegie Mellon University Molecular scale latch and associated clocking scheme to provide gain, memory and I/O isolation
JP4207398B2 (ja) * 2001-05-21 2009-01-14 富士ゼロックス株式会社 カーボンナノチューブ構造体の配線の製造方法、並びに、カーボンナノチューブ構造体の配線およびそれを用いたカーボンナノチューブデバイス
JP2003017508A (ja) * 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
DE10134665C1 (de) * 2001-07-20 2002-09-05 Infineon Technologies Ag Betriebsverfahren für ein Halbleiterbauelement, geeignet für ESD-Schutz
US7259410B2 (en) * 2001-07-25 2007-08-21 Nantero, Inc. Devices having horizontally-disposed nanofabric articles and methods of making the same
US6706402B2 (en) * 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6835591B2 (en) 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6924538B2 (en) * 2001-07-25 2005-08-02 Nantero, Inc. Devices having vertically-disposed nanofabric articles and methods of making the same
US6574130B2 (en) * 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US6919592B2 (en) 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
JP2005515468A (ja) * 2001-08-20 2005-05-26 リジェネシス バイオリメディエイション プロダクツ 微分子の分析物のバイオセンサ
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US20040132070A1 (en) 2002-01-16 2004-07-08 Nanomix, Inc. Nonotube-based electronic detection of biological molecules
US6894359B2 (en) 2002-09-04 2005-05-17 Nanomix, Inc. Sensitivity control for nanotube sensors
EP1468423A2 (en) 2002-01-18 2004-10-20 California Institute Of Technology Array-based architecture for molecular electronics
JP5165828B2 (ja) * 2002-02-09 2013-03-21 三星電子株式会社 炭素ナノチューブを用いるメモリ素子及びその製造方法
US7049625B2 (en) 2002-03-18 2006-05-23 Max-Planck-Gesellschaft Zur Fonderung Der Wissenschaften E.V. Field effect transistor memory cell, memory device and method for manufacturing a field effect transistor memory cell
US6899945B2 (en) 2002-03-19 2005-05-31 William Marsh Rice University Entangled single-wall carbon nanotube solid material and methods for making same
US6972983B2 (en) * 2002-03-21 2005-12-06 Infineon Technologies Aktiengesellschaft Increasing the read signal in ferroelectric memories
US7335395B2 (en) * 2002-04-23 2008-02-26 Nantero, Inc. Methods of using pre-formed nanotubes to make carbon nanotube films, layers, fabrics, ribbons, elements and articles
US7447877B2 (en) * 2002-06-13 2008-11-04 Intel Corporation Method and apparatus for converting memory instructions to prefetch operations during a thread switch window
US6759693B2 (en) * 2002-06-19 2004-07-06 Nantero, Inc. Nanotube permeable base transistor
US6836419B2 (en) * 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture
US6809465B2 (en) 2002-08-23 2004-10-26 Samsung Electronics Co., Ltd. Article comprising MEMS-based two-dimensional e-beam sources and method for making the same
US7051945B2 (en) 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US7067867B2 (en) 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
US6919740B2 (en) * 2003-01-31 2005-07-19 Hewlett-Packard Development Company, Lp. Molecular-junction-nanowire-crossbar-based inverter, latch, and flip-flop circuits, and more complex circuits composed, in part, from molecular-junction-nanowire-crossbar-based inverter, latch, and flip-flop circuits
US6918284B2 (en) * 2003-03-24 2005-07-19 The United States Of America As Represented By The Secretary Of The Navy Interconnected networks of single-walled carbon nanotubes
US7294877B2 (en) * 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
US7274064B2 (en) * 2003-06-09 2007-09-25 Nanatero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
CA2528804A1 (en) 2003-06-09 2005-01-06 Nantero, Inc Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
JP3752589B2 (ja) * 2003-06-25 2006-03-08 松下電器産業株式会社 不揮発性メモリを駆動する方法
KR100568425B1 (ko) 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
US7115960B2 (en) 2003-08-13 2006-10-03 Nantero, Inc. Nanotube-based switching elements
US7245520B2 (en) 2004-08-13 2007-07-17 Nantero, Inc. Random access memory including nanotube switching elements
WO2005017967A2 (en) * 2003-08-13 2005-02-24 Nantero, Inc. Nanotube device structure and methods of fabrication
JP2007502545A (ja) 2003-08-13 2007-02-08 ナンテロ，インク． 複数の制御装置を有するナノチューブを基礎とする交換エレメントと上記エレメントから製造される回路
US7375369B2 (en) * 2003-09-08 2008-05-20 Nantero, Inc. Spin-coatable liquid for formation of high purity nanotube films
US6890780B2 (en) 2003-10-10 2005-05-10 General Electric Company Method for forming an electrostatically-doped carbon nanotube device
JP2005285822A (ja) 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
US7709880B2 (en) * 2004-06-09 2010-05-04 Nantero, Inc. Field effect devices having a gate controlled via a nanotube switching element
US7164744B2 (en) * 2004-06-18 2007-01-16 Nantero, Inc. Nanotube-based logic driver circuits
US7329931B2 (en) * 2004-06-18 2008-02-12 Nantero, Inc. Receiver circuit using nanotube-based switches and transistors
US7288970B2 (en) 2004-06-18 2007-10-30 Nantero, Inc. Integrated nanotube and field effect switching device
US7167026B2 (en) * 2004-06-18 2007-01-23 Nantero, Inc. Tri-state circuit using nanotube switching elements
US7161403B2 (en) 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US7330709B2 (en) 2004-06-18 2008-02-12 Nantero, Inc. Receiver circuit using nanotube-based switches and logic
TWI348169B (en) * 2004-09-21 2011-09-01 Nantero Inc Resistive elements using carbon nanotubes
DE102004047666B4 (de) * 2004-09-30 2015-04-02 Qimonda Ag Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung
DE102004058132B3 (de) * 2004-12-02 2006-03-02 Infineon Technologies Ag Speicherschaltung sowie Verfahren zum Bewerten eines Speicherdatums einer CBRAM-Widerstandsspeicherzelle
JP4428284B2 (ja) * 2005-04-25 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびその書込み方法
US8217490B2 (en) 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8008745B2 (en) * 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US8513768B2 (en) 2005-05-09 2013-08-20 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US9911743B2 (en) 2005-05-09 2018-03-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7781862B2 (en) * 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7835170B2 (en) * 2005-05-09 2010-11-16 Nantero, Inc. Memory elements and cross point switches and arrays of same using nonvolatile nanotube blocks
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US8183665B2 (en) * 2005-11-15 2012-05-22 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8013363B2 (en) 2005-05-09 2011-09-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7394687B2 (en) * 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US8102018B2 (en) 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches
US7782650B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7598127B2 (en) * 2005-05-12 2009-10-06 Nantero, Inc. Nanotube fuse structure
EP1725025A1 (en) * 2005-05-18 2006-11-22 STMicroelectronics (Research & Development) Limited Method for operating an electronic imaging system, and electronic imaging system
US7575693B2 (en) 2005-05-23 2009-08-18 Nantero, Inc. Method of aligning nanotubes and wires with an etched feature
US7915122B2 (en) * 2005-06-08 2011-03-29 Nantero, Inc. Self-aligned cell integration scheme
US7541216B2 (en) * 2005-06-09 2009-06-02 Nantero, Inc. Method of aligning deposited nanotubes onto an etched feature using a spacer
US20060292716A1 (en) 2005-06-27 2006-12-28 Lsi Logic Corporation Use selective growth metallization to improve electrical connection between carbon nanotubes and electrodes
US7245535B2 (en) * 2005-09-21 2007-07-17 Actel Corporation Non-volatile programmable memory cell for programmable logic array
US7221317B2 (en) * 2005-10-10 2007-05-22 The Boeing Company Space-based lever arm correction in navigational systems employing spot beams
US7511532B2 (en) * 2005-11-03 2009-03-31 Cswitch Corp. Reconfigurable logic structures
US7885103B2 (en) * 2005-11-22 2011-02-08 Agate Logic, Inc. Non-volatile electromechanical configuration bit array
US8063455B2 (en) * 2005-11-22 2011-11-22 Agate Logic, Inc. Multi-terminal electromechanical nanocsopic switching device with control and release electrodes
KR101381365B1 (ko) * 2006-01-26 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유기 전계효과 트랜지스터 및 반도체장치
CN101501153B (zh) 2006-08-04 2012-08-29 日立化成工业株式会社 膜状粘接剂、粘接片及使用其的半导体装置
CN101541489B (zh) * 2006-08-08 2013-03-06 南泰若股份有限公司 使用非易失性纳米管块的存储元件和交叉点开关及其阵列
JP2008065953A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
KR100788280B1 (ko) * 2006-12-29 2007-12-27 옵토팩 주식회사 반도체 소자 패키지 및 그 패키징 방법
US7667999B2 (en) * 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US7982209B2 (en) 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element
US7583546B2 (en) * 2007-06-08 2009-09-01 Qimonda Ag Apparatus and method of operating an integrated circuit
KR101367659B1 (ko) * 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
US7764533B2 (en) * 2007-09-18 2010-07-27 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
US8558220B2 (en) 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US20090166610A1 (en) 2007-12-31 2009-07-02 April Schricker Memory cell with planarized carbon nanotube layer and methods of forming the same
US8236623B2 (en) 2007-12-31 2012-08-07 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US8587989B2 (en) 2008-06-20 2013-11-19 Nantero Inc. NRAM arrays with nanotube blocks, nanotube traces, and nanotube planes and methods of making same
US8357921B2 (en) * 2008-08-14 2013-01-22 Nantero Inc. Integrated three-dimensional semiconductor system comprising nonvolatile nanotube field effect transistors
US9263126B1 (en) * 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
US8115344B2 (en) * 2008-08-22 2012-02-14 California Institute Of Technology Very low voltage, ultrafast nanoelectromechanical switches and resonant switches
US8027209B2 (en) * 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
JP2011258288A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 半導体記憶装置
US8854873B1 (en) * 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
KR20140106770A (ko) * 2013-02-25 2014-09-04 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
US9299430B1 (en) * 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080170453A1 (en) * 2005-05-16 2008-07-17 Trevor Hardy Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory
TW201037712A (en) * 2009-03-23 2010-10-16 Toshiba Kk Nonvolatile semiconductor storage device
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US8351239B2 (en) * 2009-10-23 2013-01-08 Nantero Inc. Dynamic sense current supply circuit and associated method for reading and characterizing a resistive memory array
US20110110142A1 (en) * 2009-11-10 2011-05-12 Sony Corporation Memory device and method of reading memory device
TW201526015A (zh) * 2013-12-16 2015-07-01 Samsung Electronics Co Ltd 感測放大器、包括該感測放大器之非揮發性記憶體裝置以及該感測放大器之感測方法

Also Published As

Publication number Publication date
TW201717201A (zh) 2017-05-16
US9412447B1 (en) 2016-08-09
TWI543363B (zh) 2016-07-21
US8357921B2 (en) 2013-01-22
US9852793B2 (en) 2017-12-26
US8188763B2 (en) 2012-05-29
CN107004435B (zh) 2019-12-31
JP6559099B2 (ja) 2019-08-14
JP2017033622A (ja) 2017-02-09
WO2010019440A1 (en) 2010-02-18
US7847588B2 (en) 2010-12-07
CN106409334B (zh) 2021-03-09
US20100072459A1 (en) 2010-03-25
US20100039138A1 (en) 2010-02-18
US20170032839A1 (en) 2017-02-02
TW201025596A (en) 2010-07-01
US8319205B2 (en) 2012-11-27
US7852114B2 (en) 2010-12-14
EP3125249A1 (en) 2017-02-01
JP6820962B2 (ja) 2021-01-27
US20100079165A1 (en) 2010-04-01
US20100038625A1 (en) 2010-02-18
JP2019109957A (ja) 2019-07-04
TWI552154B (zh) 2016-10-01
CN106409334A (zh) 2017-02-15
EP3125249B1 (en) 2019-09-25
WO2010019441A1 (en) 2010-02-18
US20100078723A1 (en) 2010-04-01
CN107004435A (zh) 2017-08-01
US8541843B2 (en) 2013-09-24
US20100134141A1 (en) 2010-06-03
TW201030754A (en) 2010-08-16

Similar Documents

Publication Publication Date Title
TWI684179B (zh) 用於電阻式變化元件陣列的ｄｄｒ相容記憶體電路架構
US10290349B2 (en) DDR compatible open array architectures for resistive change element arrays
US10937498B2 (en) Methods for programing DDR compatible open architecture resistive change element arrays
US8203899B2 (en) Memory cell with proportional current self-reference sensing
US8315090B2 (en) Pseudo page mode memory architecture and method
CN105378845B (zh) 阻变存储器
US10340005B2 (en) Resistive change element arrays with in situ initialization
JP2010182353A (ja) 半導体記憶装置とその読み出し方法
US7940557B1 (en) Non-volatile electromechanical configuration bit array
JP2009087490A (ja) 半導体装置及びその制御方法
US9514817B1 (en) Non-volatile memory device with memristor
US9401207B2 (en) Pseudo SRAM using resistive elements for non-volatile storage
JP2004185743A (ja) 不揮発性記憶装置
US20130242641A1 (en) Semiconductor device
JP6192256B2 (ja) 疑似ページモードのメモリアーキテクチャおよび方法
JP2012221525A (ja) 半導体装置
CN106256004B (zh) 半导体存储设备
KR102223488B1 (ko) 저항성 변화 엘리먼트 어레이들에 대한 ddr 호환 메모리 회로 아키텍처
JP2010186559A (ja) 薄膜磁性体記憶装置