JP6820962B2 - 抵抗変化素子アレイのddr互換性メモリ回路アーキテクチャ - Google Patents
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Description
本出願は、本出願の譲受人へ譲渡されている下記の米国特許に関連するものであり、これらの特許は、本参照によりそのまま開示に含まれる。
国特許出願第12/536,803号明細書、および、
属酸化物、個体電解質、カルコゲナイドガラスのような相変化物質、グラフェン織物およびカーボンナノチューブ織物等の、但しこれらに限定されない複数の物質から製造されることが可能である。
アーキテクチャ構造では、他の回路素子(ダイオードまたはリレー等、但しこれらに限定されない)を用いてアレイ内にセル選択機能(例えば、バイポーラデバイス等の選択デバイス、およびSiGe FET、FinFETおよびFD−SOI等のFETデバイス)を提供することも可能である。
に)保持される。SL[0]は、VRD(SW00の抵抗状態を読み取るために必要な電圧レベル)へ駆動され、かつBL[0]は、0Vへ駆動される(略接地される)。残りのソースライン(SL[1:x])および残りのビットライン(BL[1:x])は、高インピーダンス状態に保持される。この方法では、VRDは、アレイの第1の列内のセル(CELL00〜CELL0y)のみに渡って駆動される。これらの条件の結果として、READ電圧VRDは、SW00のみに渡って(有効化された選択デバイスQ00を介して)駆動され、一方で、アレイ内の他の選択デバイスは、READ電圧から絶縁されたままである。この方法では、電流は、抵抗変化素子SW00のみを介して流れ、かつこの電流を測定することにより、SW00の抵抗状態を決定することができる。
次に、図4Aおよび図4Bを参照すると、本開示による抵抗変化素子アレイのための第1のDDR互換性メモリ回路アーキテクチャが示されている。説明を容易にするために、この第1のアーキテクチャの単一の行(行「x」)を描いた例示的な略図402は、幾つかの機能セクション(410、412、420、430および440)に分割されている。図4Aにおける表401は、これらの各機能セクション、およびアレイに対するREADおよびWRITEオペレーション双方におけるその使用法を記述している。
チャにおける第1のセクション410は、メモリアレイ自体である。これらは、個々のアレイセル(図4BにおけるCELLx0〜CELLx3)自体であって、各々抵抗変化素子(図4BにおけるSWx0〜SWx3)および選択素子(図4BにおけるFET Tx0〜Tx3)を有する。メモリアレイ410における個々のセルは、ワードラインのアレイ(図4BにおけるWL[0]〜WL[3])、アレイ各行の1対のビットライン(図4BにおけるBL[x]_D/RおよびBL[x]_R/D)およびアレイ各行の選択ライン(図4BにおけるSL[x])に応答してアドレス指定可能である。以下、READおよびWRITEオペレーションの双方におけるこれらのアレイラインの使用法について述べる。
067回路との間のオンチップ双方向データバス電気接続を有効化または無効化する。この方法では、READオペレーションの間にセンス増幅器/ラッチに記憶されるデータをオフチップ外部データバスへ提供することができ、かつ選択されたアレイセルに記憶されるべきデータをセンス増幅器/ラッチへ外部データバスからデータI/Oバッファ/ドライバ1067回路によって提供することができる。本開示の第1のDDR互換性アーキテクチャにおけるREADおよびWRITEオペレーションの間の双方向データバス制御回路440の使用については、図5Aおよび図5Bに関する下記の論考においてさらに詳述する。データI/Oバッファ/ドライバ1067(図10)回路については、図10に関連してさらに後述する。
ながら、例示を単純にするために、図4Bの簡略図には、最初の4つのメモリセル(CELLx0、CELLx1、CELLx2およびCELLx3)のみが示されている。しかしながら、図4Bの簡略図402に描かれている水平に配置された例示的ビットライン(ビットライン対「x」)が、特定のメモリアレイ(またはメモリ・サブアレイ)に必要なだけのメモリセルを含み得ることは留意されるべきである。
子が含まれ得るが、この限りではない。例えば、バイポーラトランジスタが使用されてもよい。同様に、FinFETデバイスも、選択デバイスとして使用される場合がある。しかしながら、半導体基板を必要としない選択デバイスが使用される場合もある。例えば、完全空乏型シリコン・オン・インシュレータ(FD−SOI)デバイスおよびカーボンナノチューブFET(CNTFETデバイス)も使用される場合があり、CNT抵抗記憶デバイスと組み合わせれば、チップを完全にインシュレータ材料上に製造できるようになる。これにより、メモリ層を上下に積層して、より大きい密度を達成することができるようになる。また、FD−SOIおよびCNTFETデバイスには、ソフト・エラー・レート(SER)が略低下するというさらなる優位点もある。
40)を介してセンス増幅器/ラッチ(図4Bにおける430)へ伝送される。分離デバイス(図4Bにおける420)が起動され、次に、センス増幅器/ラッチ内のデータがこれらの分離デバイスを介してアレイのビットライン(図4BにおけるBL[x]_D/RおよびBL[x]_R/D)へ伝送される。書き込まれるべき1つまたは複数のアレイセルは、その関連のワードラインを介して有効化され、かつプログラミング電流は、WRITE機能を実行するために、選択された1つまたは複数の抵抗変化素子を介してその関連のビットラインから選択ライン(図4BにおけるSL[x])へ流れることを許容される。先に論じたように、(入力/出力バッファにより駆動される)センス増幅器/ラッチ430からビットライン上へ駆動される電圧は、抵抗変化素子を介して抵抗変化素子の抵抗状態を調整するに足るプログラミング電流を提供するように選択される。
遷移と共に遷移する。内部データバス、データI/Oバッファ/ドライバ1067および外部データバスは、図10に示されている。
における早期に、センス増幅器/ラッチ430の起動に先行して、例えば、READサイクルの開始時に有効化される。この方法では、センス増幅器/ラッチ(図4Bにおけるセクション430)は、分離素子(図4Bにおけるセクション420)の非反転経路を介してメモリアレイへ結合され、かつ選択されたセルのデータ値をラッチして一時的に保持するように準備される。
されているデータに対応する論理値が、データ出力ライン(D)へ結合され、その逆数(補数)が反転データ出力ライン(nD)上、オンチップ8ビットデータバス上およびデータI/Oバッファ/ドライバ1067へと同時に追いやられる。次に、データI/Oバッファ/ドライバ1067(図10)は、先述したように、データをラッチし、かつ外部4ビットデータバスを内部データバスの2倍のデータレートで駆動する。本例において、データは、まず、外部データバス上に、列アドレスが制御デバイスから受信された2クロックサイクル後に現れる。DDR NRAMは、ランダム・アクセス・モードで動作されてもよいが、典型的には、データページは、図5Aに示されているように読み出される(ページモード)。データ転送が完了すると、CSLは、センス増幅器430と双方向データバス制御回路440との接続を無効化する。
RおよびBL[x]_R/D)は共に、低値へ引き寄せられる。WL_EVENも同じく低く駆動されて、プログラミング電流が抵抗素子RREF−EVENを通過することが防止され、かつWL[0]は高く駆動されたままであって、CELLx0へのアクセスが有効化される。このようにして、プログラミング電流は、CELLx0を介して駆動され、かつSWx0は、RESET状態へ駆動される。残りのワードライン(WL[1]−WL[3])は、低いままであり、よって、残りのメモリセル(図4BにおけるCELLx1、CELLx2およびCELLx3)は、変わらないままである。先に論じたように、本開示の方法において、READメモリセルに対するこのようなRESETオペレーションは不要であるが、図4Bおよび図5Aに提示されているDDR NRAMアーキテクチャの機能および優位点を例示する目的で包含されている点は留意されるべきである。
するために、図5Bに詳述されている例示的なWRITEオペレーションにおける必要なプログラミング電圧をVDDx2であると仮定する。
信され、かつ記憶される。列アドレスC0は、WRITEサイクルの開始時に選択される。本例では、データI/Oバッファ/ドライバ1067(図10)によって外部データが受信される前に、2CLKサイクルのオンチップ待ち時間(遅延)が存在する。センス増幅器/ラッチ430(図4B)等のセンス増幅器/ラッチは、非活性であり、PSET電圧は高く、かつNSET電圧は低い。
を示す。このページモードの例では、ワードラインWL[0]に沿って全てのビットを書き込むために必要な256のWRITEサイクルが存在することから、センス増幅器/ラッチは、第1のWRITEサイクルが完了するまでデータビットをラッチしかつ一時的に保持するに足る長時間に渡って起動されたままである。これは、次に、電力を節約するために、別の255のWRITEサイクルが完了した後まで非活性化される。これは、行デコーダ(図10)によって新しいワードラインが選択されると、再起動される(不図示)。列デコーダ(図10)は、再度8個のセンス増幅器を選択し、次のWRITEサイクルが始まる。「N_ISOLATE1」は、本例におけるワードラインWL[0]が偶数番号のワードラインであることから、サイクル3の終わりで起動され、かつ、選択される他の全ての偶数番号ワードラインに関しても起動される。N_ISOLATE1は、図4Bに示されているように、センス増幅器/ラッチ430をメモリアレイ410へ接続するために使用される。しかしながら、奇数番号のワードラインが選択されれば、代わりに、その悉くに関してN_ISOLATE2(本例には示されていない)が起動される。N_ISOLATE1は、第1のWRITEサイクルの完了後、全てのビットがワードラインWL[0]に沿って書き込まれ、かつ新しいワードラインが選択されるまで、センス増幅器/ラッチをアレイから切り離すために非活性化されて示されている。あるいは、対応するセンス増幅器/ラッチが非活性化されることから、N_ISOLATE1デバイスは、起動されたままである可能性もある。
67(図10)によって一時的にラッチされ、かつ8ビット・オンチップ・データバスへ送信される。CSLが起動され、かつ8データビットが、列デコーダ(図10)により復号される別の列アドレスに対応する別の8個のセンス増幅器/ラッチへルーティングされる。別の8ビットは、選択されたワードラインWL[0]に沿って、但し他のセルにおいて、かつメモリアレイ410(図4B)における対応する記憶素子ロケーションに書き込まれる。これらの他のセンス増幅器/ラッチの起動、および起動デバイスのオン切換は、タイミング図550に示されているものと同様であるが、これらが後のクロックサイクルの間に発生する点が異なる。8ビットデータのWRITEオペレーションは、サイクル6(CLK5からCLK6まで)における入力データDI2およびDI2’、等々、によって、選択されたワードラインWL[0]に沿って全てのビットが書き込まれるまで再度反復される。このページモード例では、ワードラインWL[0]に沿って2048ビットが256サイクルにおいて書き込まれる。DDRページモードのWRITEオペレーションは、次に、WL[0]が非活性化された時点で新しいワードラインを継続し、よって行デコーダにより選択される別のワードライン、例えばWL[1]が起動される。タイミング図550(図5B)に示されている波形は、ページ内の全てのビットが書き込まれるまで反復される。
図4A、図4B、図5Aおよび図5Bに関連して先に詳しく論じたように、本開示による第1のDDR互換性抵抗変化素子アレイアーキテクチャは、所定のアプリケーションにおいて、結果的に、WRITE(またはプログラム)オペレーションの間に内部データ経路上へ、アレイを制御するデジタル回路により使用されるシステムレベル電圧よりも比較的高い電圧のデータパルスをもたらすことができる。このようなアプリケーションにおいて、より高いこれらの電圧は、データ経路全体に沿って高電圧適合性トランジスタ(センス増幅器/ラッチを含む)を必要とする場合がある。また、同じく所定のアプリケーションにおいて、より大型であるこれらの高電圧コンポーネントは、メモリアレイ設計においてスケーリングおよび/またはコスト面の制約となる可能性もある。そのために、第2のDDR互換性抵抗変化素子アレイアーキテクチャを提示する。この第2のアーキテクチャは、これらの所定のアプリケーションにおいて大型かつ高電圧定格のコンポーネントの必要性を減じるために、または別段で排除するために使用可能な電圧シフト素子を含む。
、これらの各機能セクション、およびアレイに対するREADおよびWRITEオペレーション双方におけるその使用法を記述している。
本開示のこの第2のDDR互換性アーキテクチャにおける第1のセクション610は、メモリアレイ自体である。図4Bの第1のアーキテクチャの場合と同様に、これらは、個々のアレイセル(図6BにおけるCELLx0〜CELLx3)自体であって、各々抵抗変化素子(図6BにおけるSWx0〜SWx3)および選択素子(図6BにおけるFET
Tx0〜Tx3)を有する。これらのセルは、各々、図4Bに関連して先に詳述したように、ワードラインのアレイ、ビットライン対(各行毎)および選択ライン(各アレイ行毎)に応答してアドレス指定可能である。
5へ限定する。この方法では、図4Bの第1のDDR互換性アーキテクチャを用いる所定のアプリケーションにおいて必要とされるような、WRITEオペレーションの間のデータ経路全体に対するより大型かつ高電圧定格のコンポーネントの必要性が大幅に低減され、このようなアプリケーションにおける(例えば、スケーリングおよびコスト面での)より望ましい設計パラメータが見込まれる。
移し、フルSET電圧VDDx2および不揮発性記憶素子SWx0へのWRITE電流を有効化させる。しかしながら、図5Bに関連して先に述べたように、事例によっては、FET Tx0を飽和モードで動作することによって、対応する不揮発性記憶素子SWx0へ流れ込むSET電流を制限することが望ましい場合がある点は理解されるべきである。
ルトまでの範囲内である。電圧シフタ625の出力電圧OVSは、ゼロからVDDx2に切り替わる。本例では、偶数ワードラインWL[0]が選択されていることから、WRITE_EVENがVDDx2+VTHへ遷移すると書込み選択回路615のFET TWR_Eが起動され、かつ出力電圧OVSは、ビットラインBL[x]_D/RをVSET=VDDx2へ駆動し、かつ不揮発性記憶素子SWx0を論理「1」状態に対応する低い抵抗値に設定する。入力データが論理「0」であったとすれば、センス増幅器は、反対の状態であったものと思われ、かつ電圧シフタ625の出力電圧OVSは、低電圧、実質的にはゼロボルト、であって、不揮発性記憶素子SWx0をその予め設定された高抵抗RESET状態のままにしていたものと思われる。奇数番号のワードラインが選択されていれば、WRITE_EVENではなくWRITE_ODDが有効化され、かつ代わりにプログラミング電圧(OVS)がBL[x]_R/D上へ駆動されることになる点は留意されるべきである。先に説明したように、低いN_ISOLATE1電圧は、分離および平衡回路620を非活性に保つことから、電圧シフタ625と書込み選択615との組合せは、分離および平衡回路620によるWRITEオペレーションの実行を回避する。
に対して、第2のアーキテクチャが必要とする大型かつ高電圧定格のコンポーネントは遙かに少なく、よって、電力損は、より少ない電圧振幅によって大幅に低減され、結果的に、先述のように、このようなアプリケーションにおいて、例えばスケーリングおよびコスト面でより望ましい(好ましい)設計パラメータが得られる。
よびPSETに応答するセンス増幅器1030は、アレイデータを一時的に記憶し、かつこれをI/Oゲートブロック1040へ提供する。図4Bのアレイ行簡略図402および図6Bのアレイ行簡略図602を再度参照すると、メモリアレイ素子1010は、素子410および610に類似し、分離/書込み選択回路1020は、素子420、620および615に類似し、センス増幅器/ラッチ回路1030は、素子430および630に類似し、かつI/Oゲートブロック1040は、双方向データバス制御回路素子440および640に類似する。データI/Oバッファ/ドライバ1067を含むデータ・アウト・バッファ/デコーダ1060およびデータ・イン・バッファ/デコーダ1065は、図9における素子950に類似するものであって、メモリ1000と外部制御回路素子(マイクロプロセッサ、マイクロコントローラまたはFPGA等、但しこれらに限定されない)との間のインタフェース制御を提供する。
Claims (10)
- 抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第1の端子と第2の端子とを有する抵抗変化素子であって、前記第1の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも2つの不揮発性抵抗値間で切り替えることができ、第1の抵抗値は、第1の情報状態に対応し、かつ第2の抵抗値は、第2の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数のセンス増幅器であって、前記センス増幅器は各々、少なくとも1つのビットラインへ電気結合されかつオンチップ・データバスへ双方向データバス制御回路によって電気結合される少なくとも1つのデータラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記1つは、ワードラインによって選択されているセル選択デバイスにより抵抗変化素子へ電気結合されるビットラインへ電圧を印加するために使用されることが可能であり、
前記印加される電圧は、選択されたメモリセルの前記情報状態をプログラムするために使用され、かつ、
前記センス増幅器は、前記オンチップ・データバスにより提供されるデータ値を、前記データ値の不揮発性記憶装置に選択されている前記アレイ内の抵抗変化素子へ送信することができ、前記データ値は、外部データバスから前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供され、前記電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、抵抗変化素子メモリアレイ。 - 前記センス増幅器は、抵抗変化素子をプログラムするに足る高い電圧および電流容量の電圧ソースへ電気結合される、請求項1に記載の抵抗変化素子メモリアレイ。
- 前記オンチップ・データバスは、前記外部データバスの少なくとも2倍の数のデータ・バス・ラインを有する、請求項1に記載の抵抗変化素子メモリアレイ。
- 前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項1に記載の抵抗変化素子メモリアレイ。
- 抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第1の端子と第2の端子とを有する抵抗変化素子であって、前記第1の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも2つの不揮発性抵抗値間で切り替えることができ、第1の抵抗値は、第1の情報状態に対応し、かつ第2の抵抗値は、第2の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数のセンス増幅器であって、前記センス増幅器は各々、オンチップ・データバスへ双方向データバス制御回路によって、かつ電圧シフト素子の少なくとも1つの入力へ電気結合される、複数のセンス増幅器と、
前記電圧シフト素子は、少なくとも1つの入力端子と、少なくとも1つの出力端子とを備え、
前記電圧シフト素子の少なくとも1つの出力端子と少なくとも1つの前記ビットラインとの間へ導電経路を選択的に提供することができる相互接続回路と、を備え、
前記電圧シフト素子は、その入力端子のうちの少なくとも1つへ提供される論理レベル電圧に応答して、その出力端子のうちの少なくとも1つへプログラミング電圧を提供することができ、
前記抵抗変化素子メモリアレイ内の前記複数のメモリセルのうちの少なくとも1つは、前記複数のメモリセルのうちの前記少なくとも1つに関連づけられるワードラインおよび選択ラインを起動することによって選択され、
前記選択されたメモリセルは、所望される論理レベル電圧を前記電圧シフト素子の前記入力端子へ提供することと、前記プログラミング電圧を提供する前記電圧シフト回路の前記出力端子を、前記選択されたメモリセルに関連づけられかつ前記選択デバイスにより前記抵抗変化素子へ電気結合される前記ビットラインへ、前記相互接続回路を介して電気結合すること、によってプログラムされ、かつ、
前記オンチップ・データバス上へ駆動される情報状態に応答して、前記センス増幅器は、前記電圧シフト素子へデータ値を提供し、かつ前記データ値に応答して、前記電圧シフト素子は、選択された抵抗変化素子へ電気結合されるビットラインへプログラミング電圧を提供し、前記データ値は、外部データバスにより前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供され、前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、抵抗変化素子メモリアレイ。 - 前記抵抗変化素子は、2端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項5に記載の抵抗変化素子メモリアレイ。
- 前記センス増幅器は、予め選択された論理電圧レベルで動作する、請求項5に記載の抵抗変化素子メモリアレイ。
- 前記オンチップ・データバスは、前記外部データバスの少なくとも2倍の数のデータ・バス・ラインを有する、請求項5に記載の抵抗変化素子メモリアレイ。
- 前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項5に記載の抵抗変化素子メモリアレイ。
- 前記抵抗変化素子メモリアレイは、ダブル・データ・レート(DDR)メモリアーキテクチャと互換性がある、請求項5に記載の抵抗変化素子メモリアレイ。
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