KR100697142B1 - 반도체 기억 장치 - Google Patents

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Abstract

SOI 기판에 형성된 1 트랜지스터/1 셀 구조의 메모리 셀을 갖는, 고속 판독이 가능한 반도체 기억 장치를 제공한다. 반도체 기억 장치는, 절연층에 의해 베이스 기판과 분리된 반도체층을 갖는 소자 기판과, 상기 소자 기판의 반도체층에 배열 형성된 복수의 메모리 셀을 갖고, 각 메모리 셀은 부유 상태의 보디를 갖는 MOS 트랜지스터 구조를 갖고, 그 보디의 다수 캐리어 축적 상태에 의해 데이터를 기억하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하여 데이터 래치에 저장하고, 그 판독 데이터를 출력 회로에 전송함과 동시에 상기 선택 메모리 셀에 재기입을 행하는 감지 증폭기 회로를 갖는다.
감지 증폭기 회로, 출력 회로, 판독 데이터

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예에 따른 FBC 메모리의 감지 증폭기 회로의 구성을 도시하는 도면.
도 2는 감지 증폭기 회로의 다른 구성예를 도시하는 도면.
도 3은 감지 증폭기 회로의 다른 구성예를 도시하는 도면.
도 4는 도 1의 감지 증폭기 회로에 의한 판독 동작을 설명하기 위한 파형도.
도 5는 리프레시 동작을 설명하기 위한 파형도.
도 6은 도 3의 감지 증폭기 회로에 의한 판독 동작을 설명하기 위한 파형도.
도 7은 메모리 셀 어레이의 레이아웃을 도시하는 도면.
도 8은 도 7의 I-I' 단면도.
도 9는 도 7의 II-II' 단면도.
도 10은 도 7의 III-III' 단면도.
도 11은 메모리 셀 어레이의 등가 회로를 도시하는 도면.
도 12는 메모리 셀의 데이터 "1" 기입의 원리를 도시하는 도면.
도 13은 메모리 셀의 데이터 "0" 기입의 원리를 도시하는 도면.
도 14는 메모리 셀의 판독 원리를 도시하는 도면.
도 15는 메모리 셀의 전류 특성을 도시하는 도면.
도 16은 메모리 셀의 구성을 도시하는 도면.
도 17은 실시예의 판독 동작 시퀀스를 도시하는 도면.
도 18은 실시예에 따른 판독 사이클 시간을 종래예와 비교하여 도시하는 도면.
도 19는 셀 전류의 비트선 의존성을 도시하는 도면.
도 20은 셀의 판독에 필요한 시간 및 데이터 파괴에 이르는 시간의 비트선 전압 의존성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
11 : N+형층
12 : 절연층
13 : P형 실리콘층
14, 17 : 층간 절연막
15 : 게이트 전극(워드선)
16a, 16b : 소스, 드레인
18 : 컨택트
19 : 비트선
20 : N+ 폴리실리콘 필라
21 : 소스선
100 : 메모리 칩
101 : 메모리 셀 어레이
102 : 비트선 셀렉터
103 : 감지 증폭기 회로
104(104a∼104c) : 전송 회로
105 : 로우 디코더
106 : 로우 어드레스 버퍼
107 : 프리디코더
108 : 컬럼 어드레스 버퍼
109 : 데이터 입력 버퍼
110 : 데이터 출력 버퍼
111 : 오프 칩 드라이버
112 : 컨트롤러
113 : 전압 발생 회로
MC : 메모리 셀
41, 42 : 연산 증폭기
43 : 데이터 래치
44 : 클램프 회로
45 : 재기입 회로
MP1, MP2a, MP2b : 부하 PMOS 트랜지스터
N1 : 감지 노드
N2 : 참조 노드
120 : 참조 전압 발생 회로
44a : 더미 클램프 회로
102a : 스위치 회로
본 발명은, SOI 기판에 형성된 1 트랜지스터/1 셀 구조의 메모리 셀을 갖는 반도체 기억 장치에 관한 것이다.
최근, 종래의 DRAM 대체를 목적으로 하여, 보다 단순한 셀 구조로 다이내믹 기억을 가능하게 한 반도체 메모리가 제안되고 있다(비특허 문헌1 참조). 메모리 셀은, SOI 기판에 형성된 부유의 보디(채널 보디)를 갖는 하나의 트랜지스터로 구성된다. 이 메모리 셀은, 보디에 과잉의 다수 캐리어가 축적된 상태를 제1 데이터 상태(예를 들면, 데이터 "1"), 보디로부터 과잉의 다수 캐리어가 방출된 상태를 제2 데이터 상태(예를 들면, 데이터 "0")로 하여, 2치 기억을 행한다.
이하, 이러한 메모리 셀을 "FBC(Floating Body Cell)"이라고 하며, FBC를 이용한 반도체 메모리를 "FBC 메모리"라고 한다. FBC 메모리는, 통상의 DRAM과 같이 캐패시터를 이용하지 않으므로, 메모리 셀 어레이의 구조가 단순하고, 단위 셀 면적이 작으므로, 고집적화가 용이하다는 장점을 갖는다.
FBC 메모리의 데이터 "1"의 기입에는, 메모리 셀의 드레인 근방에서의 임팩트 이온화를 이용한다. 즉, 메모리 셀에 큰 채널 전류가 흐르는 바이어스 조건을 부여하여, 임팩트 이온화에 의해 발생하는 다수 캐리어를 보디에 축적한다. 데이터 "0" 기입은, 드레인과 보디 사이의 PN 접합을 순바이어스 상태로 하여, 보디의 다수 캐리어를 드레인측에 방출시키는 것에 의해 행해진다.
보디의 캐리어 축적 상태의 차이는, 트랜지스터의 임계값의 차이로서 나타난다. 따라서 임의의 판독 전압을 게이트에 공급하여, 셀 전류의 유무 또는 대소를 검출하는 것에 의해, 데이터 "0", "1"을 감지할 수 있다. 보디의 과잉의 다수 캐리어는, 장시간 방치하면, 소스, 드레인과의 사이의 PN 접합을 통하여 빠져나간다. 따라서, DRAM과 마찬가지로 일정 주기로 리프레시 동작을 행하는 것이 필요하다.
FBC 메모리의 특성 개선을 위해, 메모리 셀의 주 게이트와는 별도로, 보디에 용량 결합하는 보조 게이트를 설치하는 것도 제안되고 있다(특허 문헌1 및 특허 문헌2 참조).
<비특허 문헌1>
T.Ohsawa et al., "Memory Design Using One-Transistor Gain Cell on SOI", ISSCC Digest of TechniCal Papers, pp152-153, 2002
<특허 문헌1>
일본 특개2002-246571호 공보
<특허 문헌2>
일본 특개2003-31693호 공보
FBC 메모리는, 종래의 DRAM 대체를 목적으로 하고 있기 때문에, 종래의 DRAM과 동등하거나 그 이상의 고속 성능이 요구된다. 그러나, FBC 메모리의 데이터 판독 시의 비트선 레벨은, 임팩트 이온화를 억제하기 위해서는 낮게 해야하므로, 큰 셀 전류를 흘려, 높은 감지 감도를 얻는 것이 용이하지 않다. 큰 셀 전류를 흘릴 수 없으면, 메모리 셀의 드레인에 접속되는 비트선의 충방전에 시간이 걸리므로, 고속으로 판독할 수 없게 된다.
본 발명은, SOI 기판에 형성된 1 트랜지스터/1 셀 구조의 메모리 셀을 갖는 고속 판독이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 기억 장치는, 절연층에 의해 베이스 기판과 분리된 반도체층을 갖는 소자 기판과, 상기 소자 기판의 반도체층에 배열 형성된 복수의 메모리 셀을 갖고, 각 메모리 셀은 전기적으로 부유 상태의 보디를 갖는 MOS 트랜지스터 구조를 갖고, 그 보디의 다수 캐리어 축적 상태에 의해 데이터를 기억하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하여 데이터 래치에 저장하고, 그 판독 데이터를 출력 회로에 전송함과 함께 상기 선택 메모리 셀에 재기입을 행하는 감지 증폭기 회로를 갖는 것을 특징으로 한다.
이하, 도면을 참조하면서, 본 발명의 실시예를 설명한다.
우선, 본 발명의 실시예에 따른 FBC 메모리의 메모리 셀 어레이의 구성을 설명한다. 도 7은 메모리 셀 어레이의 평면도이고, 도 8, 도 9 및 도 10은 각각, 도 7의 I-I', II-II' 및 III-III'의 단면도를 도시하고 있다.
P형 실리콘 기판(10)의 표면에 N+형층(11)이 형성되고, 그 표면은 실리콘 산화막 등의 절연층(12)으로 피복되어 있다. 이 절연층(12) 위에, 이에 의해 기판(10)과는 분리된 활성층이 되는 P형 실리콘층(13)이 형성되어 있다. 이와 같은 SOI 기판의 실리콘층(13)에, 게이트 전극(15)과, N형 소스, 드레인 확산층(16a, 16b)이 형성되어, 부유의 보디를 갖는 N 채널 MOS 트랜지스터로 이루어지는 메모리 셀 MC가 구성된다.
실리콘층(13)은, 후에 형성되는 비트선(BL : 19)과 마찬가지로, 복수개의 스트라이프 형상으로 패터닝되고, 그 주위는 층간 절연막(14)으로 매립된다. 이와 같은 스트라이프 패턴의 각 실리콘층(13)에, 복수의 메모리 셀이 인접하는 것끼리 소스, 드레인 확산층(16a, 16b)을 공유하도록 배열된다. 게이트 전극(15)은, 비트선(BL : 19)과 교차하는 방향으로 배열되는 복수의 메모리 셀 MC에 걸쳐 연속하는 패턴으로서 형성되어, 워드선 WL이 된다. 메모리 셀의 소스 확산층(16a)은, 워드선과 병행하는 소스선(SL : 21)에 공통으로 접속된다. 셀 어레이 상은 층간 절연막(17)으로 피복되고, 이 위에 비트선(19)이 배치된다. 비트선(19)은 컨택트 플러그(18)를 통하여 각 메모리 셀 MC의 드레인 확산층(16b)에 접속된다.
절연막(12, 14)에는, 각 비트선(19) 사이의 스페이스에 위치하도록, 다결정 실리콘의 필라(20)가 매립되어 있다. 필라(20)는, 절연막(12)을 관통하여, 하단이 N+형 실리콘층(11)에 컨택트하고, 상단부는 절연막(14) 내에 위치하여, 각 메모리 셀 MC의 보디 하단부에 용량 결합한다. 이 필라(20)는, 메모리 셀의 보디의 전위를 제어하는 보조 게이트의 기능을 한다. 예를 들면, 실리콘층(11)을 통하여 필라(20)에 부전압을 공급하는 것에 의해, 메모리 셀 MC의 보디의 홀 축적 상태(데이터 "1" 상태)를 장시간 유지하는 것이 가능하게 된다.
이렇게 하여, 도 7에 도시한 바와 같이 메모리 셀 MC가 매트릭스 배열된 메모리 셀 어레이가 얻어진다. 메모리 셀 MC는 하나의 트랜지스터로 구성되기 때문에, 단위 셀 면적은 도 7에 파선으로 나타낸 바와 같이 작다. 따라서, 고밀도 집적화가 가능하다.
이어서 FBC 메모리의 동작 원리를, 도 12∼도 15를 참조하여 설명한다. 소스선 SL은, 항상 접지 전위 GND이다. 데이터 "1" 기입에는, 선택 워드선과 선택 비트선에, 이에 의해 선택되는 메모리 셀이 5극관 영역(전류 포화 영역)에서 동작하는 전압을 공급한다. 예를 들면 도 12에 도시한 바와 같이, 선택 워드선 WL에 1.5V, 선택 비트선 BL에 1.5V를 공급한다. 이에 의해 선택 메모리 셀은 5극관 영역에서 동작하고, 채널 전류가 흐름과 동시에, 드레인 근방에서 임택트 이온화가 발생한다. 임팩트 이온화의 결과 생성되는 다수 캐리어인 홀은, 보디의 하방으로 이동하여, 축적된다. 이 보디의 과잉 홀 축적 상태가 데이터 "1"이다.
데이터 "0" 기입에는, 메모리 셀의 드레인과 보디 사이의 PN 접합의 순바이어스 전류를 이용한다. 예를 들면 도 13에 도시한 바와 같이, 선택 워드선 WL에 1.5V를 공급한 상태에서, 선택 비트선 BL에 -1V를 공급한다. 이에 따라 선택 메모리 셀의 보디의 홀은, 순 바이어스된 PN 접합을 통하여 비트선 BL로 방출된다. 이 렇게 하여 얻어진, 보디에 과잉 홀이 없는 상태가 데이터 "0"이다.
데이터 기입 후, 워드선 WL에 음의 유지 전압(예를 들면 -1.5V)을 공급하여, 비트선을 0V로 함으로써, 데이터는 유지된다. 데이터 판독은, 메모리 셀을 임팩트 이온화가 발생하지 않을 정도의 온 상태로 바이어스하여, 셀 전류를 검출하는 것에 의해, 행해진다. 예를 들면 도 14에 도시한 바와 같이, 선택 워드선 WL에 1.5V를 공급하고, 선택 비트선 BL에 0.2V를 공급한다. 이에 의해, 메모리 셀은 3극관 동작 영역(선형 영역)의 온 상태가 된다. 데이터 "0", "1"에 따라 상이한 보디의 홀 축적 상태는, 백 바이어스의 상위, 따라서 메모리 셀의 임계값의 상위가 된다. 따라서 메모리 셀의 전류 특성은, 도 15에 도시한 바와 같이 데이터 "0", "1"에서 서로 다르고, 양자의 셀 전류의 차 ΔIds를 검출함으로써, 데이터 "0", "1"을 판별할 수 있다.
데이터 판독 시에는, 임팩트 이온화가 발생하지 않는 선형 영역을 이용함으로써, 선택 메모리 셀에 의한 데이터 파괴가 방지된다. 비선택 메모리 셀은, 워드선 WL을 -1.5V, 비트선 BL을 0V로 유지함으로써, 데이터 파괴가 발생하지 않는다.
이상의 동작 설명은, FBC 메모리의 기본적인 기입 및 판독 동작이지만, 이 실시예는, 고속 판독을 목적으로 하고 있다. 그 때문에 실제의 데이터 판독에는, (i) 상술한 기본 판독 동작 조건과 비교하여, 보다 임팩트 이온화가 발생하기 쉬운 바이어스 조건을 적용하고, 또한 (ii) 판독한 데이터를 즉시 재기입하는 판독 스킴(scheme)을 이용한다. 이 판독 동작의 상세 내용은, 후술하겠다.
도 16은, 이 실시예에 따른 FBC 메모리의 칩(100)의 구성을 도시한다. 메모 리 셀 어레이(101)는, 복수의 비트선의 범위마다 셀 유닛을 구성하는 것이 바람직하다. 각 셀 유닛의 비트선 BL은, 비트선 셀렉터(102)에 의해 선택된다. FBC 메모리는, DRAM 대체를 목적으로 하고 있으므로, DRAM과 마찬가지로 컬럼 어드레스 스트로브/CAS, 로우 어드레스 스트로브/RAS에 의해 제어되는 어드레스 다중화를 이용한다. 로우 어드레스 신호는, 로우 어드레스 버퍼(106)에 의해 추출되어, 프리디코더(107)를 통하여 로우 디코더(105)에 공급된다. 로우 디코더(105)는 로우 어드레스 신호에 따라 메모리 셀 어레이(101)의 워드선 WL 선택을 행한다. 컬럼 어드레스 신호는 컬럼 어드레스 버퍼(108)에 의해 추출되어, 비트선 셀렉터(102)에 공급되고, 비트선 선택을 행한다.
비트선 셀렉터(102)에 의해 선택된 비트선 BL은, 감지 증폭기 회로(103)에 접속되어 있다. 감지 증폭기 회로(103)는 전송 회로(104)를 통하여, 판독 데이터선 Q, /Q, 기입 데이터선 D와 선택적으로 접속된다. 기입 데이터는, 데이터 입력 패드 Din으로부터, 입력 버퍼(109)를 통하여 기입 데이터선 D에 공급된다. 데이터선 D의 기입 데이터는, 감지 증폭기 회로(103)를 통하여, 비트선 셀렉터(102)에 의해 선택된 비트선 BL에 공급된다. 판독 데이터는, 판독 데이터선 Q, /Q를 통하고, 출력 회로를 통하여 데이터 출력 패드 Dout에 출력된다. 출력 회로는, 출력 버퍼(110)와, 오프 칩 드라이버(111)로 구성된다.
메모리 칩(100)에는 이 외에, 다양한 제어 신호를 발생하는 컨트롤러(112), 다양한 내부 전압을 발생하는 전압 발생 회로(113)가 설치된다.
이어서 이 실시예의 FBC 메모리에서의 감지 회로계의 구체적인 구성을, 도 1 을 참조하여 설명한다. 감지 증폭기 회로(103)는 셀 어레이(101)의 비트선으로부터 판독 데이터가 전송되는 감지 노드 N1과, 참조 전압 VSAR이 공급되는 참조 노드 N2 사이의 차전압을 증폭하는 연산 증폭기(41)를 갖는다. 감지 노드 N1은 클램프 회로(44)를 통하고, 또한 비트선 셀렉터(102)를 통하여 셀 어레이(101)의 비트선 BL에 접속된다. 감지 노드 N1은 다이오드가 접속된 부하 PMOS 트랜지스터 MP1을 통하고, 감지 증폭기 활성화용 PMOS 트랜지스터 MP3을 통하여 전원 단자 Vcc에 접속된다. 부하 PMOS 트랜지스터 MP1을 대신하여 저항 소자를 이용할 수도 있다. 참조 노드 N2에 공급하는 참조 전압 VSAR은, 감지 노드 N1에 얻어지는 데이터 "1", "0"의 판독 전압의 중간 전압값으로서, 참조 전압 발생 회로(120)에 의해 발생된다.
클램프 회로(44)는, 판독 시에 선택 메모리 셀의 드레인에 공급되는 전압값을 설정하기 위해, 비트선 BL의 전압을 클램프하기 위한 것으로, 감지 노드 N1과 비트선 셀렉터(102)의 노드 N0과의 사이에 삽입된 클램프용 NMOS 트랜지스터 MN1과, 비트선 전압을 귀환하여 트랜지스터 MN1의 게이트를 제어하는 연산 증폭기(42)로 구성된다. 연산 증폭기(42)의 참조 입력 단자에는, 참조 전압 VBLR이 공급되며, 이에 따라 판독 시의 비트선 BL의 전압은 VBLR로 설정된다.
연산 증폭기(41)의 출력 노드 N11에는, 판독 데이터 및 기입 데이터를 유지하기 위한 데이터 래치(43)가 접속되어 있다. 데이터 래치(43)의 두개의 노드 N11, N12에 의해 게이트가 제어되는 NMOS 트랜지스터 MN3, MN4와, 이들 드레인과 데이터선 Q, /Q의 사이에 삽입된 NMOS 트랜지스터 MN5, MN6은 판독 데이터를 출력 하기 위한 전송 회로(104a)를 구성하고 있다. NMOS 트랜지스터 MN5, MN6은 판독 데이터를 출력할 때에 제어 신호 RCS에 의해 게이트가 구동되어 온 상태가 된다.
기입용 데이터선 D와 비트선 셀렉터(102)의 노드 N0 사이에 삽입된 NMOS 트랜지스터 MN7은 기입 데이터를 셀 어레이에 전송하기 위한 전송 회로(104b)를 구성하고 있다. 기입 데이터는 이 NMOS 트랜지스터 MN7을 통하여, 클램프 회로(44)를 바이패스하는 기입 데이터 전송선(46)을 통하여, 직접 비트선 셀렉터(102)의 노드 N0에 전송하는 것도 가능하다. 그러나 이 실시예에서는, 기입 데이터는 일단, NMOS 트랜지스터 MN2를 통하여 데이터 래치(43)에 저장된다.
따라서, 데이터 래치(43)의 노드 N11과 기입 데이터 전송선(46) 사이에 접속된 NMOS 트랜지스터 MN2는 기입 데이터를 셀 어레이(101)에 전송하기 위한 기입 데이터 전송용의 전송 회로(104c)를 구성한다. 이 전송 회로(104c)는 이 실시예에서는, 데이터 래치(43)에 판독된 데이터를 셀 어레이(101)의 선택 셀에 재기입하기 위해서도 이용된다.
감지 증폭기 회로(103)의 참조 전압 VSAR은, 판독 데이터 "1", "0"일 때에 감지 노드 N1에 얻어지는 전압의 중간값인 것이 필요하다. 그 때문에 이 실시예에서는, 참조 전압 발생 회로(120)에 데이터 "1"을 기입하는 참조 셀 RMC1과 데이터 "0"을 기입하는 참조 셀 RMC0의 두개가 이용된다. 참조 전압 발생 회로(120)는, 이 두개의 참조 셀 RMC1, RMC0의 셀 전류 I1, I0을 합성하는 것에 의해 참조 전압 VSAR을 생성하도록 구성되어 있다.
참조 셀 RMC1, RMC0은 메모리 셀 MC와 동일한 구조를 갖고, 동일한 워드선 WL에 의해 동시에 구동된다. 참조 셀 RMC1, RMC0이 각각 접속되는 참조 비트선 RBL1, RBL0은, 스위치 회로(102a)를 통하고, 더미 클램프 회로(44a)를 통하여, 참조 노드 N2에 접속된다. 스위치 회로(102a)는 데이터 판독 시 동시에 온 상태로 구동되어 두개의 참조 비트선 RBL1, RBL0을 참조 노드 N2에 공통 접속하기 위한, 더미 셀렉트 게이트로서의 전송 게이트 SW1a, SW0a를 갖는다.
스위치 회로(102a)는 또한 참조 셀 RMC1, RMC0에 "1", "0"의 참조 데이터를 기입하기 위해 전송 게이트 SW1b, SW0b를 갖는다. 즉 이들 전송 게이트 SW1b, SW0b는 각각 참조 데이터 기입에 필요한 비트선 전압 1.5V, -1V를 출력하는 전원선 Vd1, Vd0에 접속되어 있다.
더미 클램프 회로(44a)는 판독 시에 참조 비트선 RBL1, RBL0의 전압을 클램프하기 위한 것으로, 클램프 회로(44)와 마찬가지로 구성된다. 참조 노드 N2에는 두개의 다이오드 접속된 부하 PMOS 트랜지스터 MP2a, MP2b가 접속된다. 이들 부하 PMOS 트랜지스터 MP2a, MP2b는 부하 PMOS 트랜지스터 MP1과 동일한 사이즈와, 동일한 전류 구동 능력을 갖는다. 두개의 부하 PMOS 트랜지스터 MP2a, MP2b를 대신하여, 감지 노드 N1측의 부하 PMOS 트랜지스터 MP1의 2배의 전류 구동 능력을 갖는 하나의 부하 PMOS 트랜지스터를 이용해도 된다.
이와 같은 참조 전압 발생 회로(120)를 이용함으로써, 부하 PMOS 트랜지스터 MP2a, MP2b에는 두개의 참조 셀 RMC1, RMC0의 셀 전류를 가산하여 1/2로 된 전류가 흐른다. 즉 셀 어레이(101)가 있는 메모리 셀이 선택되었을 때, 데이터 "1", "0"에 대응하여 셀 전류 Icell1, Icell2가 흐르는 것으로 한다. 참조 전압 발생 회로(120)에서는 이 때, 참조 셀 RMC1, RMC0이 동시에 선택되고, 이들에 각각 셀 전류 I1, I0이 흐른다. 이들 셀 전류 I1, I0에 의해, 참조 노드 N2에 접속된 부하 PMOS 트랜지스터 MP2a, MP2b에는 각각 (I0+I1)/2로 되는 전류가 흐른다. 이에 의해, 참조 노드 N2에는 데이터 "1", "0"의 판독 전압의 중간값의 참조 전압 VSAR이 얻어진다.
이어서, 이 실시예에 따른 FBC 메모리의 데이터 판독 동작을 설명한다. 우선 그 개요를 설명하면, 이 실시예에서는 첫째, 판독 시의 비트선 전압(즉 드레인 전압)을 종래보다도 높인다. 비트선 전압을 높이면, 셀 전류가 증가하기 때문에, 비트선의 충방전이 고속으로 행해진다. 또한, 감지 노드의 전압 진폭이 증대하기 때문에, 감지 감도가 높아진다. 한편, 판독 시의 비트선 전압을 높이면, 임팩트 이온화가 발생하여, "0" 데이터가 파괴될 가능성이 생긴다. 그러나, 비트선 전압을 "1" 데이터를 기입할 때의 그것(약 1.5V)보다도 낮게 하면, 임팩트 이온화에 의한 홀 생성량을 억제할 수 있으므로, 1회의 판독으로는 데이터 파괴가 발생하지 않도록 할 수 있다.
1회의 판독으로는 데이터가 파괴되지 않아도, 판독 동작을 몇회나 반복하면, 데이터 파괴가 발생한다. 따라서 이 실시예에서는, 둘째 데이터를 판독할 때마다, 재기입을 행한다. 즉 도 17에 도시한 바와 같이, 종래의 판독 동작에서의 비트선 전압 Va보다 높은 비트선 전압 Vb에서 판독을 행하며(STEP1), 이어서 그 판독 데이터를 재기입하는(STEP2) 판독 시퀀스를 이용한다.
단, 판독 동작에서 디스터브를 받는 것은 "0" 데이터의 셀뿐이므로, 데이터 재기입은, "0" 데이터의 경우에만 필요하다. "0" 데이터 기입은, 셀의 드레인측 PN 접합을 순바이어스하여, 보디의 홀을 빼낸다. 따라서 임팩트 이온화에 의해 홀을 서서히 보디에 축적하는 "1" 기입과 비교하여, 기입 시간이 짧아도 된다. 게다가 이 실시예에서는, 판독 시의 드레인 전압이 종래보다 높다고는 해도, "1" 기입시의 그것보다 낮은 값으로 억제함으로써, 판독 기간 내에 생성되는 홀의 양은 적으므로, "0" 데이터로부터의 임계값의 편차도 근소하게 억제할 수 있다. 따라서, 재기입에 필요한 시간은, 통상의 기입 시간과 비교하여 짧아도 된다. 이상에 의해 이 실시예에 따른 판독 시퀀스에 의하면, 도 18에 도시한 바와 같이 판독 시간과 재기입 시간을 추가한 판독 사이클 시간은, 종래의 판독 시간보다 짧게 할 수 있다.
다음 이 실시예에서의 판독 시의 비트선 전압 Vb의 설정법을 구체적으로 설명한다.
도 19는 데이터 "1", "0"의 판독 시의 셀 전류 Icell과 비트선 전압(드레인 전압) VBL의 관계를 도시하고 있다. 도 19에 도시한 바와 같이, 셀 전류 특성은 비트선 전압 VBL에 따라, 3개의 영역 A, B, C로 나눌 수 있다. 영역 A는, 비트선 전압 VBL이, 임팩트 이온화가 거의 발생하지 않을 정도로 낮다. 이 범위의 비트선 전압을 이용하면, 셀 데이터를 리프레시할 때까지 판독 동작을 반복해도, 데이터가 파괴되지는 않는다. 종래에는 이와 같은 비트선 전압을 이용하는 것이 고려되었다.
영역 B는, 영역 A보다 비트선 전압이 높다. 이 영역 B는 임팩트 이온화가 어느 정도 발생하지만, 영역 A와 비교하여 셀 전류가 크다. 또한 데이터 "1", "0"의 셀 전류 차 ΔIb는, 영역 A의 그것 ΔIa보다도 크다. 그러나, 임팩트 이온화에 의한 홀 생성량은 데이터 "1" 기입 시의 그것과 비교하여 적다. 이 때문에, 1회의 판독 동작으로는 "0" 데이터의 파괴는 발생하지 않지만, 리프레시 사이클 내에 복수회의 판독을 반복하면, "0" 데이터 파괴가 발생한다.
영역 C는, 비트선 전압이 영역 B보다 더 높은 범위로서, 영역 B보다도 임팩트 이온화에 의한 홀 생성량이 크다. 따라서, 1회의 판독 동작으로 "0" 데이터 파괴가 발생한다. 셀 전류 및 데이터 "1", "0"의 셀 전류 차는 영역 B와 큰 차이가 없다.
이 실시예에서는, 영역 B의 비트선 전압 VBL을 이용한다. 이와 같은 비트선 전압을 이용함으로써, 데이터 "1", "0"의 셀 전류 차가 커지므로, 감지 감도가 높아지는 것은 다음과 같이 설명된다.
판독 시의 워드선 전압을 VWL로 하면, 셀의 임계값이 Vth일 때의 셀 전류 Icell은 다음의 식으로 표현된다.
Figure 112004019389019-pat00001
β는 상수이다. 셀 데이터가 "1", "0"인 경우의 셀 임계값을 각각 Vth1, Vth0으로 하면, 양 케이스의 셀 전류 차 ΔIcell은 다음과 같다.
Figure 112004019389019-pat00002
수학식 2로부터, 판독 시의 비트선 전압 VBL을 높이면, 그만큼 셀 전류차 ΔIcell이 커져, 감지 감도가 높아지는 것을 알 수 있다.
이어서, 도 19에 도시한 바와 같이, 영역 A, B, C의 경계의 비트선 전압을 Va, Vb로 하고, 이 실시예에서는 비트선 전압으로서, Vb 혹은 그 이하의 값을 이용한다. 이 비트선 전압 Vb는 다음과 같이 결정된다.
도 20은 판독 시에 셀 데이터를 데이터 래치에 저장할 때까지 필요한 시간 tR과, 판독 상태를 지속시켰을 때에 데이터 파괴에 의해 판독할 수 없게 되기까지의 시간 tD를 비트선 전압 VBL의 함수로서 도시한 것이다. tR은, 다음과 같이 표현된다.
Figure 112004019389019-pat00003
CBL은 비트선 용량, ΔVBL은 데이터 감지에 필요한 비트선 전압 진폭이고, toffset은, 판독 시간에 차지하는 감지 시간 이외의 기여분(워드선 전압 천이나 데이터 출력 등)이다. tR은 셀 전류가 클수록 짧아진다. 셀 전류는 선형 영역(3극관 영역)에서는 비트선 전압이 높을수록 커지지만, 포화 영역(5극관 영역)이 되면, 비트선 전압 의존성이 없어진다. 이 때문에 tR은, 비트선 전압을 높여도, 임의의 값 이하로는 내려가지 않는다.
한편, tD는, 판독 상태를 지속시킨 경우에, "0" 데이터의 임계값이 변화하여, "1" 데이터와의 판별을 행할 수 없게 되기까지의 시간이다. 임계값이 어느 정도 시프트하면, 데이터 판별 불능이 될지는, 감지 증폭기 회로에 의해 결정된다. 그 임계값의 시프트량을, ΔVth0이라고 기재한다. "0" 데이터의 임계값 전압이 ΔVth0만큼 어긋나는데 필요한 시간 tD는 임팩트 이온화에 의한 홀의 생성량에 의해 결정된다. 임팩트 이온화는, 셀 트랜지스터가 포화 영역에 들어감으로써 현저하게 된다. 포화 영역에 들어가고나서도, 비트선 전압을 높이면 홀의 생성량은 더 많아진다.
이상, 도 20에 도시한 바와 같이, tR과 tD의 곡선은 어느 한 점에서 교차한다. 이 실시예에서, 1회의 판독으로 데이터 파괴가 발생하지 않도록 하기 위해서는, tR이 tD를 넘지 않는 비트선 전압의 범위를 이용하는 것이 필요하다. 즉, tR 과 tD의 곡선의 교차점의 비트선 전압 VBL이, 이 실시예에서 이용되는 판독 비트선 전압의 상한값 Vb가 된다. tD가 리프레시 사이클 시간 tRF로 될 때의 비트선 전압 Va가 종래의 판독 비트선 전압이 된다.
이어서, 도 1에 도시하는 감지 증폭기 회로에 의거하여, 판독 동작을 설명한다. 도 4는 판독 시의 주요 신호의 동작 파형을 도시하고 있다. 판독 동작은 상 술한 바와 같이, 2 단계 STEP1, STEP2에서 행해진다. 제1 단계 STEP1에서는 감지 증폭기 활성화 신호 SAEN, SAENn을 각각 "H", "L", 래치 신호 LTC를 "H"로 하여, 감지 증폭기 회로(103)가 활성화된다. 워드선 WL과 비트선 BL에 의해 선택된 셀의 데이터는 비트선 셀렉터(102)를 통하고, 클램프 회로(44)를 통하여 감지 노드 N1로 전송된다.
참조 전압 발생 회로(120)에서는 이 때, 스위치 회로(102a) 내의 전송 게이트 SW0a, SW1a가 온, SW0b, SW1b가 오프 상태로 된다. 이에 의해, 참조 셀 RMC1, RMC0의 데이터가 동시에 판독되어, 감지 증폭기 회로(103)의 참조 노드 N2에, 참조 전압 VSAR이 공급된다. 감지 노드 N1에 얻어지는 판독 전압과, 참조 노드 N2의 참조 전압 VSAR과의 비교에 의해, 연산 증폭기(41)의 출력의 "H", "L"이 결정된다. 판독 데이터는 데이터 래치(43)에 저장된다.
이 판독 기간 중, 클램프 회로(44)에 공급되는 참조 전압 VBLR은, VBLR=Vb로 설정된다. 즉, 선택 셀의 비트선 전압은 Vb로 제어된다. 참조 전압 발생 회로(120)측도 마찬가지로, 더미 클램프 회로(44a)에는 참조 전압 VBLR=Vb가 공급되고, 참조 셀 RMC1, RMC0이 접속된 참조 비트선 전압은 Vb로 제어된다.
제2 단계 STEP2에서는, 판독 데이터의 출력 동작과 동시에, 재기입이 행해진다. 즉, 판독 전송 회로(104a)의 제어 신호 RCS가 "H"가 되고, 데이터 래치(43)에 판독된 데이터는 데이터선 Q, /Q에 전송되어, 출력 버퍼를 통하여 칩 외부에 출력된다. 제어 신호 RCS와 동시에, 기입 전송 회로(104c)의 제어 신호 SAON이 "H"가 되고, 데이터 래치(43)의 데이터가 전송 회로(104c)를 통하여 셀 어레이로 전송되 어, 재기입이 행해진다. 구체적으로, 판독 데이터가 "1", "0"일 때, 데이터 래치(43)의 노드 N11은 각각 "L"(예를 들면, -1V), "H"(예를 들면, 1.5V)이다. 이 노드 N11의 전압이 선택 비트선에 전송되어, 데이터 "1", "0"의 기입 동작이 행해진다(도 12 및 도 13 참조).
데이터 재기입의 시간(즉 SAON="H"의 시간) τ1은 판독 데이터 출력의 시간(즉, RCS="H"의 시간)보다 짧아도 되고, 또한 도 5에 도시한 통상의 데이터 리프레시 동작에 의한 재기입의 시간 τ2보다 짧아도 된다. 그 이유는 다음과 같다. 데이터 리프레시는, 특히 "1" 데이터 셀의 홀 축적량의 감쇠에 의한 데이터 소실을 방지하기 위해 필요하다. 그 때문에 일정 주기마다 충분한 재기입을 행할 필요가 있다. 이것에 대하여, 이 실시예에서의 재기입은 판독 조건을 가속한 결과의 "0" 데이터의 임계값 시프트를 복귀할 수 있으면, 충분하기 때문이다. 또 이 실시예에서는, 판독 데이터가 "1"인 경우에도, 제2 단계 STEP2에서 재기입이 행해진다. 그러나, "1" 데이터는 판독에 의한 디스터브를 받지 않으므로, 리프레시 시와 같은 긴 재기입 시간을 필요로 하지 않는다.
제2 단계 STEP2에서는, 참조 셀 RMC1, RMC0의 재기입도 동시에 행해진다. 이 때, 스위치 회로(102a)에서는, 제어 신호 SAON과 동기하여, 전송 게이트 SW0b, SW1b가 온, 전송 게이트 SW0a, SW1a가 오프 상태로 되며, 참조 셀 RMC1, RMC0에 각각 "1", "0"의 재기입이 행해진다. 이 재기입시 참조 비트선 RBL에 공급되는 전압 1.5V, -1V는 전용 전원선 Vd1, Vd0으로부터 공급된다.
이상과 같이, "1", "0" 데이터를 참조 셀 RMC1, RMC0에 동시에 기입할 수 있 는 기능이 있으면, 참조 셀 RMC1, RMC0의 동시 리프레시도 가능하게 된다. 또한, 참조 셀 RMC1, RMC0의 리프레시 동작을 노멀 셀 MC의 리프레시와 동시에 실행할 수 있다. 따라서, 리프레시 동작에 필요한 시간을 단축하는 것이 가능하다. 즉, 도 1에 도시한 스위치 회로(102a)를 이용한 리프레시 시간의 단축의 방식은, 상술한 2 단계의 판독에 의한 판독 시간의 단축의 방식을 채용하지 않는 경우에도, 의미가 있다.
이어서 데이터 기입 동작을 설명한다. 칩 외부로부터 공급되는 기입 데이터는, 기입용 데이터선 D로부터 전송 회로(104b, 104c)를 통하여 감지 증폭기 회로(103)의 래치 회로(43)에 일단 로드된다. 이 기입 데이터는, 전송 회로(104c), 전송선(46)을 통하여, 또한 비트선 셀렉터(102)를 통하여 비트선 BL에 공급된다. 비트선 BL에 전송되는 전압은 데이터 "1", "0"에 대응하여 각각 1.5V, -1V이다(도 12 및 도 13 참조). 단, 기입 데이터를 래치 회로(43)에 로드하지 않고, 데이터선 D로부터 직접 셀 어레이에 전송하여 기입을 행할 수도 있다.
참조 셀 RMC1, RMC0에의 데이터 기입은, 1.5V, -1V의 전원선 Vd1, Vd0의 전압을 스위치 회로(102a)를 통하여 참조 비트선 RBL1, RBL0에 동시에 전송하여 행해진다.
이상 설명한 바와 같이 이 실시예에서는, 판독 시의 비트선 전압을 종래보다 높게 설정한 판독한 단계 STEP1과, 판독 직후의 데이터의 재기입 단계 STEP2를 포함하는 판독 시퀀스를 이용한다. 이에 의해, FBC 메모리의 판독 시간의 단축이 도모된다. 또한, 높은 비트선 전압을 이용함으로써, 감지 감도가 향상한다.
감지 증폭기 회로계의 다른 구성예를 몇가지 설명한다. 도 1에서는, 참조 셀 MC1, MC0에 "1", "0" 데이터를 기입하기 위해, 고유의 내부 전원 전압이 공급되는 전원선 Vd1, Vd0을 준비하고 있다. 이것에 대하여 도 2는 참조 셀 RMC1, RMC0에 각각 기입을 행하기 위한, 외부 단자에 연결되는 기입용 데이터선 DR1, DR0을 배치한 예이다. 그 외에는, 도 1과 마찬가지이다.
이와 같은 데이터선 DR1, DR0을 준비하면, 칩 외부로부터 데이터선 DR1, DR0에 공급하는 데이터를 선택함으로써, 참조 셀 RMC1, RMC0의 데이터를 변경할 수 있다. 예를 들면, 참조 셀 RMC1, RMC0의 "1", "0" 데이터를 고정하지 않고, 리프레시 사이클마다 역데이터로 할 수 있다. 이것은, "1" 데이터를 계속 기입하는 것에 의한 셀 트랜지스터의 열화가 억제되기 때문에, 유용하게 된다. 또한 테스트 공정에서도, 참조 셀 RMC1, RMC0의 기입 데이터를 임의로 선택할 수 있기 때문에, 테스트 공정의 유연성이 증가한다.
도 3은, 또 다른 감지 증폭기 회로(103)의 구성예이다. 도 1 및 도 2의 감지 증폭기 회로에서는, 제어 신호 SAON에 의해 제어되는 전송 회로(104c)가 통상의 데이터 기입에도 판독 시의 재기입에도 이용된다. 따라서, "1" 데이터가 판독된 경우에도, 재기입이 행해진다. 상술한 바와 같이, "1" 데이터의 재기입은 필요없다기보다, 쓸데없는 비트선의 충방전 동작을 행하고, 저소비 전력화를 위해서는 바람직하지 않다.
도 3의 감지 증폭기 회로(103)는 이 점을 개선한 것으로, 기입 데이터 전송 회로(104c)와는 별도로, "0" 데이터가 판독된 경우에만 재기입을 행하기 위한 재기 입 회로(45)를 구비하고 있다. 재기입 회로(45)는, 기입 데이터 전송선(46)에 접속된 NMOS 트랜지스터 MN8, MN9의 직렬 회로로 구성된다. NMOS 트랜지스터 MN9의 소스는 "0" 기입용의 비트선 전압이 되는 -1V의 전원선 Vd에 접속되고, 게이트는 재기입용의 제어 신호 WB에 의해 구동된다. NMOS 트랜지스터 MN8의 게이트는 데이터 래치(43)의 노드 N12에 의해 구동된다.
도 3의 감지 증폭기 회로(103)를 이용했을 때의 데이터 판독 동작 파형을 도 6에 도시한다. 제1 단계 STEP1은, 도 4와 마찬가지이다. 제2 단계 STEP2의 데이터 재기입에는 제어 신호 SAON을 "H"로 하지 않고, 재기입 제어 신호 WB를 "H"로 한다. 단계 STEP1에서 판독한 데이터가 "0"인 경우, 데이터 래치(43)의 노드 N12는 "H"이다. 따라서 이 때, 재기입 회로(45)의 NMOS 트랜지스터 MN8, MN9가 모두 온 상태로 되어, -1V가 비트선으로 전송된다. 이에 의해, "0" 데이터의 재기입이 행해진다. 단계 STEP1에서의 판독 데이터가 "1"인 경우, NMOS 트랜지스터 MN8은 오프를 유지하고, 재기입은 행해지지 않는다. 이 때 비트선 전압은, 0≤VBL≤Vb의 범위에 머물며, 셀 데이터는 유지된다.
제어 신호 WB를 "H"로 하는 재기입의 시간 τ1은 판독 데이터 출력을 위한 제어 신호 RCS="H"의 시간보다 짧아도 되고, 도 5에 도시한 리프레시 시의 재기입 시간 τ2보다 짧아도 되고, 도 1 및 도 2의 감지 증폭기 회로를 이용한 경우와 동일하다.
본 발명은, 상기 실시예에 한정되는 것은 아니다. 예를 들면 실시예에서는, 메모리 셀이 NMOS 트랜지스터 구조인 예를 설명했지만, PMOS 트랜지스터 구조를 이용할 수도 있다. PMOS 트랜지스터 구조의 메모리 셀의 경우에는, 각 회로 요소의 PMOS 트랜지스터, NMOS 트랜지스터를 반대로 함과 동시에, 전압 관계를 실시예와는 반대로 하면 된다.
기타 본 발명은, 그 취지를 이탈하지 않는 범위에서 다양하게 변형하여 실시하는 것이 가능하다.
본 발명에 따르면, SOI 기판에 형성된 1 트랜지스터/1 셀 구조의 메모리 셀을 갖는, 고속 판독 가능한 반도체 기억 장치를 제공할 수 있다.

Claims (16)

  1. 절연층에 의해 베이스 기판과 분리된 반도체층을 갖는 소자 기판과,
    상기 소자 기판의 반도체층에 배열 형성된 복수의 메모리 셀을 갖고, 각 메모리 셀은 전기적으로 부유 상태의 보디를 갖는 MOS 트랜지스터 구조를 갖고, 그 보디의 다수 캐리어 축적 상태에 의해 데이터를 기억하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하여 데이터 래치에 저장하고, 그 판독 데이터를 출력 회로에 전송함과 함께 상기 선택 메모리 셀에 재기입을 행하는 감지 증폭기 회로
    를 포함하고,
    상기 감지 증폭기 회로에 의한 상기 선택 메모리 셀의 판독 동작은, 선택 메모리 셀을 온시키는 게이트 전압 및 드레인 전압을 인가하여 셀 전류를 검출하는 것으로서, 그 드레인 전압은 상기 메모리 셀 어레이의 데이터 리프레시의 주기에 상당하는 시간 판독 상태를 지속시켜도 데이터가 파괴되지 않는 제1 드레인 전압보다 높고, 1회의 판독 동작으로 데이터가 파괴되는 제2 드레인 전압 이하의 값으로 설정되는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 선택 메모리 셀의 판독 시의 드레인 전압은, 상기 선택 메모리 셀의 데이터를 판독하여 상기 데이터 래치에 저장할 때까지 필요한 시간이, 상기 선택 메모리 셀의 판독 상태를 지속시킨 경우에 데이터가 파괴되기까지의 시간을 넘지 않는 전압 범위 내로 설정되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 감지 증폭기 회로에 의한 상기 선택 메모리 셀의 재기입 동작의 시간은, 통상의 기입 동작의 시간보다 짧은 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 감지 증폭기 회로에 의한 상기 선택 메모리 셀의 재기입 동작의 시간은, 데이터 리프레시 시의 재기입 동작의 시간보다 짧은 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 감지 증폭기 회로의 데이터 래치에 판독된 데이터를 상기 출력 회로에 전송하기 위한 제1 전송 회로와,
    상기 데이터 래치에 판독된 데이터를 상기 메모리 셀 어레이의 선택 메모리 셀에 재기입하기 위한, 상기 제1 전송 회로와 동시에 온 상태로 되는 기간을 갖는 제2 전송 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제2 전송 회로는, 통상의 기입 동작 및 데이터 리프레시 동작에 있어서 상기 데이터 래치가 유지하는 데이터를 상기 메모리 셀 어레이에 전송하기 위해서도 이용되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 선택 메모리 셀에의 재기입 시에 제2 전송 회로가 온 상태로 되는 기간은, 통상의 기입 시 및 데이터 리프레시 동작 시에 온 상태로 되는 기간보다 짧은 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 감지 증폭기 회로는, 상기 데이터 래치에 판독된 데이터를, 그것이 2치 데이터 중 판독 시에 디스터브를 받는 데이터인 경우에만 상기 선택 메모리 셀에 재기입하기 위한 재기입 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 재기입 회로는, 기입 데이터를 상기 메모리 셀 어레이의 비트선에 전송하기 위한 전송선과 재기입용 전원선의 사이에 직렬로 접속되어, 상기 데이터 래치의 한쪽의 데이터 노드에 의해 게이트가 제어되는 제1 트랜지스터와, 재기입을 위 한 제어 신호에 의해 게이트가 제어되는 제2 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 감지 증폭기 회로는,
    한쪽의 입력 단자를 셀 데이터가 전송되는 감지 노드, 다른 쪽의 입력 단자를 참조 전압이 공급되는 참조 노드로 하는 연산 증폭기와,
    상기 연산 증폭기의 출력 단자에 접속되어 판독 데이터를 유지하는 상기 데이터 래치와,
    상기 감지 노드에 접속된 제1 전류원 부하와,
    상기 참조 노드에 접속된 제2 전류원 부하를 포함하여 구성된, 상기 참조 전압을 발생하기 위한 참조 전압 발생 회로
    를 갖는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 참조 전압 발생 회로는,
    제1 및 제2 참조 비트선에 각각 접속되어 상이한 참조 데이터가 기입되는 제1 및 제2 참조 셀과,
    판독 시에 상기 제1 및 제2 참조 비트선을 상기 참조 노드에 공통으로 접속하기 위한 제1 및 제2 전송 게이트 및, 기입 시에 상기 제1 및 제2 참조 비트선에 각각 참조 데이터 기입용이 상이한 전압을 공급하기 위한 제3 및 제4 전송 게이트를 갖는 스위치 회로를 갖고,
    상기 제2 전류원 부하가 상기 제1 전류원 부하의 2배의 전류 구동 능력을 갖는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 참조 셀은, 상기 선택 메모리 셀의 재기입 시에 동시에, 참조 데이터가 기입되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제3 및 제4 전송 게이트를 통하여 각각 상기 제1 및 제2 참조 비트선에 접속되는, 상기 참조 데이터 기입용이 상이한 전압이 공급되는 제1 및 제2 전원선을 갖는 것을 특징으로 하는 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 제3 및 제4 전송 게이트를 통하여 각각 상기 제1 및 제2 참조 비트선에 접속되는, 상기 제1 및 제2 참조 셀에의 참조 데이터 기입을 위한 제1 및 제2 데이터선을 갖는 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 감지 증폭기 회로는, 판독 시, 상기 감지 노드에 접속되는 상기 메모리 셀 어레이의 비트선의 전압을 클램프하기 위한 클램프 회로를 갖고,
    상기 참조 전압 발생 회로는, 상기 참조 노드와 상기 스위치 회로 사이에, 판독 시 상기 참조 노드에 접속되는 상기 제1 및 제2 참조 비트선의 전압을 클램프하는 더미 클램프 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
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