JPS59161129A - ダイナミツク再プログラム可能な論理アレイ - Google Patents
ダイナミツク再プログラム可能な論理アレイInfo
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- JPS59161129A JPS59161129A JP59003345A JP334584A JPS59161129A JP S59161129 A JPS59161129 A JP S59161129A JP 59003345 A JP59003345 A JP 59003345A JP 334584 A JP334584 A JP 334584A JP S59161129 A JPS59161129 A JP S59161129A
- Authority
- JP
- Japan
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- coupled
- array
- output
- transistor means
- lines
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
！５ｇｊリ一をｌさ」とＬ立達Ｊ口ＬＬ”Ｌ出−１本件
出願に直接または間接的に関連するアメリカ合衆国特許
出願は以下のとおりである。すなわち、 Ｄａｖｔｄ Ｗ、 ｐａＱｅおよびＬＬＩ Ｖｅｒｎ
ｅ Ｒｌｐ ｅｔｅｒｓｏｎによって１９８３年１月
１１日に出願され、“再プログラム可能な論理アレイ″
と題された出願番号／１５７．１７５およびＤ ａｖｉ
ｒｌ Ｗ 。
出願に直接または間接的に関連するアメリカ合衆国特許
出願は以下のとおりである。すなわち、 Ｄａｖｔｄ Ｗ、 ｐａＱｅおよびＬＬＩ Ｖｅｒｎ
ｅ Ｒｌｐ ｅｔｅｒｓｏｎによって１９８３年１月
１１日に出願され、“再プログラム可能な論理アレイ″
と題された出願番号／１５７．１７５およびＤ ａｖｉ
ｒｌ Ｗ 。
ｐ ａｇｅにＪ：って１９８３年１月１１日に出願され
、゛ダイナミックデータ再プログラム可能な論理アレイ
″と題された、出願番号４５７．１７７である。
、゛ダイナミックデータ再プログラム可能な論理アレイ
″と題された、出願番号４５７．１７７である。
Ｒｊ口〜背」し
この発明はプログラム可能な論理アレイ（以下、ＰＬＡ
）に関し、より特定的には、容易に再プログラムづるこ
とができるＰＬＡに関するものである。
）に関し、より特定的には、容易に再プログラムづるこ
とができるＰＬＡに関するものである。
一般に、Ｐ Ｌ Ａは複数のディジタル入力信号を受信
しかつ複数のディジタル出力信号を発生する論理回路で
あり、ディジタル出力信号の各々は入力信号のプログラ
ム可能な積和の組合せである。
しかつ複数のディジタル出力信号を発生する論理回路で
あり、ディジタル出力信号の各々は入力信号のプログラ
ム可能な積和の組合せである。
従来の１）１−八において、選択された入力信号の論理
１ａ（ＡＮＤ）である複数のタームを発生づる回路が段
ＩＵられ、そして選択的にＡＮＤタームの論理和（ＯＲ
）をとることによって出力信号を発生ずる伯の回路が設
けられる。典型的ｈＰｌ−へは、合計でｎ個の入力信号
を有し、入力信号から合計９− でｍ個のＡＮｒｌ−ムを発生し、そして選択的にｍ個の
ＡＮＤ々−ムの論理和をとることによって合泪でに個の
出力信号を発生する。
１ａ（ＡＮＤ）である複数のタームを発生づる回路が段
ＩＵられ、そして選択的にＡＮＤタームの論理和（ＯＲ
）をとることによって出力信号を発生ずる伯の回路が設
けられる。典型的ｈＰｌ−へは、合計でｎ個の入力信号
を有し、入力信号から合計９− でｍ個のＡＮｒｌ−ムを発生し、そして選択的にｍ個の
ＡＮＤ々−ムの論理和をとることによって合泪でに個の
出力信号を発生する。
ＰＬＡをより詳細に説明する論文は、１９７５年９月１
日の■レフトロニック・デザインの８４〜９０頁におい
て発表された“フィールド−Ｐしへの簡単な論即モ（目
ド′である。ｐ ｌ−八について説明する伯の論文は、
１９７９年７月５日のエレク二’）の８９〜９４頁にお
ける“フィールド−プログラム可能なアレイ：ランダム
ロジックに対する有力な代替案″および１９７９年７月
１９日（７） ：Ｔ、 １ツク←−１−三ニ２−２１の
９５〜１０２頁における“フィールド−プログラム可能
な論理、第２部：真即値表を作業システムに転換するシ
ーケンサおよびアレイ“である。
日の■レフトロニック・デザインの８４〜９０頁におい
て発表された“フィールド−Ｐしへの簡単な論即モ（目
ド′である。ｐ ｌ−八について説明する伯の論文は、
１９７９年７月５日のエレク二’）の８９〜９４頁にお
ける“フィールド−プログラム可能なアレイ：ランダム
ロジックに対する有力な代替案″および１９７９年７月
１９日（７） ：Ｔ、 １ツク←−１−三ニ２−２１の
９５〜１０２頁における“フィールド−プログラム可能
な論理、第２部：真即値表を作業システムに転換するシ
ーケンサおよびアレイ“である。
Ｐ Ｌ Ａの一般的な設訂は、ＯＲアレイに接続するへ
ＮＤアレイを含む。ＡＮＤアレイは、ｍの深さのターム
の７１ノイを含むｎ個のアドレス入力を受信づる。各々
のタームは、各々の入力ごとのデータ、またはデータの
補数、またはドントケア１０− （ｄｏｎ ’ Ｉ Ｏ旧゛０：これは任意の入力に対す
るデータおＪ：びデータの補数を無視することにＪ：っ
て形成される）のＡＮｒ）組合せであり、したがって凹
型的なプログラムは以下のにうに表わされる。
ＮＤアレイを含む。ＡＮＤアレイは、ｍの深さのターム
の７１ノイを含むｎ個のアドレス入力を受信づる。各々
のタームは、各々の入力ごとのデータ、またはデータの
補数、またはドントケア１０− （ｄｏｎ ’ Ｉ Ｏ旧゛０：これは任意の入力に対す
るデータおＪ：びデータの補数を無視することにＪ：っ
て形成される）のＡＮｒ）組合せであり、したがって凹
型的なプログラムは以下のにうに表わされる。
ターム１−八へＢ
ターム２＝λ△Ｂ
ウーム謡−Ｂ
ターム・ラインはその後、ＯＲアレイに送り込まれ、各
々のターム・ラインが選択的にＯＲ処理されて出力を出
す（アレイはｍｘｋであり、ｋは出力の数である）。
々のターム・ラインが選択的にＯＲ処理されて出力を出
す（アレイはｍｘｋであり、ｋは出力の数である）。
先行技術にＡ３けるＰＬＡは典型的には、固定あるいは
半固定不揮発性論理アレイを必要とするシステムにおい
て使用されるように設計される。ＰＲＯＭ＜プログラマ
ブル・リード・オンリ・メモリ）はしばしば論理アレイ
を実行するために使用され、ＰＲＯＭはブｑグラム終了
ごとに１度しか使用できない（すなわち、一旦作られた
プログラムは変えることができない）。ＥＰＲＯＭ（消
去可能ＦＲＯＭ＞は、紫外線光の使用によって変化され
、末梢を完了するのに数時間を要する。また、Ｅ ｌ）
ＲＯＭについての他の問題は、それらが高価であると
いうことである。
半固定不揮発性論理アレイを必要とするシステムにおい
て使用されるように設計される。ＰＲＯＭ＜プログラマ
ブル・リード・オンリ・メモリ）はしばしば論理アレイ
を実行するために使用され、ＰＲＯＭはブｑグラム終了
ごとに１度しか使用できない（すなわち、一旦作られた
プログラムは変えることができない）。ＥＰＲＯＭ（消
去可能ＦＲＯＭ＞は、紫外線光の使用によって変化され
、末梢を完了するのに数時間を要する。また、Ｅ ｌ）
ＲＯＭについての他の問題は、それらが高価であると
いうことである。
ＥＩ’ＥＦＲＯＭ（電気的に消去可能なＦＲＯＭ）は、
ＥＰＲＯＭよりもさらに高価であり、特別な電源を必要
とする。さらに、ＦＲＯＭはＰＬＡに適１ノだ形状を有
していない。
ＥＰＲＯＭよりもさらに高価であり、特別な電源を必要
とする。さらに、ＦＲＯＭはＰＬＡに適１ノだ形状を有
していない。
１九へ旺
この発明の長所は、標準的なＭＯＳ （金属−酸化物一
丁轡体）製造技術に容易に適用することができる独自の
設計を提供することにある。
丁轡体）製造技術に容易に適用することができる独自の
設計を提供することにある。
この発明の他の長所は、必要に応じて容易にプログラム
または再プログラムすることができ、かつ半導体チップ
領域“′不動産（ｒｅａｌ ｅｓｔａｔｅ ） ”をよ
り減少させることができるＰＬＡの設計を提供すること
にある。
または再プログラムすることができ、かつ半導体チップ
領域“′不動産（ｒｅａｌ ｅｓｔａｔｅ ） ”をよ
り減少させることができるＰＬＡの設計を提供すること
にある。
ｎ個の入力信号を受信するように配置されたＡＮＯアレ
イと、ｋ個の出力ライン上にに個の出力信丹を与えるＯ
Ｒアレイと、ＡＮＤアレイおよびＯＲアレイを結合する
一個のターム・ラインおよび一個のビット・ラインとを
有づるプログラム可能な論理アレイが設けられ、このア
レイは新規なかつ改良されたランダム・アクセスＡＮＤ
およびＯＲアレイを含んでいる。ＡＮＤアレイはｎｘｍ
個のセルを含み、各々のセルはターム・ラインの１つと
基ｔｐ電曽との間で直列に結合された第１および第２の
トランジスタ手段を有している。各々のセルは第１のト
ランジス４手段の制御ｌｌ要素に結合された電荷蓄積エ
レメントを含み、ｎ個の入力端子の１つは第２のトラン
ジスタ手段の制御要素に結合されている。ＯＲアレイは
ｎ＋Ｘｋ個のセルを含み、各々のセルは前記出力ライン
の１つと基準電位との間で直列に結合された第３および
第４のトランジスタ手段を有している。ＯＲアレイのセ
ルの各々はまた、第３のトランジスタ手段の制御Ｉ要素
に結合された電荷蓄積エレメントを含み、かつ−個のタ
ーム・ラインの１つは第４のトランジスタ手段の制御要
素に結合される。リフレッシュ論理はビット・ラインに
結合されて、電荷蓄積エレメント十における電荷を周期
的に再ＩＩＦ積する。
イと、ｋ個の出力ライン上にに個の出力信丹を与えるＯ
Ｒアレイと、ＡＮＤアレイおよびＯＲアレイを結合する
一個のターム・ラインおよび一個のビット・ラインとを
有づるプログラム可能な論理アレイが設けられ、このア
レイは新規なかつ改良されたランダム・アクセスＡＮＤ
およびＯＲアレイを含んでいる。ＡＮＤアレイはｎｘｍ
個のセルを含み、各々のセルはターム・ラインの１つと
基ｔｐ電曽との間で直列に結合された第１および第２の
トランジスタ手段を有している。各々のセルは第１のト
ランジス４手段の制御ｌｌ要素に結合された電荷蓄積エ
レメントを含み、ｎ個の入力端子の１つは第２のトラン
ジスタ手段の制御要素に結合されている。ＯＲアレイは
ｎ＋Ｘｋ個のセルを含み、各々のセルは前記出力ライン
の１つと基準電位との間で直列に結合された第３および
第４のトランジスタ手段を有している。ＯＲアレイのセ
ルの各々はまた、第３のトランジスタ手段の制御Ｉ要素
に結合された電荷蓄積エレメントを含み、かつ−個のタ
ーム・ラインの１つは第４のトランジスタ手段の制御要
素に結合される。リフレッシュ論理はビット・ラインに
結合されて、電荷蓄積エレメント十における電荷を周期
的に再ＩＩＦ積する。
１３−
Ｘ１」目と１見に」υ１
まず図面、特に第１図を参照すると、この発明によるプ
ログラム可能な論理アレイ（ＰＬＡ）１０が詳細に描か
れている。プログラム可能なエレメント１２−１．１２
−２・・・１２−ｍは各々、アドレス・ラインＡ、に結
合された第１の入力端子と、ワード・ラインＷ Ｌ ＋
に結合された第２の入力端子とを有している。同様の方
式で、プログラム可能なエレメント１４−１．１４−２
・・・１４−ｍは各々、アドレス・ライン△２に結合さ
れた第１の入力端子と、ワード・ラインＷ Ｌ ２に結
合された第２の入力端子とを有している。さらにそれら
以外のプログラム可能なエレメント番よ、同様にアドレ
ス・ライン△。＋ Ａ４ ＋ Ａｓ・・・△ｎおよびワ
ード・ラインＷ Ｌ ａ 、 Ｗ Ｉ−４、Ｗ Ｌ
ｓ ・・・Ｗ Ｌ ｎに結合され、これらのエレメント
は゛’ＡＮＤアレイの残りの部分″と名付番プられたブ
ロック１６によって表わされている。エレメント１２−
１．１２−２・・・１２−Ｉｌｌ ：１４−１．１４−
２・・・１４−ｍおよびブロック１６で表わされるこれ
らのニレ１４− メンｌ−の引合ｔ！ｃｔ １ここでＰＩ−Ａ１０のＡＮ
Ｄアレイと１ノで援用されるものを形成する。ＡＮＤア
レイの各々の列における各々のニレメン１−の第３およ
び第４の入力端子は、ピッ］・・ラインＢ ｌ−１、Ｂ
Ｌ ２ ・＋３ Ｌ、 ＩＩＩおＪ：びターム・ライ
ンＴＩ−，，。
ログラム可能な論理アレイ（ＰＬＡ）１０が詳細に描か
れている。プログラム可能なエレメント１２−１．１２
−２・・・１２−ｍは各々、アドレス・ラインＡ、に結
合された第１の入力端子と、ワード・ラインＷ Ｌ ＋
に結合された第２の入力端子とを有している。同様の方
式で、プログラム可能なエレメント１４−１．１４−２
・・・１４−ｍは各々、アドレス・ライン△２に結合さ
れた第１の入力端子と、ワード・ラインＷ Ｌ ２に結
合された第２の入力端子とを有している。さらにそれら
以外のプログラム可能なエレメント番よ、同様にアドレ
ス・ライン△。＋ Ａ４ ＋ Ａｓ・・・△ｎおよびワ
ード・ラインＷ Ｌ ａ 、 Ｗ Ｉ−４、Ｗ Ｌ
ｓ ・・・Ｗ Ｌ ｎに結合され、これらのエレメント
は゛’ＡＮＤアレイの残りの部分″と名付番プられたブ
ロック１６によって表わされている。エレメント１２−
１．１２−２・・・１２−Ｉｌｌ ：１４−１．１４−
２・・・１４−ｍおよびブロック１６で表わされるこれ
らのニレ１４− メンｌ−の引合ｔ！ｃｔ １ここでＰＩ−Ａ１０のＡＮ
Ｄアレイと１ノで援用されるものを形成する。ＡＮＤア
レイの各々の列における各々のニレメン１−の第３およ
び第４の入力端子は、ピッ］・・ラインＢ ｌ−１、Ｂ
Ｌ ２ ・＋３ Ｌ、 ＩＩＩおＪ：びターム・ライ
ンＴＩ−，，。
Ｔ Ｌ ２・・・Ｔｌ−１１に各々結合される。
△Ｎ Ｄ ｔ’ ｌノイにおけるプログラム可能なエレ
メントの各々は、構造的に同一の細部から形成される。
メントの各々は、構造的に同一の細部から形成される。
“［レメンｈ １２−１は、ＡＮｆ）ア１ノイにお番ノ
るりべてのそのにうなニレメン（−の代表として詳細に
描かれる。アドレス・ラインへ、は１〜ランジスタＱＩ
Ｏのゲート端子に結合され、このトランジスタはターム
・ラインＴＬ、に結合されたソース端子を有している。
るりべてのそのにうなニレメン（−の代表として詳細に
描かれる。アドレス・ラインへ、は１〜ランジスタＱＩ
Ｏのゲート端子に結合され、このトランジスタはターム
・ラインＴＬ、に結合されたソース端子を有している。
トランジスタＱ１０のドレイン端子はトランジスタＱ１
１のソース端子に結合され、かつこのトランジスタのト
レイン端子はアース電位に結合される。ワード・ライン
Ｗ Ｌ ＩはトランジスタＱ１２のゲート端子に結合さ
れ、このトランジスタはビット・ラインｒｑ ｌ−１に
結合されたドレイン端子を有している。トランジスタＱ
１２のソース端子はトランジスタＱ１１のゲート端子に
結合されている。蓄積コンデンサＣ１０は、トランジス
タＱ１２のソース端子とアース電位との間に結合される
。
１のソース端子に結合され、かつこのトランジスタのト
レイン端子はアース電位に結合される。ワード・ライン
Ｗ Ｌ ＩはトランジスタＱ１２のゲート端子に結合さ
れ、このトランジスタはビット・ラインｒｑ ｌ−１に
結合されたドレイン端子を有している。トランジスタＱ
１２のソース端子はトランジスタＱ１１のゲート端子に
結合されている。蓄積コンデンサＣ１０は、トランジス
タＱ１２のソース端子とアース電位との間に結合される
。
ハイレベル（たとえば、５Ｖ）の信号をビット・ライン
８１−４およびワード・ラインＷ Ｌ ＋に同時に与え
ることに。１：ってコンデンサＣ１０に電荷が与えられ
たときに、エレメント１２−１はプログラムされる。コ
ンデンサＣＩＯにおける電荷はトランジスタＱ１１のゲ
ート端子に与えられ、アドレス・ラインΔ、におけるハ
イレベル信号によってトランジスタＱ１０がオン状態に
なったときにトランジスタＱｌｌはオン状態になる。こ
の説明の継ぎ目に＋３いて、ダイオードとして結合され
たデプレション型トランジスタＱ１３によってターム・
ラインＴ Ｌ ＋は電源→−Ｖ（典型的には５Ｖ）に結
合される（すなわち、ゲート端子はトランジスタのドレ
イン端子に結合される）。ゆえに、ターム・ラインＴ１
−１は、プログラム可能なエレメントの１つにＪ：つて
゛プルダウン″されるまで、ハイレベルの電圧に相持さ
れる。Ｊ：すｉ！Ｔｌ１ｌｌに説明すると、トランジス
タＱ１０およびＱｌｌが双方ともオン状態ならば、ター
ム・ライン「１．は、そｉによってアース電位に結合さ
れる（プルダウンされる）。このクーム・ラインのプル
ダウンは、ＯＲアレイに適用され、それは以下により詳
細に説明される。
８１−４およびワード・ラインＷ Ｌ ＋に同時に与え
ることに。１：ってコンデンサＣ１０に電荷が与えられ
たときに、エレメント１２−１はプログラムされる。コ
ンデンサＣＩＯにおける電荷はトランジスタＱ１１のゲ
ート端子に与えられ、アドレス・ラインΔ、におけるハ
イレベル信号によってトランジスタＱ１０がオン状態に
なったときにトランジスタＱｌｌはオン状態になる。こ
の説明の継ぎ目に＋３いて、ダイオードとして結合され
たデプレション型トランジスタＱ１３によってターム・
ラインＴ Ｌ ＋は電源→−Ｖ（典型的には５Ｖ）に結
合される（すなわち、ゲート端子はトランジスタのドレ
イン端子に結合される）。ゆえに、ターム・ラインＴ１
−１は、プログラム可能なエレメントの１つにＪ：つて
゛プルダウン″されるまで、ハイレベルの電圧に相持さ
れる。Ｊ：すｉ！Ｔｌ１ｌｌに説明すると、トランジス
タＱ１０およびＱｌｌが双方ともオン状態ならば、ター
ム・ライン「１．は、そｉによってアース電位に結合さ
れる（プルダウンされる）。このクーム・ラインのプル
ダウンは、ＯＲアレイに適用され、それは以下により詳
細に説明される。
ＯＲアレイは、エレメント１８−１．１８−２・・・１
８−ｍにＪ：つて表わされるｍ個のプログラム可能なエ
レメントのアレイを含み、かつ残りのニレメンＥ・は“
ＯＲアレイの残りの部分″と名付けられたブロック２０
に含まれる。エレメント１８−１はＯＲアレイのエレメ
ントの代表として説明される。出力ラインＯ，は、エレ
メント１８−１゜１８−２・・・１ト１の入力端子に結
合され、そしてより特定的には、エレメント１８−１に
おけるトランジスタＱ１４のソース端子に結合される。
８−ｍにＪ：つて表わされるｍ個のプログラム可能なエ
レメントのアレイを含み、かつ残りのニレメンＥ・は“
ＯＲアレイの残りの部分″と名付けられたブロック２０
に含まれる。エレメント１８−１はＯＲアレイのエレメ
ントの代表として説明される。出力ラインＯ，は、エレ
メント１８−１゜１８−２・・・１ト１の入力端子に結
合され、そしてより特定的には、エレメント１８−１に
おけるトランジスタＱ１４のソース端子に結合される。
Ｑ１４のゲート端子はターム・ラインＴ Ｌ ＋に結合
され、かつドレイン端子はトランジスタＱ１５のソース
端子に結合される。ワード・ラインＷＬ１７− ｎ＋１は、Ｔｌ／エレメント８−１ 、 １８−２・１
８−ｍの第２の入力端子に結合され、より特定的には、
トランジスタ０１６のゲート端子に結合される。トラン
ジスタＱ１６のソース端子はビット・ライン８１−７に
結合され、かつドレイン端子はトランジスタＱ１５のゲ
ート端子に結合される。蓄積コンデンサＣ１１は、Ｑ１
５のゲート端子とアース電位との間に結合される。
され、かつドレイン端子はトランジスタＱ１５のソース
端子に結合される。ワード・ラインＷＬ１７− ｎ＋１は、Ｔｌ／エレメント８−１ 、 １８−２・１
８−ｍの第２の入力端子に結合され、より特定的には、
トランジスタ０１６のゲート端子に結合される。トラン
ジスタＱ１６のソース端子はビット・ライン８１−７に
結合され、かつドレイン端子はトランジスタＱ１５のゲ
ート端子に結合される。蓄積コンデンサＣ１１は、Ｑ１
５のゲート端子とアース電位との間に結合される。
エレメント１８−１は、上）ホのエレメント１２−１と
同様の態様で動作する。ハイレベル信号をピッ１〜・ラ
インＢ’Ｌ＋およびワード・ラインＷＬｎ＋１に同時に
与えることによって、電荷はコンデンサＣ１１に与えら
れる。コンデンサＣ１１における電荷はトランジスタＱ
１５のゲート端子に与えられ、トランジスタＱ１４が、
ターム・ラインＴＬ、上におけるハイレベル信号によっ
てオン状態になったときに、トランジスタＱ１５はオン
状態に切換ねる。出力ラインＯ４は、電源＋Ｖにダイオ
ードとして結合されたデプレション型トランジスタＱ１
７によってターム・ラインＴＬ、と１８− 同様の方法でハイレベルにバイアスされる。上述のよう
にトランジスタＱ１０およびＱｌｌが双方ともオン状態
ならば、ターム・ラインＴ ｔ−１はアース電位までプ
ルダウンされるので、トランジスタＱ１４はオフ状態に
切換わる。そのような場合、Ｑｌ−１はオフ状態に切換
わるので、どれだけの電荷がコンデンサＣ１１に蓄積さ
れているかは無関係である。ゆえに、この例において、
出カラインＯ１上にはハイレベル信号が存在することに
なる。
同様の態様で動作する。ハイレベル信号をピッ１〜・ラ
インＢ’Ｌ＋およびワード・ラインＷＬｎ＋１に同時に
与えることによって、電荷はコンデンサＣ１１に与えら
れる。コンデンサＣ１１における電荷はトランジスタＱ
１５のゲート端子に与えられ、トランジスタＱ１４が、
ターム・ラインＴＬ、上におけるハイレベル信号によっ
てオン状態になったときに、トランジスタＱ１５はオン
状態に切換ねる。出力ラインＯ４は、電源＋Ｖにダイオ
ードとして結合されたデプレション型トランジスタＱ１
７によってターム・ラインＴＬ、と１８− 同様の方法でハイレベルにバイアスされる。上述のよう
にトランジスタＱ１０およびＱｌｌが双方ともオン状態
ならば、ターム・ラインＴ ｔ−１はアース電位までプ
ルダウンされるので、トランジスタＱ１４はオフ状態に
切換わる。そのような場合、Ｑｌ−１はオフ状態に切換
わるので、どれだけの電荷がコンデンサＣ１１に蓄積さ
れているかは無関係である。ゆえに、この例において、
出カラインＯ１上にはハイレベル信号が存在することに
なる。
ビット・ライン８ｍ、、ＢＬ２・・・ＢＬｍは、リフレ
ッシュ論理２２に結合され、この論理は従来の設計によ
るものであることに注目すべきである。
ッシュ論理２２に結合され、この論理は従来の設計によ
るものであることに注目すべきである。
たとえば、論理２２として適当な曲型的なリフレッシュ
論理は、１９７５年１０月のＩ ＥＦＥＪｏｕｒｎａｌ
ｏｆ ３ｏ１ｉｄ ３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ 、 ＶＯＩ。
論理は、１９７５年１０月のＩ ＥＦＥＪｏｕｒｎａｌ
ｏｆ ３ｏ１ｉｄ ３ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ 、 ＶＯＩ。
５Ｃ−１０，Ｎｏ 、、５の２５５ないし２６１頁にお
ける、Ｆ、Ｃ，Ｆｏｓｓによる１つのトランジスタセル
のＭＯＳ−ＲＡＭのための周辺回路′°と題された論文
において説明されている。
ける、Ｆ、Ｃ，Ｆｏｓｓによる１つのトランジスタセル
のＭＯＳ−ＲＡＭのための周辺回路′°と題された論文
において説明されている。
次に第２図を参照すると、プログラム・レジタの論１！
Ｉ！ＩＩＩ略図が描かれている。プログラム・データは
、ここで°゛直列人力″としても示される入力端子３２
−Ｆに直列に与えられ、その端子はフリップ７０ツブ３
０−１のデータ（”Ｄ”）入力端子に結合される。フリ
ップ７０ツブ３０−１の出力端子（”Ｑ”）は、他方の
７リツプ７０ツブ３０−２のデータ入力端子に結合され
る。他の７リツプ７０ツブは従来の方法で共に結合され
、ｍユニットの長さのシフト１ノジスタを形成する。シ
フトレジスタのフリップフロップの各々のクロック（Ｃ
Ｋ）端子は、ＣＫ入力喘端子４に結合される。
Ｉ！ＩＩＩ略図が描かれている。プログラム・データは
、ここで°゛直列人力″としても示される入力端子３２
−Ｆに直列に与えられ、その端子はフリップ７０ツブ３
０−１のデータ（”Ｄ”）入力端子に結合される。フリ
ップ７０ツブ３０−１の出力端子（”Ｑ”）は、他方の
７リツプ７０ツブ３０−２のデータ入力端子に結合され
る。他の７リツプ７０ツブは従来の方法で共に結合され
、ｍユニットの長さのシフト１ノジスタを形成する。シ
フトレジスタのフリップフロップの各々のクロック（Ｃ
Ｋ）端子は、ＣＫ入力喘端子４に結合される。
レジスタの最後の７リツプ７０ツブ３Ｏ−ＩＩＩの出力
端子は、゛直列出力“出力端子３６に結合される。
端子は、゛直列出力“出力端子３６に結合される。
フリップ７０ツブ３０−１．３０−２．３０−３・・・
３０−１１の各々の出力は、直列のトランジスタＱ２０
−１．０２０−２．０２０−３・・・Ｃ２０−一の各々
のソース端子に結合される。これらのトランジスタのす
べてのゲート端子は、゛ロード″入力端子３８において
共に結合され、かつドレイン端子はビット・ラインＢＬ
、 、ＢＬ２ 、ＢＬ。
３０−１１の各々の出力は、直列のトランジスタＱ２０
−１．０２０−２．０２０−３・・・Ｃ２０−一の各々
のソース端子に結合される。これらのトランジスタのす
べてのゲート端子は、゛ロード″入力端子３８において
共に結合され、かつドレイン端子はビット・ラインＢＬ
、 、ＢＬ２ 、ＢＬ。
・・・ＢＬ＋ａの各々に結合される。ゆえに、ロード信
号がハイレベルにあるときに、レジスタにおけるデータ
はビット・ラインに結合される。
号がハイレベルにあるときに、レジスタにおけるデータ
はビット・ラインに結合される。
エレメント３０−１などのような、ここで用いられるフ
リップ７０ツブ・エレメントの細部は、第３図に描かれ
ている。ＣＫ入力端子４０は、典型的には１ないし４Ｍ
Ｈ２の間の周波数を有するマスク・クロック信号に結合
される。端子４０はクロック回路４２のインバータ４１
の入力およびトランジスタＱ３０のゲート端子に結合さ
れる。
リップ７０ツブ・エレメントの細部は、第３図に描かれ
ている。ＣＫ入力端子４０は、典型的には１ないし４Ｍ
Ｈ２の間の周波数を有するマスク・クロック信号に結合
される。端子４０はクロック回路４２のインバータ４１
の入力およびトランジスタＱ３０のゲート端子に結合さ
れる。
回路４０のような１または２のクロック回路だけがＰ
Ｌ Ａ全体に使用されるにすぎないということに注目す
べきである。データ゛Ｄ″入力端子４３は、Ｃ３０のソ
ース端子に結合され、かつそのドレイン端子はインバー
タ４４の入力およびコンデンサＣ３０の一方の端子に結
合される。コンデンサＣ３０は、アース電位に結合され
た他の端子を有１ｊる寄生コンデンサである。
Ｌ Ａ全体に使用されるにすぎないということに注目す
べきである。データ゛Ｄ″入力端子４３は、Ｃ３０のソ
ース端子に結合され、かつそのドレイン端子はインバー
タ４４の入力およびコンデンサＣ３０の一方の端子に結
合される。コンデンサＣ３０は、アース電位に結合され
た他の端子を有１ｊる寄生コンデンサである。
インバータ４４の出力はトランジスタＱ３１の２１−
ソース端子に結合され、かつインバータ４１の出力は同
一のトランジスタＱ３１のゲート端子に結合される。ト
ランジスタＱ３１のドレイン端子はインバータ４５の入
力およびコンデンサＣ３１の一方の端子に結合される。
一のトランジスタＱ３１のゲート端子に結合される。ト
ランジスタＱ３１のドレイン端子はインバータ４５の入
力およびコンデンサＣ３１の一方の端子に結合される。
コンデンサＣ３１は、アース電位に結合された他方の端
子を有する寄生コンデンサである。インバータ４５の出
力はノードＱに結合され、それはフリップ７０ツブ・エ
レメントの出力端子である。
子を有する寄生コンデンサである。インバータ４５の出
力はノードＱに結合され、それはフリップ７０ツブ・エ
レメントの出力端子である。
動作において、端子４３上に与えられた電位（たとえば
、ハイ１ノベル信号）は、端子４０に与えられたクロッ
ク信号によってインバータ４４の入力に転送され、ハイ
レベルになる。この電位はコンデンサＣ３０に蓄積され
る。ＯＫ信号がローレベルに下がったときに、インバー
タ４１の出力はハイレベルになりかつインバータ４４に
よって反転されたＣ３０における電位はＣ３１を介して
コンデンサＣ３１に転送される。この電位の反転（ノー
ドＤにお（〕る位相と同相）は出力ノードＱに与えられ
る。
、ハイ１ノベル信号）は、端子４０に与えられたクロッ
ク信号によってインバータ４４の入力に転送され、ハイ
レベルになる。この電位はコンデンサＣ３０に蓄積され
る。ＯＫ信号がローレベルに下がったときに、インバー
タ４１の出力はハイレベルになりかつインバータ４４に
よって反転されたＣ３０における電位はＣ３１を介して
コンデンサＣ３１に転送される。この電位の反転（ノー
ドＤにお（〕る位相と同相）は出力ノードＱに与えられ
る。
２２−
次に第４図を参照４ると、リフレッシュ・レジスタおよ
びｔｖｌ連する回路の論理概略図が描かれている。リフ
レッシュ・レジスタは、直列のフリップ７０ツブ４０−
１．４０−２．４０−３・・・４０−ｎ ＋ｋを含んで
いる。リフレッシュ・レジスタの７リツプフロツプの出
力は、ワード・ライン（ＷＬ、 ＋Ｗｌ−２＋ＷＩ−
ａ・・・Ｗｌ ｎ ＋ｋ ）に結合される。これらのフ
リップ７０ツブのクロック入力端子１；ｔ１ＧＫ入力端
子４６に結合される。
びｔｖｌ連する回路の論理概略図が描かれている。リフ
レッシュ・レジスタは、直列のフリップ７０ツブ４０−
１．４０−２．４０−３・・・４０−ｎ ＋ｋを含んで
いる。リフレッシュ・レジスタの７リツプフロツプの出
力は、ワード・ライン（ＷＬ、 ＋Ｗｌ−２＋ＷＩ−
ａ・・・Ｗｌ ｎ ＋ｋ ）に結合される。これらのフ
リップ７０ツブのクロック入力端子１；ｔ１ＧＫ入力端
子４６に結合される。
直列レジスタ（１Ｊなわち、フリップ７０ツブ４Ｏ−１
）にお（）る最初の７リツプフロツブのデータ（Ｄ″）
入力端子は、非反転型バッファ／１７の出力に結合され
、それは１対のトランジスＩ） Ｑ４０およびＱ４１の
ドレイン端子に結合された甲−の入力端子を有している
。トランジスタＱ４１のソース端子はインバータ４８の
入力およびフリップフロップ／Ｉ９の出力端子に結合さ
れる。インバータ４Ｂの出力はトランジスタＱ４１のゲ
ート端子に結合される。フリップフロップ４９のデータ
入力端子はフリップフロップ５０の出力端子に結合され
る。フリップフロップ５０のデータ入力端子はリセツ１
〜入力端子５２に結合される。フリップフロップ４９お
よび５０のクロック入力端子は、ＣＫ入力幅１子４６に
結合される。
）にお（）る最初の７リツプフロツブのデータ（Ｄ″）
入力端子は、非反転型バッファ／１７の出力に結合され
、それは１対のトランジスＩ） Ｑ４０およびＱ４１の
ドレイン端子に結合された甲−の入力端子を有している
。トランジスタＱ４１のソース端子はインバータ４８の
入力およびフリップフロップ／Ｉ９の出力端子に結合さ
れる。インバータ４Ｂの出力はトランジスタＱ４１のゲ
ート端子に結合される。フリップフロップ４９のデータ
入力端子はフリップフロップ５０の出力端子に結合され
る。フリップフロップ５０のデータ入力端子はリセツ１
〜入力端子５２に結合される。フリップフロップ４９お
よび５０のクロック入力端子は、ＣＫ入力幅１子４６に
結合される。
トランジスタＱ４０のソース端子は、電源＋■に結合さ
れ、かつトランジスタＱ４０のゲート端子は、リフレッ
シュ・レジスタにおける最後のフリップフロップ（すな
わち、フリップ７０ツブ４Ｑ−ｎ−＋−ｋ）の出力端子
に結合される。フリップ７０ツブ５０の出力は、ここで
“リセットＡ″として示されているが、フリップフロッ
プ４０−１゜４０−２．４０−３”−４０−ｎ ＋にの
各々のリセットＲ”入力端子に結合される。リセット信
号が端子５２に与えられたときに、フリップフロップ５
０は次に、後続のり日ツク周期においてセットされる。
れ、かつトランジスタＱ４０のゲート端子は、リフレッ
シュ・レジスタにおける最後のフリップフロップ（すな
わち、フリップ７０ツブ４Ｑ−ｎ−＋−ｋ）の出力端子
に結合される。フリップ７０ツブ５０の出力は、ここで
“リセットＡ″として示されているが、フリップフロッ
プ４０−１゜４０−２．４０−３”−４０−ｎ ＋にの
各々のリセットＲ”入力端子に結合される。リセット信
号が端子５２に与えられたときに、フリップフロップ５
０は次に、後続のり日ツク周期においてセットされる。
このＪ：うに、リセットＡ信号は、フリップ７ｎツ７４
０−１．４０−２．４０−３”４Ｑ−ｎ→−ｋに与えら
れ、それによってリフレッシュ・レジスタを０状態にリ
セットし、または再蓄積する。ここで、ハイレベル電圧
（たとえば、＋５Ｖ）は論理１であり、より低い電圧（
たとえば、ＯＶ）は論理Ｏであるものとして論じる。
０−１．４０−２．４０−３”４Ｑ−ｎ→−ｋに与えら
れ、それによってリフレッシュ・レジスタを０状態にリ
セットし、または再蓄積する。ここで、ハイレベル電圧
（たとえば、＋５Ｖ）は論理１であり、より低い電圧（
たとえば、ＯＶ）は論理Ｏであるものとして論じる。
次の後続のクロック周Ｉｌｌにおいて、フリップ７０ツ
ブ４９はセットされ、インバータ４８の入力（トランジ
スタＱ４１をオフ状態にする）およびトランジスタＱ／
ＩＩのソース端子に“リセット８′′信号を与える。ト
ランジスタＱ４０はオン状態に切換わりかつ＋Ｖ電位（
すなわち、論１１１！１）はフリップフＯツ１４０−１
のデータ（”Ｄ”）入力端子に与えられる。次のクロッ
ク周期において、論理１はフリップ７０ツブ４０−２に
クロックされ、かつ次に続くクロック周期において同一
の論理１が７リツプフロツプ４０−３にクロックされ、
以下同様に続いていく。論理１が７リツプ７０ツブ４０
−ｎ＋ｋに記憶されたときに、トランジスタＱ４１およ
びバッファ４７によってそれは再循環され、フリップ７
０ツブ４０−１に戻される。
ブ４９はセットされ、インバータ４８の入力（トランジ
スタＱ４１をオフ状態にする）およびトランジスタＱ／
ＩＩのソース端子に“リセット８′′信号を与える。ト
ランジスタＱ４０はオン状態に切換わりかつ＋Ｖ電位（
すなわち、論１１１！１）はフリップフＯツ１４０−１
のデータ（”Ｄ”）入力端子に与えられる。次のクロッ
ク周期において、論理１はフリップ７０ツブ４０−２に
クロックされ、かつ次に続くクロック周期において同一
の論理１が７リツプフロツプ４０−３にクロックされ、
以下同様に続いていく。論理１が７リツプ７０ツブ４０
−ｎ＋ｋに記憶されたときに、トランジスタＱ４１およ
びバッファ４７によってそれは再循環され、フリップ７
０ツブ４０−１に戻される。
リフレッシュ・レジスタを循環した論１ｐ１は、ワード
・ラインの各々を順番にハイレベルに立ち上がらせるの
に使用され、リフレッシュａ Ｗ’ ２２に２５− 関連して、蓄積コンデンサにプログラムされた電荷を再
度蓄積するように動作する。
・ラインの各々を順番にハイレベルに立ち上がらせるの
に使用され、リフレッシュａ Ｗ’ ２２に２５− 関連して、蓄積コンデンサにプログラムされた電荷を再
度蓄積するように動作する。
フリップ７０ツブ４９をセットすることによってリセッ
トＢ信号が発生したときに、リセットＡ信号は、フリッ
プ７０ツブ４９をセットするクロック周期においてＯに
なる。次に続くクロック周期において、フリップ７０ツ
ブ４９および５０は双方共にリセットされかつリセット
ＡおよびリセットＢ信号は双方共に論理Ｏとなる。した
がって、インバータ４８への入力はローレベルとなり、
その出力はハイレベルとなりかつトランジスタＱ４１は
オン状態に切換わる。それゆえに、論理１の再循環がト
ランジスタＱ４１のソース端子に施されたときに、それ
はそこを介してノリツブ７０ツブ４０−１の入力へ通過
させられる。
トＢ信号が発生したときに、リセットＡ信号は、フリッ
プ７０ツブ４９をセットするクロック周期においてＯに
なる。次に続くクロック周期において、フリップ７０ツ
ブ４９および５０は双方共にリセットされかつリセット
ＡおよびリセットＢ信号は双方共に論理Ｏとなる。した
がって、インバータ４８への入力はローレベルとなり、
その出力はハイレベルとなりかつトランジスタＱ４１は
オン状態に切換わる。それゆえに、論理１の再循環がト
ランジスタＱ４１のソース端子に施されたときに、それ
はそこを介してノリツブ７０ツブ４０−１の入力へ通過
させられる。
第４図に示されるリフレッシュ・レジスタの動作釦よ、
第５図に示されたタイミング図を参照することによって
Ｊ：り完全に理解されるであろう。波形６０は端子５２
に与えられたリセット信号を表わし、波形６１はフリッ
プ７０ツブ５０の出力上２６− のリセットＡ信号を表わし、そして波形６２はフリップ
７ｎツブ４９の出力上にお１ノるりｔ！ットＢ信号を表
わづ。波形６３．６４．６５・・・６６は、リフレッシ
ュ・レジスタを介して循環さＩられる論理１を表わして
いる。
第５図に示されたタイミング図を参照することによって
Ｊ：り完全に理解されるであろう。波形６０は端子５２
に与えられたリセット信号を表わし、波形６１はフリッ
プ７０ツブ５０の出力上２６− のリセットＡ信号を表わし、そして波形６２はフリップ
７ｎツブ４９の出力上にお１ノるりｔ！ットＢ信号を表
わづ。波形６３．６４．６５・・・６６は、リフレッシ
ュ・レジスタを介して循環さＩられる論理１を表わして
いる。
ＰＬＡＩＯの出力は、その１つが第６図において描かれ
ているプログラム出力回路を使用することによって、反
転され、反転されずまたはラッチされるようにプログラ
ムされることができる。レジスタは、ノリツブフロップ
７０．７１および７２を含む第６図おいて示されるよう
に、出力プログラムを記憶するために使用される。レジ
スタ人“力は、フリップ７０ツブ７０のデータ（”Ｄ”
）入力端子に結合された端子３６（第２図）からの°゛
直直列出力倍信号ある。フリップ７０ツブ７０゜７１お
よび７２の出力は、トランジスタＱ ５０ ＊Ｑ５１お
よびＱ５２のソース端子に結合される。
ているプログラム出力回路を使用することによって、反
転され、反転されずまたはラッチされるようにプログラ
ムされることができる。レジスタは、ノリツブフロップ
７０．７１および７２を含む第６図おいて示されるよう
に、出力プログラムを記憶するために使用される。レジ
スタ人“力は、フリップ７０ツブ７０のデータ（”Ｄ”
）入力端子に結合された端子３６（第２図）からの°゛
直直列出力倍信号ある。フリップ７０ツブ７０゜７１お
よび７２の出力は、トランジスタＱ ５０ ＊Ｑ５１お
よびＱ５２のソース端子に結合される。
これらのトランジスタのゲート端子は、ロード入力端子
７４に結合され、かつドレイン端子はビット・ラインＢ
Ｌａ、ＢＬｂおよびＢＬｃに結合され、各々のピッ１−
・ラインはリフレッシュ論理７５に結合される。
７４に結合され、かつドレイン端子はビット・ラインＢ
Ｌａ、ＢＬｂおよびＢＬｃに結合され、各々のピッ１−
・ラインはリフレッシュ論理７５に結合される。
典型的な出力ラインＯｘは、トランジスタＱ５３のソー
ス端子、インバータ７６の入力端子およびノリツブフロ
ップ７８のデータ（′Ｄ”）入力端子に結合される。フ
リップフロップ７０．７１゜７２および７８のクロック
入力端子は、クロックＣＫ入力端子７９に結合される。
ス端子、インバータ７６の入力端子およびノリツブフロ
ップ７８のデータ（′Ｄ”）入力端子に結合される。フ
リップフロップ７０．７１゜７２および７８のクロック
入力端子は、クロックＣＫ入力端子７９に結合される。
インバータ７６の出力端子はトランジスタＱ５＆のソー
ス端子に結合されかつフリップフロップ７８の出力端子
はトランジスタＱ５５のソース端子に結合される。
ス端子に結合されかつフリップフロップ７８の出力端子
はトランジスタＱ５５のソース端子に結合される。
トランジスタＱ５３．Ｑ５４およびＱ５５のドレイン端
子は１つに結合され、そしてこの結合は、プログラムさ
れた出力゛出力″に結合される。
子は１つに結合され、そしてこの結合は、プログラムさ
れた出力゛出力″に結合される。
トランジスタＱ５３．Ｑ５４およびＱ５５の各々は、上
述のエレメント１８−１ （第１図）に類似するプログ
ラム・エレメントによってオンおよびオフに切換えられ
る。たとえば、トランジスタＱ５３のグー１一端子は、
ワード・ラインＷＬｘに結合されたゲート端子およびビ
ット・ラインＢＬａに結合されたソース端子を有するト
ランジスタＱ５６のドレイン端子に結合される。コンデ
ン丈Ｃ５１，はＱ５３のゲート端子およびアースの間で
結合されて電荷を蓄積する。同様に、Ｑ５４のゲート端
子は、ワード・ラインＷ Ｌ ｘに結合されたグー１一
端子およびピッ！・・ラインＢＬｈに結合されたドレイ
ン端子を有するトランジスタＱ５７のソース端子に結合
される。コンデンサ０５２はＱ５４のゲート端子および
アース電位の間で結合される。Ｑ５５のゲート端子は、
ワード・ラインＷ１＝、に結合されたゲート端子および
ビット・ラインＢＬｑに結合されたドレイン端子を右Ｊ
るＱ５８のソース端子に結合される。コンデンサＣ５３
はＱ５５のゲート端子およびアース■讐位の間、で結合
される。
述のエレメント１８−１ （第１図）に類似するプログ
ラム・エレメントによってオンおよびオフに切換えられ
る。たとえば、トランジスタＱ５３のグー１一端子は、
ワード・ラインＷＬｘに結合されたゲート端子およびビ
ット・ラインＢＬａに結合されたソース端子を有するト
ランジスタＱ５６のドレイン端子に結合される。コンデ
ン丈Ｃ５１，はＱ５３のゲート端子およびアースの間で
結合されて電荷を蓄積する。同様に、Ｑ５４のゲート端
子は、ワード・ラインＷ Ｌ ｘに結合されたグー１一
端子およびピッ！・・ラインＢＬｈに結合されたドレイ
ン端子を有するトランジスタＱ５７のソース端子に結合
される。コンデンサ０５２はＱ５４のゲート端子および
アース電位の間で結合される。Ｑ５５のゲート端子は、
ワード・ラインＷ１＝、に結合されたゲート端子および
ビット・ラインＢＬｑに結合されたドレイン端子を右Ｊ
るＱ５８のソース端子に結合される。コンデンサＣ５３
はＱ５５のゲート端子およびアース■讐位の間、で結合
される。
この回路の動作は、ニレメンｌ−１８−１（第１図）を
参照して上述した動作に類似している。フリップ７０ツ
ブ７０がセットさ昨、ノリツブ７０ツブ７１および７２
はリセットされるものとする。
参照して上述した動作に類似している。フリップ７０ツ
ブ７０がセットさ昨、ノリツブ７０ツブ７１および７２
はリセットされるものとする。
このように、ロード信号がハイレベルならば、ビ２９−
ット・ライン１３ Ｌ ａはハイレベルになる一方でビ
ット・ライン１３しｈおよびＢＬＣはローレベルになる
。このとぎにハイレベル信号がワード・ラインＷ Ｌ
Ｘに与えられるならば、トランジスタＱ５６はオン状態
となり、かつ電荷がコンデンサＣ５１に与えられる。し
たがって、トランジスタＱ５３はオン状態となり、かつ
トランジスタＱ５４およびＱ ５５１＄ ７１７状態と
なる（ビット・ラインＢＬＩ）および１３１−０がロー
レベルならば）。それゆえに、Ｏｘ上の出力信号はＱ５
３を介して゛出力″に転送される。もしもフリップフロ
ップ７１がセットされかつ７０および７２がリセットさ
れれば、Ｏｘ上の出力【、１、インバータ７６によって
反転されかつＱ５４（フリップ７０ツブ７１がセットさ
れているので０５／Ｉはオン状態である）を介して゛出
力″に伝送される。同様の方法で、フリップフロップ７
０および７１がリセットされかつフリップフロップ７２
がセットされれば、Ｏｘ上の信号は次のクロック周期に
おいてフリップ７０ツブ７８によってラッチされ、かつ
その出力はＱ５５３０− を介１ノて゛出力″に伝送される。
ット・ライン１３しｈおよびＢＬＣはローレベルになる
。このとぎにハイレベル信号がワード・ラインＷ Ｌ
Ｘに与えられるならば、トランジスタＱ５６はオン状態
となり、かつ電荷がコンデンサＣ５１に与えられる。し
たがって、トランジスタＱ５３はオン状態となり、かつ
トランジスタＱ５４およびＱ ５５１＄ ７１７状態と
なる（ビット・ラインＢＬＩ）および１３１−０がロー
レベルならば）。それゆえに、Ｏｘ上の出力信号はＱ５
３を介して゛出力″に転送される。もしもフリップフロ
ップ７１がセットされかつ７０および７２がリセットさ
れれば、Ｏｘ上の出力【、１、インバータ７６によって
反転されかつＱ５４（フリップ７０ツブ７１がセットさ
れているので０５／Ｉはオン状態である）を介して゛出
力″に伝送される。同様の方法で、フリップフロップ７
０および７１がリセットされかつフリップフロップ７２
がセットされれば、Ｏｘ上の信号は次のクロック周期に
おいてフリップ７０ツブ７８によってラッチされ、かつ
その出力はＱ５５３０− を介１ノて゛出力″に伝送される。
上述の説明からダイノーミック再プログラム可能な論理
アレイが詳細に描かれていることは評価されるであろう
。このように、ただ１つの実施例を援用してこの発明が
特定的に示されかつ詳細に説明される一方で、この発明
の精神および範囲から離れることなく形状および細部に
おいて前述のおよび他の変化がなされｆ？るということ
は当業者によって理解されるであろう。したがって、こ
の発明は添付された請求の範囲によってのみ限定される
ことを意味する。
アレイが詳細に描かれていることは評価されるであろう
。このように、ただ１つの実施例を援用してこの発明が
特定的に示されかつ詳細に説明される一方で、この発明
の精神および範囲から離れることなく形状および細部に
おいて前述のおよび他の変化がなされｆ？るということ
は当業者によって理解されるであろう。したがって、こ
の発明は添付された請求の範囲によってのみ限定される
ことを意味する。
第１八図および第１Ｂ図はこの発明のＰ［△の概略図で
ある。 第２図はＰＬ△のプ［１グラム・レジスタの論理概略図
である。 第３図はこの発明で用いられる角型的なノリツブ７０ツ
ブの概略図である。 第４図はＰｌ−へのりフレッシユ・１ノジスタの論理概
略図である。 第５図はＰＬΔの動作を示すタイミング図である。 第６図はｌ） Ｌ△のプログラム出力回路の論理概略図
である。 図において、１０はプログラム可能な論理アレイ、１２
−１．１２−２．１２−ｍ、１４−１゜１４−２．１４
−ｗ＋、１８−１．１８−２．１８−ｍはプログラム可
能なエレメント、２２．７５はりフレツヤ１論即、３’
Ｏ−１，３０−２，３０−３，３０−ｍ 、４０−１．
４０−２．４０−３゜４０−ｎ ＋ｋ 、４９，５０．
７０，７１．７２゜７８はフリップフロップ、７１１，
４４．４５．４７．４８．７６はインバータを示す。 特許出願人 バロース・コーポレーション手続補正書（
方式） 昭和５９年３稚Ｗ【日 特許庁長官殿 １、事件の表示 昭和５９年特許願第 ３３４５ 号 ２、発明の名称 ダイナミック再プログラム可能な論理アレイ３、補正を
する者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス（番地なし） 名 称 バＯ−ス・コーポレーション代表者 ウォ
ルター・ジエイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ピル電話 大阪（０６）３５１−６２３９ （代）６、
補正の対象 図面企図 ７、補正の内容 濃墨で描いた図面企図を別紙のとおり。なお、内容につ
いての変更はない。 以上 ２− 手続補正書（方式） 昭和５９年４月１２日 １、事件の表示
＼ノア昭和５９年特許願第 ３３４５ 号 ２、発明の名称 ダイナミック再プログラム可能な論理アレイ３、補正を
する者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名 称 バロース・コーポレーション−代表者 ウ
ォルター・ジェイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
どル昭和５９年３月２７日 ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第３１頁第１４行の「概略図である。」と同第１
５行の「第２図は・・・」との間に下記の文章を挿入す
る。 記 第１図は第１Ａ図と第１Ｂ図とのつながりを示す図であ
る。 以上 ２−
ある。 第２図はＰＬ△のプ［１グラム・レジスタの論理概略図
である。 第３図はこの発明で用いられる角型的なノリツブ７０ツ
ブの概略図である。 第４図はＰｌ−へのりフレッシユ・１ノジスタの論理概
略図である。 第５図はＰＬΔの動作を示すタイミング図である。 第６図はｌ） Ｌ△のプログラム出力回路の論理概略図
である。 図において、１０はプログラム可能な論理アレイ、１２
−１．１２−２．１２−ｍ、１４−１゜１４−２．１４
−ｗ＋、１８−１．１８−２．１８−ｍはプログラム可
能なエレメント、２２．７５はりフレツヤ１論即、３’
Ｏ−１，３０−２，３０−３，３０−ｍ 、４０−１．
４０−２．４０−３゜４０−ｎ ＋ｋ 、４９，５０．
７０，７１．７２゜７８はフリップフロップ、７１１，
４４．４５．４７．４８．７６はインバータを示す。 特許出願人 バロース・コーポレーション手続補正書（
方式） 昭和５９年３稚Ｗ【日 特許庁長官殿 １、事件の表示 昭和５９年特許願第 ３３４５ 号 ２、発明の名称 ダイナミック再プログラム可能な論理アレイ３、補正を
する者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス（番地なし） 名 称 バＯ−ス・コーポレーション代表者 ウォ
ルター・ジエイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ピル電話 大阪（０６）３５１−６２３９ （代）６、
補正の対象 図面企図 ７、補正の内容 濃墨で描いた図面企図を別紙のとおり。なお、内容につ
いての変更はない。 以上 ２− 手続補正書（方式） 昭和５９年４月１２日 １、事件の表示
＼ノア昭和５９年特許願第 ３３４５ 号 ２、発明の名称 ダイナミック再プログラム可能な論理アレイ３、補正を
する者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名 称 バロース・コーポレーション−代表者 ウ
ォルター・ジェイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
どル昭和５９年３月２７日 ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書第３１頁第１４行の「概略図である。」と同第１
５行の「第２図は・・・」との間に下記の文章を挿入す
る。 記 第１図は第１Ａ図と第１Ｂ図とのつながりを示す図であ
る。 以上 ２−
Claims (1)
- 【特許請求の範囲】 （１） ｎ個の入力信号を受信するように配門された△
ＮＤアレイと、ｋ個の出力ライン上にｋ個の出力信号を
与えるＯＲアレイと、前記ＡＮＤおよびＯＲアレイを結
合するｍ個のターム・ラインおよび一個のビット・ライ
ンとを有するプログラム可能な論理アレイにおいて、ｎ
、ｍおよびｋは１にりも大きい整数であり、 ａ、 ｎＸ１１１個のセルを有するへＮＯアレイを備え
、各々のセルは、 前記ターム・ラインの１つと基準電位との間で直列に結
合された第１および第２のトランジスタ手段を含み、前
記トランジスタ手段の各々は制御要素を有し、 前記第１のトランジスタ手段の制御要素に結合された第
１の電荷Ｍ梢Ｔレメン１〜をさらに含み、前記り個の入
力端子の１つは前記第２の１−ランジスタ手段の制御要
素に結合され、 ｂ、 ｍｘｋ個のセルを有するＯＲアレイをさらに備
え、各々のセルは、 前記出力ラインの１つと基準電位との間で直列に結合さ
れた第３および第４のトランジスタ手段を含み、前記ト
ランジスタ手段の各々は制御要素を有し、 前記第３のトランジスタ手段の制御２ＴＩ要素に結合さ
れた第２の電荷ｖ！ｒｔ積エレメントをさらに含み、前
記ｍ個のターム・ラインの１つは前記第４のトランジス
タ手段の制ｍ要素に結合され、Ｃ８前記ビット・ライン
に結合されたリフレッシュ論理と、 ｄ、 前記電荷蓄積エレメント上にプログラムされた電
荷を周目的に再蓄積するために前記リフレッシコ論即に
関連して動作するように前記ワード・ラインに結合され
たリフレッシュ・レジ伐りとをさらに備える、プログラ
ム可能な論理アレイ。 （２） 前記トランジスタ手段はＭＯ８Ｉｉ界効果トラ
ンジスタであることを特徴とする特許請求の範囲第１項
記載のプログラム可能’？Ｌ論即ア１ノイ。 （３） 前ｉ＋！市荷蓄積ゴー１ノメン１へｔま奇牛容
ｆｔｌ Ｔ’あることを特徴とする特許請求の範囲第１
１１’ｊ記載のプ［１グラム可能な論ｌａｐアレイ。 （／Ｉ） １１１個のデータ記憶ニレメン１〜を右づ
るプログラム・シフトレジスタをさらに備え、前記デー
タ記１ｆｉｌｌノメントの各々の出力は前記ビット・ラ
インの各々に結合されることを特徴とする特許請求の範
囲第１項記載のプログラム可能な論理アレイ。 （５） 前記リフレッシュ・レジスタは（ｎ＋ｋ）個の
データ記憶エレメントを有し、前記レジスタの最初のｎ
個のエレメントのｎ個の出力端子は前記ＡＮＤアレイの
ワード・ラインの各々に結合され、かつ前記１ノジスタ
の次のに個のエレメントのに個の出力端子は前記ＯＲア
レイのワード・ラインの各々に結合されることを特徴と
する特許請求の範囲第１項記載のプログラム可能な論理
アレイ。 （６） 前記に個の出力ラインの各々に結合されるプ「
１グラム出力回路をさらに備えたことを特徴とする特許
請求の範囲第１項記載のプログラム可能な論理ア１ノイ
。 （７） ’ｎ’ｌ Ｋｌ！プログラム出力回路は、各
々が１プロゲラｌトセルに結合された出力端子を有する
１データ紀憤Ｔレメン１−を有するシフトレジスタを含
み、前記セルの各々は前記出力ラインの種々の状態を制
御することを特徴とする特許請求の範囲第６項記載のプ
ログラム可能な論理アレイ。 （８） 前記プログラム出力回路における前記プログラ
ム・セルの各々は、前記出力ラインの１つに結合された
入力端子と、前記プログラム出力回路の出力端子に結合
された出力端子と、電荷蓄積工１ノメントおよび前記デ
ータ記憶エレメントの１つの前記出力端子に結合された
制御要素とを有するトランジスタ手段を含むことを特徴
とする特許請求の範囲第７項記載のプログラム可能な論
理アレイ。 （９） 前記プログラム出力回路は、前記出力ラインお
よび前記トランジスタ手段の前記入力端子の間で結合さ
れたインバータを含み、これによって前記アレイからの
出力信号は反転されることを特徴とする特許請求の範囲
第８項記載のプログラム可能な論理アレイ。 （１０） 前記プログラム回路は、前記出ツノラインお
よび前記トランジスタ手段の前記入力端子の間で結合さ
れたノリツブ７０ツブ・ラッチ回路を含み、こねによっ
て前記アレイからの出力信号はラッチされることを特徴
とする特許請求の範囲第８１ｒ３記載のプログラム可能
な論理アレイ。 （１１） ａ、 ｎ個の入力信号を受信しかつｍ個の
ターム・ラインおよびｍ個のビット・ラインを有づるＪ
：うに配置されたＡＮＤアレイを備え、ｎおよび舟は整
数であり、前記△ＮＤアレイはｎ×ｍ個のセルを有し、
各々のセルは、 前記ターム・ラインの１つと基準電位どの間で直列に結
合された第１および第２のトランジスタ手段を含み、前
記トランジスタ手段の各々は制御要素を有し、 ５− 前記第１のトランジスタ手段の制御要素に結合された第
１の電荷蓄積エレメントをさらに含み、前記ｎ個の入力
端子の１つは前記第２のトランジスタ手段の制御ＩＩｌ
要素に結合され、ｂ、 ｋ個の出力ラインを提供しかつ
前記ターム・ラインおよび前記ビット・ラインによって
前記ΔＮＤア１ノイに結合されたＯＲアレイをさらに備
え、ｋは整数であり、前記ＯＲアレイはｍｘｋ個のセル
を右（）、各々のセルは、 前記出力ラインの１つと基準電位との間で直列に結合さ
れた第３おにび第４のトランジスタ手段を含み、前記１
〜ランジスタ手段の各々は制御１１要素を有し、 前記第３の１〜ランジスタ手段の制御要素に結合された
第２の電荷蓄積エレメントをさらに含み、前記ｍ個のタ
ーム・ラインの１つは前記第４のトランジスタ手段の制
御Ｉｌ要素に結合され、Ｃ０前記ビット・ラインに結合
されたリフレッシュ論理と、 ｄ、 航記電荷蓄積エレメント上にプログラム＝６− された電荷を周期的に再蓄積づるために前記リフレッシ
１論１’ｌ’ ｋ二１ｕｌｌ連して動作するＪ：うに前
記ワード・ラインに結合されたりフレッシコ・１ノジス
タとをさらに備える、ダイナミツクル１プログラム可能
ｆ、【論理アレイ。 （１２） ｍ個のデータ６１１憶Ｔ１ノメン１〜を右
りるプログラム・シフ１へレジスタをさらに備え、前記
データ配憶Ｔレメン１−の各々の出力は前記ピット・ラ
インの各々に結合されることを特徴とする特許請求の範
囲第１１項記載のダイナミック再プログラム可能な論理
ア１ノイ。 （１３） 前記リフレッシュ・レジスタは（ｎ＋ｋ）個
のデータ記憶エレメントを有し、前記レジスタの最初の
ｎ個のエレメントのｎ個の出力端子は前記ＡＮＤアレイ
のワード・ラインの各々に結合され、かつ前記レジスタ
の次のに個のエレメントのに個の出力端子は前記ＯＲア
レイのワード・ラインの各々に結合されることを特徴と
する特ＦＦ請求の範囲第１１項記載のダイナミック再プ
ログラム可能な論理アレイ。 （１４） 前記１（個の出力ラインの各々に結合される
プログラム出力回路をさらに備えることを特徴とする特
許請求の範囲第１１項記載のダイナミック再プログラム
可能な論理アレイ。 （１５） 前記トランジスタ手段はＭＯ８電界効果トラ
ンジスタであることを特徴とする特許請求の艙四第１１
１Ｑ記載のダイナミック再プログラム可能な論理アレイ
。 （１６） 前記電荷蓄積エレメントは寄生容量であるこ
とを特徴とする特許請求の範囲第１１項記載のグイノミ
ツク再プログラム可能な論理アレイ。
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