JP2011510427A - 不揮発性半導体記憶装置 - Google Patents

Abstract

２のべき乗でないメモリ容量を有する不揮発性メモリが開示される。不揮発性記憶装置は少なくとも１つのプレーンを含む。プレーンは、各ブロックが多数のページに分割されている複数のブロックを含む。これらブロックの各々は、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められている。当該不揮発性メモリは、プレーンのメモリセルの総数と比例関係にある２のべき乗でない容量を有する。当該不揮発性メモリはまた、複数のローデコーダを含む。当該記憶装置内で、ページの数に対するローデコーダの数に関して、少なくとも実質的に１対１の関係が存在する。複数のローデコーダの各々は、当該記憶装置の関連するページ上での読み出し動作を促すように構成される。

Description

本発明は、不揮発性半導体記憶装置に関する。

今日、多くの電子機器は情報を記憶するためにメモリシステムを含んでいる。例えば、一部のメモリシステムは、それぞれのメディアプレイヤによって再生されるデジタル化されたオーディオ情報又はビデオ情報を記憶する。その他の一部のメモリシステムは、様々な種類の処理機能を実行するためにソフトウェア及び関連情報を記憶する。また、例えばダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）システム及びスタティック・ランダムアクセスメモリ（ＳＲＡＭ）システム等の一部の種類のメモリシステムは、電源が切られたときに記憶データが保存されない揮発性メモリシステムであり、例えばＮＡＮＤフラッシュメモリシステム及びＮＯＲフラッシュメモリシステム等のその他の一部の種類のメモリシステムは、電源が切られたときにも記憶データが保存される不揮発性メモリシステムである。

典型的に、メモリシステムのメモリ容量は、そのシステムが“揮発性”又は“不揮発性”の何れであるかに拘わらず、計算システムにおける２値（バイナリ）アドレスビット構造の性質のために、世代ごとに２倍にされている。当業者の間で広く理解されているように、２倍のメモリ容量（２のべき乗のメモリ容量）は、主メモリシステムに使用される場合に満たされるべき要件である。また、揮発性メモリシステムにおいては２のべき乗でない容量の提案も以前に存在したが、少なくとも不揮発性メモリシステムとの関係においては、２のべき乗でない容量を有するメモリシステムを作り出す何らかの実用的な手法は、現時点で明らかに存在していない。

当然ながら、２のべき乗でない容量を有するメモリシステムを作り出すことができることは有用であろう。これに関し、プロセス技術を縮小方向にスケーリングすることなくメモリ容量を２倍にすることに伴う１つの問題は、より大きいサイズの付随回路及び部品が通常、物理的な制約のために、もはや同一のパッケージに収まることができないことである。物理的な制約とは、例えば、物理サイズの増大が１次元での増大に制限される場合があり、必要なサイズの増大が、如何なる可能性あるサイズの増大に対しても決定的である上限を超えてしまい得ること等である。また、パッケージの変更は、産業界は例えば４８ピンのＴＳＯＰ−１等の標準パッケージを採用しているため、選択肢にならないことがある。故に、標準パッケージから非標準パッケージに切り換えることの影響は、場合により、プリント回路基板全体を再設計しなければならないほど重大なものとなり得る。

同一パッケージ内のままでありながら物理サイズを増大することによって課せられる問題を前提とすると、プロセス技術を縮小スケーリングすることが、考えられる代替的な選択肢として残るが、プロセス技術を縮小スケーリングすることは巨大な投資である。多くの状況において、プロセス技術を縮小スケーリングする必要なくメモリ容量を増大させることの方が、実質的にコストに見合ったものになる。

本発明の１つの目的は、改善された不揮発性メモリを提供することである。

本発明の一態様に従って、少なくとも１つのプレーンを含む不揮発性記憶装置が提供される。プレーンは、各ブロックが多数のページに分割されている複数のブロックを含み、ブロックの各々は、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められている。当該メモリは、プレーンのデータセクション内のメモリセルの総数と比例関係にある２のべき乗でない容量を有する。当該不揮発性メモリはまた、複数のローデコーダを含む。当該記憶装置内で、ページの数に対するローデコーダの数に関して、少なくとも実質的に１対１の関係が存在する。ローデコーダの各々は、当該記憶装置の関連するページ上での読み出し動作を促すように構成される。

本発明の他の一態様に従って、少なくとも１つのプレーンを有する少なくとも１つの不揮発性記憶装置を含むメモリシステムが提供される。プレーンは複数のブロックを含み、これらブロックの各々は多数のページに分割されている。ブロックの各々は、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められている。記憶装置は、プレーンのデータセクション内のメモリセルの総数と比例関係にある２のべき乗でない容量を有する。コントローラが記憶装置と通信する。コントローラは記憶部と管理モジュールとを含む。記憶部はマップテーブルを格納する。管理モジュールは、マップテーブルにアクセスし、論理アドレスの物理アドレスへの翻訳を実行するように構成される。記憶装置の２のべき乗でない容量に起因する無効な物理アドレスがマップテーブルにてマッピング・アウトされる。

本発明の更なる他の一態様に従って、メモリコントローラテーブルをデータで充たす方法が提供される。このテーブルはメモリコントローラのランダムアクセスメモリに格納されている。メモリコントローラは、当該メモリコントローラの管理機能のためにデータを記憶する少なくとも１つのメモリセルアレイを有する少なくとも１つの不揮発性記憶装置と通信する。前記少なくとも１つのメモリセルアレイは２のべき乗でない容量を有する。当該方法は、前記少なくとも１つのメモリセルアレイからデータを取り出すことを含む。当該方法はまた、メモリコントローラ内でデータを処理して、前記少なくとも１つのメモリセルアレイの２のべき乗でない容量に起因する無効な物理アドレスを決定することを含む。当該方法はまた、無効な物理アドレスをマッピング・アウトするようにメモリコントローラテーブルを変更することを含む。

本発明の更なる他の一態様に従って、インターネットを介して伝送される通信の送信及び受信を行うことが可能なネットワークが提供される。当該ネットワークは、少なくとも１つのサーバと、該サーバと通信する少なくとも１つのデータ記憶装置とを含む。サーバは、少なくとも１つの品目の注文に対応する情報を含むデータを受信することが可能であり、前記少なくとも１つの品目は、２のべき乗でない容量を有する少なくとも１つの不揮発性メモリチップを含む。サーバはまた、前記データを処理して、前記データを前記少なくとも１つのデータ記憶装置での格納に適したものにすることが可能である。サーバはまた、受注確認を顧客に提供するために、インターネットを介した伝送に適応された電子的な通知を生成することができる。

改善された不揮発性メモリが提供される。

添付の図面を例として参照する。
ＮＡＮＤフラッシュチップのフロアプランの一例を示すブロック図である。 ＮＡＮＤフラッシュメモリの一例を示す機能ブロック図である。 ホストシステム及びメモリシステムのブロック図であり、メモリシステムは多数の記憶装置を含み、一部の例において、各記憶装置が図２に示したフラッシュメモリに相当する。 ＮＡＮＤフラッシュデバイスの一例における読み出し動作を示すブロック図である。 ＮＡＮＤフラッシュデバイスの一例におけるプログラム動作を示すブロック図である。 一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプランの一例を示すブロック図である。 他の一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプランの一例を示すブロック図である。 更なる他の一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプランの一例を示すブロック図である。 ＮＡＮＤフラッシュチップのプレーンの一例を示すブロック図であり、該プレーンの冗長セクション及びその他のセクションを例示している。 記憶装置の製造会社と顧客会社との間の通信網構成を示すブロック図である。 顧客とメモリ製品販売会社との間の通信網構成を示すブロック図である。 一部の実施形態に従った記憶装置又はメモリ製品の注文方法を示すフローチャートである。 一実施形態に従ったグラフィカル・ユーザ・インタフェース（ＧＵＩ）の一例の一部を示す図である。 他の一実施形態に従った他のＧＵＩの一例の一部を示す図である。 一部の実施形態に従った、不揮発性メモリメディアの更新を容易にする通信網構成を示すブロック図である。 異なる複数の図において、同様の要素を表すために同様あるいは同一の参照符号を用いる。

電子機器の多くにおいて、しばしば、メモリシステムはコントローラと１つ以上の対応するフラッシュメモリデバイスとを有している。コントローラは典型的に、記憶及びフラッシュメモリデバイスからのデータの取り出しのために記憶装置への信号を生成するように構成された回路を含んでいる。

図面を参照するに、図１は、ＮＡＮＤフラッシュチップの間取図（フロアプラン）１００の一例のブロック図であり、フラッシュメモリデバイスのチップ領域内の主要な要素について、その実際の配置を例示している。フロアプラン１００において、２つのロー（行）デコーダ領域１１０及び１１２が、それぞれ、隣接し合うメモリセルアレイ領域１１４と１１６との間、及び１１８と１２０との間に延在している。ローデコーダ領域１１０及び１１２に関し、フラッシュメモリデバイスのローデコーダを見付けることができるのはこれらの領域内である。メモリセルアレイ領域１１４、１１６、１１８及び１２０に関し、フラッシュメモリデバイスのメモリセルアレイを見付けることができるのはこれらの領域内である。

フロアプラン１００の幅方向のエッジに沿って、入力／出力パッド領域１２４及び１２６が延在しており、フロアプラン１００の長さ方向のエッジに沿って、高電圧発生器領域１３０及び１３２と、周辺回路領域１３４とが延在している。入力／出力パッド領域１２４及び１２６に関し、フラッシュメモリデバイスの入力／出力パッドを見付けることができるのはこれらの領域内である。高電圧発生器領域１３０及び１３２に関し、例えば電荷ポンプ等のフラッシュメモリデバイスの高電圧発生器を見付けるのはこれらの領域内である。周辺回路領域１３４に関し、例えば制御回路など、デバイス動作に重要なその他の回路を見付けることができるのはこの領域内である。また、周辺回路領域１３４に、更なる回路領域１４０及び１４２が隣接している。フラッシュメモリデバイスのページバッファ及びコラム（列）デコーダを見付けることができるのはこれらの領域内である。

当業者に認識されるように、不揮発性メモリのチップフロアプランは、設計者の選択に応じて、動作上の制約及び仕様の範囲内で変わってくる。例えば、東芝社は、２つのプレーンの領域の比較的隣接した２つのエッジの間にローデコーダを延在させた２プレーンの不揮発性記憶装置を製造している。東芝社の記憶装置のフロアプランをフロアプラン１００と比較すると、以下の相違（非網羅的なリスト）：２つの離隔したローデコーダ領域を有するのではなく、上述のローデコーダ領域が下方にフロアプランの中心まで延在していること、唯一の高電圧発生器領域、周辺回路領域に隣接したエッジに沿って延在した入力／出力パッド領域、を見出し得る。

次に、図２を参照するに、ＮＡＮＤフラッシュメモリデバイス２００の一例の機能ブロック図が示されている。デバイス２００は、当該デバイス２００へ、そして当該デバイ２００からアドレス、コマンド及び入力／出力データを転送するためのコモン入力・出力ポート（Ｉ／Ｏピン０乃至７）を有している。図示したデバイス２００はまた、コマンド・ラッチ・イネーブル（ＣＬＥ）ポートを含んでいる。このポートへのＣＬＥ入力信号は、内部のコマンドレジスタ２１０への動作モードコマンドのロードを制御するために用いられる。このコマンドは、ＣＬＥが論理的な高（ハイ）であるときに、／ＷＥ信号の立ち上がりエッジでＩ／Ｏポートからコマンドレジスタ２１０にラッチされる。図示したデバイス２００はまた、アドレス・ラッチ・イネーブル（ＡＬＥ）ポートを含んでいる。このポートへのＡＬＥ信号は、内部のアドレスレジスタ２１２へのアドレス情報のロードを制御するために用いられる。アドレス情報は、ＡＬＥが論理的ハイであるときに、／ＷＥ信号の立ち上がりエッジでＩ／Ｏポートからアドレスレジスタ２１２にラッチされる。アドレス・ラッチ・イネーブル（ＡＬＥ）ポートとともに、図示したデバイス２００はまたチップ・イネーブル（／ＣＥ）ポートを含んでいる。特に、デバイス２００は、当該デバイス２００がレディ（Ready）状態にあるときに／ＣＥが論理的ハイになると、低電力のスタンバイ（Standby）モードに移行する。対照的に、デバイス２００が、例えばプログラム、消去又は読み出しの動作中であるなどでビジー（Busy）状態にある（すなわち、／Ｒ−Ｂが論理的な低（ロウ）である）ときには、／ＣＥ信号は無視され、／ＣＥが論理的ハイになったとしてもデバイス２００はスタンバイモードに入らない。

図示したデバイス２９９はまた、書き込み動作及び読み出し動作を可能にするためのポート群を含んでいる。ライト・イネーブル（／ＷＥ）ポートは、Ｉ／Ｏポートからのデータの収集を制御するために用いられる／ＷＥ信号を受信する。リード・イネーブル（／ＲＥ）ポートは、シリアルデータ出力を制御するためのＲＥ信号を受信する。データは、／ＲＥの立ち下がりエッジの後に利用可能になる。この立ち下がりエッジではまた、内部のコラムアドレスカウンタ（明示的に図示せず）がインクリメントされる（アドレス＝アドレス＋１）。

図示したデバイス２００はまた、ライト・プロテクト（／ＷＰ）ポートを含んでいる。／ＷＰポートは、デバイス２００を不測のプログラミング又は消去から保護するために用いられる／ＷＰ信号を受信する。内部の電圧レギュレータ（高電圧発生器２１８）は、／ＷＰが論理的ロウであるときにリセットされる。／ＷＰ信号は大抵、入力信号が妥当でないときに、電源オン／オフシーケンス中にデータを保護するために使用される。ライト・プロテクト（／ＷＰ）ポートとともに、図示したデバイス２００はレディ／ビジー（／Ｒ−Ｂ）ポートを含んでいる。／Ｒ−Ｂポートはオープンドレインピンを有しており、伝送される出力信号は、デバイスの動作状態を指し示すために使用される。／Ｒ−Ｂ信号は、プログラム、消去及び読み出しの動作中はビジー状態（／Ｒ−Ｂが論理的ロウ）にあり、その動作の完了後にレディ状態（／Ｒ−Ｂが論理的ハイ）に戻る。

なおも図２を参照するに、図示したデバイス２００のメモリコアは、メモリセルアレイ２２２、ローデコーダ２２６、センスアンプ・ページバッファ２３０、及びコラムデコーダ２３４を有している。ローデコーダ２２６に関し、それによって読み出し動作又はプログラム動作の何れかのページが選択される。消去動作の場合、ローデコーダ２２６は１つのブロックを選択する。ブロックは、メモリセルアレイ２２２の１区画であり、第１の次元に沿ってデータを格納する第１の数のメモリセルによって定められ、且つ第２の次元に沿って、第２の数のその他のメモリセルによって定められる。また、理解されるように、フラッシュ及びその他の同様の不揮発性メモリとの関係において、ブロックは、メモリセルアレイ２２２の、ページより大きい区画である。区画の階層化の観点から、メモリデバイスのプレーンは複数のブロックを含み、各ブロックは多数のページに分割される。

続いて、読み出し動作に関連してローデコーダ２２６によって選択されるページのデータに関して、動作を説明する。読み出し動作において、データはセンスアンプ・ページバッファ２３０内で検知され且つラッチされる。その後、ページバッファ内に格納されたデータは、コラムデコーダ２３４及びグローバルバッファ２３８を介して順次読み出される。グローバルバッファ２３８は、コモンＩ／Ｏピンを介する入力データ及び出力データを一時的に保持・バッファリングする。プログラミング中、グローバルバッファ２３８からの入力データはコラムデコーダ２３４を介してページバッファに順次ロードされる。ページバッファ内にラッチされた入力データは、最終的に、選択ページ内にプログラムされる。

高電圧発生器２１８は、メモリセルアレイ２２２に電気的に接続され、読み出し、プログラム及び消去の動作中に必要な高電圧及び基準電圧を供給する。読み出し、プログラム又は消去の動作中にデバイス状態を追跡するため、図示したデバイス２００は状態レジスタ２４４を含んでいる。また、／レディ−ビジー（／Ｒ−Ｂ）回路２４６と、接続された／Ｒ−Ｂピンとが一緒になって、デバイス状態を指し示す別の指標を提供する。少なくとも一部の例において、／Ｒ−Ｂ回路２４６はオープンドレイントランジスタ（明示的に図示せず）を含んでいる。

図示したデバイス２００はまた、制御回路２５０を含んでいる。制御回路２５０は少なくとも一部の例において中央ユニットである。制御回路２５０は様々な動作モードにおけるデバイス２００の制御を可能にする。制御回路２５０用のバッファとして機能する制御バッファ２５２が制御回路２５０と電気通信する。

図示したデバイス２００はまた、ロープリデコーダ（pre decoder）２５４及びコラムプリデコーダ２５６を含んでいる。ロープリデコーダ２５４はアドレスレジスタ２１２とローデコーダ２２６との中間にある。ロープリデコーダ２５４はローデコーダ２２６に、アドレスレジスタ２１２内に格納された多重化されたローアドレスを転送する。コラムプリデコーダ２５６はアドレスレジスタ２１２とコラムデコーダ２３４との中間にある。コラムプリデコーダ２５６はコラムデコーダ２３４に、アドレスレジスタ２１２内に格納された多重化されたコラムアドレスを転送する。

次に図３を参照する。図３は、互いに通信することが可能なホストシステム３０２及びメモリシステム３０６のブロック図である。メモリシステム３０６は多数の記憶装置３０８を含んでいる。一部の例において、記憶装置３０８の各々が図２に示したフラッシュメモリ２００に相当する。他の一部の例においては、記憶装置３０８の一部のみが図２に示したフラッシュメモリ２００に相当し、残りの記憶装置３０８は、メモリシステム３０６内で機能することが可能な何らかのその他の１種類（又は複数種類）の不揮発性記憶装置である。更なる他の例においては、記憶装置３０８は何れも図２に示したフラッシュメモリ２００に相当せず、その代わりに、記憶装置３０８の全てが、メモリシステム３０６内で機能することが可能な何らかのその他の１種類（又は複数種類）の不揮発性記憶装置である。

メモリシステム３０６はまた、一部の例に従って示されたメモリコントローラ３１２を含んでいる。図示したメモリコントローラ３１２は、物理インタフェース３１６、ホストインタフェース３１８、及び制御モジュール３２２を含んでいる。物理インタフェース３１６は、メモリコントローラ３１２が記憶装置３０８と通信することを可能にするとともに、記憶装置３０８がメモリコントローラ３１２と通信することを可能にする。ホストインタフェース３１８は、メモリコントローラ３１２がホストシステム３０２と通信することを可能にするとともに、ホストシステム３０２がメモリコントローラ３１２と通信することを可能にする。図示したホストインタフェース３１８はメモリコントローラ３１２内に示されているが、代替的な例においては、ホストインタフェースは、メモリコントローラ３１２と通信する別個の装置として、あるいはそのような通信を行うシステムの内部に実装されてもよい。

なおも図３を参照するに、図示した制御モジュール３２２はファイル／メモリ管理サブモジュール３３０を含んでいる。その他の考え得る機能のうち、ファイル／メモリ管理サブモジュール３３０は、要求データの物理アドレスを決定することができるように、論理アドレスの物理アドレスへのマッピングを提供する。このマッピングは更に、性能を向上させ、あるいは所謂“ウェアレベリング（摩耗平滑化）”を実行するように、また、必要とされるときに、不良メモリセルに対応する物理アドレスが利用可能にされない、あるいはホストシステムによって使用されないことを確保するように、デバイスに格納されたデータの分配及び再分配を行うアルゴリズムを含んでいてもよい。この後者のマッピング態様は、一般的に“マッピング・アウト”と呼ばれており、例示の実施形態の状況において、不良メモリがマッピング・アウトされることに限定されない。特に、本開示の後の箇所にて、この“マッピング・アウト”が２のべき乗でない容量の記憶装置における無効なアドレスの取扱においてどのように役割を果たすかを説明する。

メモリコントローラ３１２の少なくとも一部の例において、制御モジュール３２２は、アロケータ、クリーナ及び静的ウェアレベラーというサブモジュールを含んでいてもよい。これらのサブモジュールのうちの少なくとも一部は、ファイル／メモリ管理サブモジュール３３０の構成要素として見られてもよい。アロケータは、例えばＮＡＮＤフラッシュ・トランスレーション・レイヤ（ＮＦＴＬ）等の当業者に理解された既知の翻訳機構の何れか１つに従って、論理アドレスの物理アドレスへの翻訳を取り扱う。クリーナは、当業者に理解された手法にて、無効なデータのページを再利用するためにガベージコレクションを取り扱う。静的ウェアレベラーはウェアレベリングを取り扱う。これは、（ブロックの消去回数の限界のために）各ブロックの消去回数を均等に分配するという意図する目標を達成することに調和するように実行されるデータ再分配によって特徴付けられる。静的ウェアレベリングの動機は、如何なるブロックにも“コールド”データ（“ホット”データに対比して）が長期間にわたって留まらないようにすることである。それは、フラッシュメモリの寿命を延長し得るように、何れの２つのブロック間においても最大の消去カウント差を最小化することである。

次に図４Ａを参照する。図４Ａは、ＮＡＮＤフラッシュデバイスの一例における読み出し動作を示すブロック図である。ＮＡＮＤフラッシュデバイスの内部メモリアレイ４１０はページベースでアクセスされる（例では選択ページ４１４）。図２及び４Ａに示した例において、読み出し動作は、アドレスを従えたリードコマンドをコモンＩ／Ｏピン（Ｉ／Ｏ０乃至Ｉ／Ｏ７）を介してデバイス２００に書き込んだ後に開始する。センスアンプ・ページバッファ２３０が、選択ページ４１４内の４２２４バイトのデータを、ｔＲ（フラッシュアレイからページバッファへのデータ転送時間）より短い時間内で検知し且つ転送する。４２２４バイトのデータがセルアレイ４１０内の選択ページ４１４からページバッファに検知・転送されると、ページバッファ内のデータはデバイス２００から順次読み出されることができる。図４Ａに示すように、データのページごとに、スペアのフィールドが存在する（図示した例においてスペアフィールドは１２８バイトであるが、他の例においてスペアフィールドは如何なる好適なバイトであってもよい）スペアフィールドの目的は、メモリシステム３０６及びメモリコントローラ３１２（図３）の電源投入時に、制御モジュール３２２が記憶装置３０８に関する非定常／可変情報（例えば、ウェアレベリング及びアドレスマッピングに関連する情報）を取得することを望むためである。これは、スペアフィールド内に格納されたデータの少なくとも一部をメモリコントローラ３１２内のＳＲＡＭ記憶装置（明示的に図示せず）にダンプすることによって行われる。スペアフィールドからのデータがメモリコントローラ３１２内にローカルに格納されると、制御モジュール３２２はこのデータを使用して、その機能を適切に実行することができる。例えば、論理アドレスから物理アドレスへの翻訳を実行することに関連して、ＳＲＡＭ記憶装置内のマップテーブルがアクセスされる。

メモリコントローラ３１２がスペアフィールドから読み出しを行えることに加え、メモリコントローラ３１２はまた、スペアフィールド内のデータを更新することが可能である。図４Ｂは、ＮＡＮＤフラッシュデバイスの一例におけるプログラム動作を示すブロック図である。図示した例のプログラム動作に関連して、プログラムコマンドの後に、コモンＩ／Ｏピン（Ｉ／Ｏ０乃至Ｉ／Ｏ７）を介してデバイス２００（図２）に発せられるアドレス及び４２２４バイトのデータが続く。４２２４バイトのデータは、ｔＰＲＯＧ（ページプログラム時間）より短い時間で、入力データのロードサイクル中にページバッファに転送され、最終的にセルアレイ４３４の選択ページ４３０にプログラムされる。図示のように、４２２４バイトのデータは１２８バイトのスペアフィールドデータを含んでおり、また、メモリコントローラ３１２（図３）がこの付加データの起源となる発生器（又は、起源となる変更器）であり、故に、図４Ｂの場合、スペアフィールドデータはメモリコントローラ３１２から記憶装置３０８に通信され、図４Ａの場合、スペアフィールドデータは記憶装置３０８からメモリコントローラ３１２に通信される。

次に図５を参照するに、図５は、一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプラン５００の一例のブロック図である。図５において、理解されるように、図示を容易にするため、例えばプレーン及びビット線などのメモリの一部の代表的な分割ユニットは示しているが、例えばページ及びブロックなどのその他の代表的な分割ユニットは示していない。

図１に関連して同様に説明したように、図５のフロアプラン５００において、２つのローデコーダ領域５１０及び５１２が、それぞれ、隣接し合うメモリセルアレイ領域５１４と５１６との間、及び５１８と５２０との間に延在している。また、メモリセル領域のエッジに沿って、（上述のように）フラッシュメモリデバイスのページバッファ及びコラムデコーダを見出すことができる細長い５２８及び５２９が延在している。領域５２８及び５２９の長さ方向に垂直に、複数の有意に長いビット線５３２が延在している。当業者に認識されるように、複数のビット線５３２は典型的に、分布的に釣り合うようにして、領域５２８及び５２９内のページバッファに電気的に接続されている。

ビット線５３２は、仮に２のべき乗のメモリ容量のデバイスであった場合にその記憶装置内に見出されるであろうビット線より有意に長いので、それに対応した容量の増大が可能である。具体的には、理解されるように、より長いビット線は、より多数のワード線、ひいては、より多数のブロックを有するデバイスの製造を容易にする。例えば、２のべき乗のメモリ容量のデバイスにおける各プレーンは例えば２０４８ブロック（すなわち、２のべき乗数のブロック）を有し得るが、より長いビット線５３２を有する２のべき乗でない容量のデバイスにおける各プレーンは、例えば２５６０ブロック（又は、その他の好適な２のべき乗以外の数のブロック）を有し得る。

理解されるように、より長いビット線５３２の製造の効果は、より効率的なチップ面積の利用であり得る。特に、少なくとも一部の実施形態に関して、メモリセルアレイの一部でないチップ領域の大きさは、メモリセルアレイ領域５１４、５１６、５１８及び５２０のサイズ増大に比例しては増大しない。これに関し、ビット線５３２が図１に示したメモリセルアレイ内のビット線より有意に長くても、図５に示した高電圧発生器領域５４０及び５４２、周辺回路領域５４３、並びに領域５２８及び５２９は、図１に示した対応する領域と比較して大きさ的に（同一でないとしても）少なくとも同等とし得る。多くの用途において、Ｖ_ｃｃ側で一層大きい電流が予期され得るが、この一層大きい電流は大きな関心事になるほどに大きくなるものではない。

次に図６を参照するに、図６は、他の一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプラン６００の一例のブロック図である。図６において、理解されるように、図示を容易にするため、例えばプレーン及びワード線などのメモリの一部の代表的な分割ユニットは示しているが、例えばページ及びブロックなどのその他の代表的な分割ユニットは示していない。

図示した実施形態においては、プレーン０、プレーン１及びプレーン２の各々に１つずつの３つのローデコーダ６１０−６１２が存在している。故に、図６の実施形態においては、２つ（すなわち、２のべき乗数）のローデコーダ及びプレーンを有する図１に示したＮＡＮＤフラッシュチップと対照的に、２のべき乗でない数（３つ）のローデコーダ及びプレーンが存在している。理解されるように、図示した実施形態では２のべき乗でない数は３であるが、他の実施形態においてはローデコーダ及びプレーンの２のべき乗でない数は、例えば５、６、７、９等、その他の数であってもよい。また、理解されるように、図示した実施形態のＮＡＮＤフラッシュデバイスではワード線６２０の総数は３ｎ（ただし、ｎはプレーン当たりのワード線の総数）であり、故に、増倍係数（３）が２のべき乗でない数であるため、ワード線の総数は２のべき乗ではない数である。ワード線の総数が２のべき乗でない数であるので、図示した実施形態に従って製造される記憶装置は、当業者が容易に実行し得る容量計算によって示されるように、２のべき乗でない容量を有するはずである。

なおも図６に示した実施形態を参照するに、チップ面積の利用率の観点から、周辺回路領域１３４（図１）に対する周辺回路領域６４０の寸法的な差は注目に値する。周辺回路領域６４０の長さ（一方の入力／出力パッド領域から他方の入力／出力パッド領域までで測定される）は、周辺回路領域１３４の長さより大きい。また、周辺回路領域６４０のもう一方の寸法は、周辺回路領域１３４の対応する寸法より小さい。ピザ生地又はパンケーキのように、周辺回路領域は平たく（圧迫）されている。

次に図７を参照するに、図７は、更なる他の一実施形態に従って製造されるＮＡＮＤフラッシュチップのフロアプラン７００の一例のブロック図である。この場合も、図示した実施形態にはプレーン０、プレーン１及びプレーン２の各々に１つずつの３つのローデコーダ７１０−７１２が示されている。同様に、ワード線７２０の総数は３ｎ（ただし、ｎはプレーン当たりのワード線の総数）であり、故に、増倍係数（３）が２のべき乗ではない数であるため、ワード線の総数は２のべき乗でない数である。図７の実施形態と図６の実施形態との間の主な相違は、２つの高電圧発生器領域６５０−６５１に対して３つの高電圧発生器領域７５０−７５２が存在することである。故に、図７の実施形態においては、図６の実施形態と比較して１つの追加の高電圧発生器が存在する。この追加の高電圧発生器により、当業者に認識されるように、特定の場合において、このような設計の方が、より少ない電圧発生器を備える他方の設計よりも選択される。特定の場合とは、例えば、記憶装置の動作に関して達成される他方の設計より高い性能の利益が、全チップ面積に対するメモリセルを含むチップ面積の観点から測定される効率的なチップ面積利用率の低さに勝る場合などである。多くの用途において、図７の実施形態に関してＶ_ｃｃ及びＶ_ｐｐの双方での一層大きい電流が予期され得るが、これらの一層大きい電流は大きな関心事になるほどに大きくなるものではない。

プレーン数と高電圧発生器の数とのその他の組み合わせも意図される。例えば、５個のプレーンと３、４又は５個の電圧発生器、６個のプレーンと４、５又は６個の高電圧発生器などである。

理解されるように、２のべき乗のメモリ容量のデバイスから、より大容量の２のべき乗でない容量のデバイスに移行する際、少なくとも１ビット分のアドレス長の増大が予期される。一例として、２のべき乗のメモリ容量を有する第１の記憶装置で例えば２４ビット長のアドレスが採用されるとすると、第１の記憶装置より大きい２のべき乗でない容量を有する第２の記憶装置では、アドレスは少なくとも２５ビット長となることが予期される。

２のべき乗のメモリ容量のデバイスに関して、理論的には、論理アドレスの各々且つ全てが有効な物理アドレスに対応することが可能である（実際には、例えば不良セルのマッピング・アウトのために可能でない）。しかしながら、２のべき乗でない容量のデバイスでは、これは当てはまらない。論理アドレスはバイナリであるため、全ての可能な論理アドレスの総数は２の何らかの数のべき乗の数になる。従って、例えば、２４ＧＢ（２のべき乗でない）容量の記憶装置では、全ての可能な論理アドレスの総数は大体３２ビリオン（３２０億）となることが予期され、大体８ビリオン（８０億）又はそれより多くの論理アドレスが対応する有効な物理アドレスを有しないことを意味する。そうは言うものの、無効な物理アドレスのマッピング・アウトは、当業者に理解されるように不良セルのマッピング・アウトに類似した手法にて、図３に示したファイル／メモリ管理サブモジュール３３０によってコントローラ側で取り行われることが可能である。

理解されるように、用語“容量”は、ここでは、非データ容量又は代用容量を除く容量である。これに関し、図８は、ＮＡＮＤフラッシュチップのプレーン８００の一例のブロック図であり、非データ容量（代用容量）とは区別されるデータ容量を明確にする略図を含んでいる。図示した一例に係るプレーン８００は、データセクション８０２、スペアフィールドセクション８０４、冗長コラムセクション８０６、及び冗長ブロックセクション８０８という４つの区画を有している（なお、代替例においては、プレーンは冗長コラムセクション８０６を有していなくてもよく、あるいは冗長ブロックセクション８０８を含んでいなくてもよい。すなわち、プレーンはセクション８０６、８０８の何れかを含んでいなくてもよく、さらには、ここで説明する派生セクションと同様の関連目的を有する他の種類の派生セクションが存在してもよい。）。スペアフィールドセクション８０４は、上述のメモリページのスペアフィールドに相当するプレーン８００の区画である。理解されるように、スペアフィールドセクション８０４はそれに関連した非データ容量を有する。冗長コラムセクション８０６は、プレーン８００の冗長コラムに対応するプレーン８００の区画であり、プレーン８００の冗長コラムとは、欠陥が生じた場合にデータセクション８０２内のコラムの代用コラムとして機能し得るものである。理解されるように、冗長コラムセクション８０６はそれに関連した代用容量を有する。冗長ブロックセクション８０８は、冗長コラムセクション８０６内の冗長コラムと同様の目的を果たす冗長ブロックに対応するプレーン８００の区画である。理解されるように、冗長ブロックセクション８０８はそれに関連した代用容量を有する。残りの区画はデータセクション８０２である。従来のＮＡＮＤフラッシュにおいては以下が成り立つ：１）データセクション８０２は２のべき乗の容量を有する；２）スペアフィールドを除いたページ部分であるデータセクション８０２内のデータフィールドは、２のべき乗の容量を有する。

ここで説明する一部の例に係る実施形態は、不揮発性メモリシステムを用いる具体的な用途は問わず、２のべき乗でない容量を有する不揮発性メモリシステムに関する。ここで説明する他の一部の例に係る実施形態は、２のべき乗でない容量を有する不揮発性メモリシステムを特定の用途で使用すること、又は、特定の一層大きいシステム若しくは製品内で用いられ且つ従来のように２のべき乗のメモリ容量を有する不揮発性メモリシステムを、２のべき乗でない容量を有する不揮発性メモリシステムで置換することに関する。

図９を参照するに、記憶装置の製造会社と顧客会社との間の通信網構成のブロック図が示されている。顧客会社は、通信ネットワーク９０８（例えば、インターネット）上で記憶装置製造会社のコンピュータシステム９０６と通信するコンピュータシステム９０２を有している。

顧客会社のコンピュータシステム９０２は、ネットワーク９１２及び複数のクライアントコンピュータ９１６を含んでいる。ネットワーク９１２は、ローカルエリアネットワーク（ＬＡＮ）、仮想プライベートネットワーク（ＶＰＮ）、サーバ、データ記憶装置（例えば、データベース）等の如何なる好適な組み合わせを含んでいてもよい。クライアントコンピュータ９１６の各々は、パーソナルコンピュータ、移動式計算装置、スマートフォン、又は少なくともネットワーク９１２によって手助けされる通信の送信及び受信を行うことが可能なその他のコンピュータを有し得る。

同様に、記憶装置製造会社のコンピュータシステム９０６は、ネットワーク９２０及び複数のクライアントコンピュータ９２６を含んでいる。ネットワーク９２０は、ローカルエリアネットワーク（ＬＡＮ）、仮想プライベートネットワーク（ＶＰＮ）、サーバ、データ記憶装置（例えば、データベース）等の如何なる好適な組み合わせを含んでいてもよい。クライアントコンピュータ９２６の各々は、パーソナルコンピュータ、移動式計算装置、スマートフォン、又は少なくともネットワーク９２０によって手助けされる通信の送信及び受信を行うことが可能なその他のコンピュータを有し得る。

一部の例において、コンピュータシステム９０６を稼働させる製造会社は、コンピュータシステム９０２を稼働させる顧客会社によって製造され、組み立てられ、あるいはその他の方法で作製される一層大きい製品に統合されるメモリチップ、メモリシステム等を製造するビジネスをしている。一例として、顧客会社は、製造会社からフラッシュメモリチップを購入し、それを可搬式メディアプレイヤの製品内で使用し得る。他の一例として、顧客会社は、製造会社からフラッシュメモリチップを購入し、それを無線使用可能な電話の製品内で使用してもよい。

一部の例において、上述のコンピュータシステム９０２、９０６及び通信ネットワーク９０８を実現することに使用されるハードウェアは従来のものである。しかしながら、一実施形態に従って、図９の通信網構成内で実行される新規の記憶装置注文方法が提供される。この方法については、以下の代替的な通信網構成の説明の後に、より詳細に後述する。

次に図１０を参照するに、顧客と、例えばメモリスティック、セキュア・デジタル（ＳＤ）フラッシュカード、半導体（ソリッド・ステート）ドライブ（ＳＳＤ）等のメモリ製品を販売する会社との間の通信網構成のブロック図が示されている。また、場合により、販売される不揮発性メディアはブランクであるが、他の場合には、不揮発性メディアにコンテンツが含められる。例えば、この会社は、不揮発性メモリのゲームカートリッジ、又は移動式装置のアプリケーションがプレインストールされたフラッシュメモリカードを販売していてもよい。メモリ製品を含む一層大きい製品の販売も意図される。例えば、この会社は、フラッシュカードを含むＭＰ３プレイヤ、フラッシュカードを含むセル方式電話、ＳＳＤを含むデスクトップ／移動式コンピュータなどを販売していてもよい。

なおも図１０を参照するに、顧客は、通信ネットワーク９０８（例えば、インターネット）上でメモリ製品会社のコンピュータシステム１００６と通信するクライアントコンピュータ１００２を有している。また、理解されるように、クライアントコンピュータ１００２は、パーソナルコンピュータ、移動式計算装置、スマートフォン、又は少なくとも通信ネットワーク９０８によって手助けされる通信の送信及び受信を行うことが可能なその他のコンピュータを有し得る。

メモリ製品会社のコンピュータシステム１００６は、ネットワーク１０２０及び複数のクライアントコンピュータ１０２６を含んでいる。ネットワーク１０２０は、ローカルエリアネットワーク（ＬＡＮ）、仮想プライベートネットワーク（ＶＰＮ）、サーバ、データ記憶装置（例えば、データベース）等の如何なる好適な組み合わせを含んでいてもよい。クライアントコンピュータ１０２６の各々は、パーソナルコンピュータ、移動式計算装置、スマートフォン、又は少なくともネットワーク１０２０によって手助けされる通信の送信及び受信を行うことが可能なその他のコンピュータを有し得る。

ネットワーク９２０又は１０２０がサーバを含むとき、当業者に認識されるように、このサーバは典型的に、インターネットを介して伝送される通信の送信及び受信を行うことができる。一部の実施形態によれば、サーバは、（より詳細に後述するように）少なくとも１つの品目の注文に対応する情報を含むデータを受信することが可能である。そのような実施形態において、サーバはまた、そのデータを処理して、少なくとも１つのデータ記憶装置内に格納するのに好適なデータを作成することができる。データがどのようにして格納に適したものにされるかは当業者に理解されるところである。単なる１つの単純な例として、サーバで受信されるデータは、上記少なくとも１つのデータ記憶装置に格納されない部分を含み得る。例えば、データは、インターネット上での伝送中にセキュリティを確保するために当該データ内に存在する１つ以上の暗号部分を含んでいてもよい。そのような暗号部分はサーバによって処理され得る。

理解されるように、図９及び１０に関連して説明したものの範囲外での通信網構成の変形も意図される。例えば、図１０に示した構成の一変形例として、ネットワーク９１２（図９）と同様の顧客側ネットワークが存在しない場合、個人（顧客）は自宅からクライアントコンピュータ１００２を操作しなくてもよい。代わりに、その個人は、自身のオフィス、インターネットカフェのコンピュータを用いてよいし、あるいは例えば空港などの公共の場のＷｉＦｉホットスポット内でモバイルコンピュータを用いてもよい。そのような状況において、ネットワーク９１２と同様の顧客側ネットワークが存在してもよい。

次に図１１を参照するに、図１１は、一部の実施形態に従った記憶装置又はメモリ製品の注文方法１１００のフローチャートである。方法１１００を以下、“開始”から“終了”まで説明する。なお、図示した処理からの幾つかの変形が意図される。例えば、一部の例において、処理の一部は図示した順序とは異なる順序で行われ得る。また、以下の説明中の“顧客”への如何なる言及も、例えば、図９に対応する例との関係における顧客会社、又は図１０に対応する例との関係における個人などを含む広義の用語にて言及するものである。同様に、以下の説明における“製造供給元”への如何なる言及も、例えば、図９に対応する例との関係における記憶装置製造会社、又は図１０に対応する例との関係におけるメモリ製品会社などを含む広義の用語にて言及するものである。

“開始”の直後に示す処理１１０４にて、顧客はクライアントコンピュータ９１６（図９）又はクライアントコンピュータ１００２（図１０）にアプリケーションをロードする。一部の例において、このアプリケーションは、インターネットブラウザベースのアプリケーション（例えば、マイクロソフト社のインターネットエクスプローラ（登録商標））とし得るが、他の例においては、このアプリケーションは、インターネットブラウザをロードする必要のないアプリケーションを含むその他の形態を取り得る。また、処理１１０４にて、クライアントコンピュータと製造供給元のネットワークとの間に通信が構築される。これに関する一例として、製造供給元のネットワークサーバに格納された情報から構築された記入フォームベースのグラフィカル・ユーザ・インタフェース（ＧＵＩ）が、顧客のコンピュータのディスプレー上に現れ得る。

処理１１０８にて、顧客が注文することを望む品目、とりわけ、不揮発性記憶装置又は不揮発性メモリ製品に関する選択肢が（表示画面を通じて視覚的に、あるいはその他の手段によって）顧客に提示される。一部の例によれば、これは表示画面上に提示される対話式の記入式フォームによって達成される。

図１２を参照するに、１つの可能な記入式フォームの一部１２０２が表示画面１２０４上に示されている。（理解されるべきことに、記入式の注文フォームは典型的に、登録された少なくとも幾つかの注文細目を提供し、また、注文の１つの細目に関するフォームの一部のみが現在提示されているとしても、これは単に説明の便宜上のためである。）
なおも図１２を参照するに、“記憶装置の容量を選択してください”という要求から明らかなように、顧客は、注文の一部として、どのような容量の記憶装置を欲するかに関する細目を入力する必要がある。図示した例において、顧客は欲する記憶装置の容量に関して５つの選択肢１２１０ａ−１２１０ｅを有している。選択肢１２１０ａ及び１２１０ｅは２のべき乗の容量である。選択肢１２１０ｂ、１２１０ｃ及び１２１０ｄは２のべき乗でない容量である。

続いて、図１１を参照するに、図示した注文方法の処理１１１２にて、顧客は不揮発性記憶装置又は不揮発性メモリ製品の注文を入力する。図１２に示したＧＵＩの例において、処理１１１２は記入式フォームを完成させることを含む。この処理の一部として、顧客はラジオボタン１２２２ａ−１２２２ｅ（これらの各々が選択肢１２１０ａ−１２１０ｅのうちのそれぞれの１つに対応する）のうちの１つの上にカーソル１２２０を移動し、それを選択することができる。顧客は、その後、記入式フォームのその他の部分にカーソル１２２０を移動し、注文に関する更なる細目を入力してもよい。上述のように、記入式注文フォームは典型的に、登録された少なくとも幾つかの注文細目を提供する。他の考え得る注文細目の単なる一例として、顧客は注文したい不揮発性記憶装置又不揮発性メモリ製品の個数を入力することができてもよい。これに関し、会社である顧客は、比較的多数の装置／製品を注文する傾向にあり、個人顧客は比較的少数の装置／製品を注文する傾向がある。

図１２の例にて入力される細目はラジオボタンによるものであるが、ＧＵＩ設計の当業者に認識されるように、同一あるいは同様の細目を入力することには、ラジオボタンに対する様々な代替策が存在する。図１３は１つのそのような代替策を示している。

図１３においては、代替的な記入式フォームの一部１３０２が表示画面１２０４上に示されている。この場合も、顧客は注文の一部として、どのような容量の記憶装置を欲するかに関する細目を入力する必要がある。図示した例において、顧客はカーソル１３１４の位置のテキストフィールド１３１０内に容量をタイプ入力する。必要に応じて、このＧＵＩは、細目がタイプ入力されるのと同時に、入力された容量が有効な登録項目であること（すなわち、顧客が望む容量に一致する記憶装置が購入可能であること）を確認する対話式ロジックを含んでいてもよい。入力された容量が有効な登録項目でない場合には、例えばテキストフィールド１３１０の近くに数ワードのテキストが現れる等、通知文が現れてもよい。

上述の差異の他には、図１３の例は図１２の例と同様とし得る。例えば、顧客がテキストフィールド１３１０内で容量細目の入力を完了した後、顧客は記入式フォームのその他の部分にカーソル１２２０を移動し、注文に関する更なる細目を入力してもよい。

全ての実施形態がＧＵＩによる注文入力に限定されるわけではない。実際、顧客が表示画面を全く見る必要がないようなものさえ意図される。少なくとも１つの実施形態において、顧客は、音声プロンプトに応じた押しボタン式キーパッドを使用して生成されるデュアルトーンマルチ周波数（ＤＴＭＦ）信号によって顧客入力を受け付ける種類の電話サービス型アプリケーションを介して、注文を入力することができる。このような例においては、注文の細目は連続した音声プロンプトの後に１つずつ入力され得る。（この形式の注文は、例えば株の注文や通信販売での注文など、他の状況で存在することが知られている。）その他の代替的な実施形態も意図される。

再び図１１を、具体的には、フローチャート内で処理１１１２の次に示された処理１１１６を参照する。この処理にて、顧客は支払い情報を入力する。一部の例において、顧客は、例えばＧＵＩのフィールド内にクレジットカードの番号及び有効期限を入力することによって、クレジットカードで支払い得る。他の例において、顧客は例えばペイパル（登録商標）等のその他の支払い形態を用いて支払ってもよい。代替的な変形も意図される。例えば、製造供給元のコンピュータシステムが顧客識別子との関連により顧客のクレジットカード情報を検索するものである場合、顧客がクレジットカード情報を入力することを不要にし得る。例えば、Ｈａｒｔｍａｎ等の米国特許第５９６０４１１号（所謂“ワンクリック”特許）を参照し得る。他の一例として、顧客は購入時点では支払いをしなくてもよい。例えば、請求書の日付から或る期間内に後払いをするようにとの指示とともに、顧客に後日請求書を送付してもよい。

処理１１２０にて、注文を完了するために必要な情報を得ることが完了され、この注文は後の処理のために記憶される。具体的には、注文は典型的に、製造供給元のコンピュータシステム内の好適な記憶装置に格納される。この好適な記憶装置は、コンピュータ読み取り可能媒体上のデータベースの形態を取り得るが、当業者に理解されるように、その他の形態の好適な記憶装置も可能である。

処理１１２４にて、注文の確認が顧客に送られる。典型的に、この確認は、顧客に送信される１つ以上の電子的な通知の形態を取る。電子的な通知の例には、例えば、電子メールメッセージ、テキストメッセージ、顧客に表示可能なブラウザページ等が含まれる。図９及び１０を参照するに、注文の受付けを確認する電子的な通知は、一部の例において、通信ネットワーク９０８を介しての伝送の後にクライアントコンピュータ９１６又は１００２によって直ちに、あるいは最終的に受信されるように、それぞれ、ネットワーク９２０又は１０２０内のサーバによって生成される。

次に図１４を参照するに、図１４は、一部の実施形態に従った、不揮発性メモリメディアの更新を容易にする通信網構成のブロック図である。この図において、コンピュータ１４０２は通信ネットワーク１４０６（例えば、インターネット）を介して遠隔コンピュータシステム１４０４と通信することができる。他の例では、コンピュータ１４０２はローカルネットワーク１４０８及び通信ネットワーク１４０６の双方を介して遠隔コンピュータシステム１４０４と通信することができる。

コンピュータ１４０２は、（個々の、あるいは通信可能に連結された１つ以上のその他のコンピュータ１４０２と組み合わせての何れであろうと）パーソナルコンピュータ、移動式計算装置、移動式グローバル・ポジショニング・システム（ＧＰＳ）装置、スマートフォン、モバイル（手持ち式）ゲームシステム、固定式ゲームシステム、又は少なくとも通信ネットワーク１４０６によって手助けされる通信の送信及び受信を行うことが可能なその他のコンピュータを有し得る。コンピュータ１４０２は、コンピュータ１４０２がメモリ製品１４２４と通信可能に連動することを可能にするインタフェース装置１４２０を含んでいる。可能なインタフェース装置例の非網羅的なリストには、ユニバーサル・シリアル・バス（ＵＳＢ）ポート、フラッシュカードリーダ、カートリッジリーダ、イーサーネットポート、ＷｉＦｉトランシーバ等、又はこれらの好適な組み合わせが含まれる。メモリ製品１４２４の例には、不揮発性メモリスティック、フラッシュカード、不揮発性メモリのゲームカートリッジ、所有者不揮発性記憶装置、半導体ドライブ（ＳＳＤ）等が含まれる。

図示したメモリ製品１４２４は、少なくとも１つの、２のべき乗でない容量を有する不揮発性メモリチップ１４３０を含んでいる。一部の実施形態によれば、メモリチップ１４３０の容量の一部を占有するが全ては占有しない相当量のファイル（データ及び／又はコンピュータ読み取り可能命令）がメモリチップ１４３０にプレインストールされる（“プレインストール”とは、メモリ製品１４２４の製品ユーザへの販売時又は販売前の何れかに記憶されること、又はメモリ製品１４２４の製造、組み立て及びパッケージングの間の何らかの時点でメモリチップ１４３０に記憶されることを意味する）。メモリチップ１４３０に記憶されたファイルは典型的にソフトウェアコードを有する。以下では例１と称する一例として、コンピュータ１４０２がモバイルＧＰＳ装置を含む場合、ＧＰＳアプリケーション及び／又は道路地図がメモリチップ１４３０に記憶され得る。以下では例２と称する他の一例として、コンピュータ１４０２がゲームシステムを含む場合、ビデオゲームがメモリチップ１４３０に記憶され得る。その他の類似例も意図される。

なおも上述の実施形態に関連して、メモリ製品１４２４のユーザは便利なことに、コンピュータ１４０２を用いて、２のべき乗でない容量を有する複数の不揮発性メモリチップ１４３０のうちの１つ以上に記憶するように遠隔コンピュータシステムから追加のファイルをダウンロードすることにより、メモリ製品１４２４を改良し得る。例１を再び参照するに、追加のファイルは例えば追加の道路地図とし得る。例２に関しては、追加のファイルは例えば上記ビデオゲームにおける更なるレベルとし得る。また、少なくとも１つの実施形態によれば、上述のようにプレインストールされたファイルはメモリチップ１４３０の容量全てを占有してはいないので、追加のファイルの１つ又は全てを、プレインストールされたファイルを記憶したのと同一のメモリチップ１４３０に記憶することが可能である。さらに、メモリチップ１４３０は柔軟性あるサイズにされ、２のべき乗の容量を有するメモリチップ群のみの中から選択する必要はないので、様々な例においてメモリチップ１４３０に記憶されることになるアプリケーション及びファイルの制作者（著者）は、２のべき乗の容量のメモリチップの場合のようにアプリケーション及びファイルのサイズを最適化するように努めることに関して、あまり制約を受けない。

説明した実施形態には適応化及び変更が為され得る。故に、上述の実施形態は限定的ではなく例示的であると見なされるものである。

Claims (26)

1. 不揮発性記憶装置であって：
   各ブロックが多数のページに分割されている複数のブロックを含む少なくとも１つのプレーンであり、各ブロックが、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められ、当該記憶装置が、当該プレーンのデータセクション内のメモリセルの総数と比例関係にある２のべき乗でない容量を有する、少なくとも１つのプレーン；及び
   ページの数に対するローデコーダの数に関して、当該記憶装置内で、少なくとも実質的に１対１の関係が存在する複数のローデコーダであり、各ローデコーダが当該記憶装置の関連するページ上での読み出し動作を促すように構成された、複数のローデコーダ；
   を有する不揮発性記憶装置。
2. 前記複数のローデコーダは、２のべき乗でない個数のローデコーダである、請求項１に記載の不揮発性記憶装置。
3. 前記少なくとも１つのプレーンは３つ以上のプレーンである、請求項１又は２に記載の不揮発性記憶装置。
4. 前記読み出し動作などの当該記憶装置の動作において必要とされる高電圧を供給する、前記プレーンの数より少ない個数の高電圧発生器、を更に有する請求項３に記載の不揮発性記憶装置。
5. 前記３つ以上のプレーンは、２のべき乗でない個数のプレーンである、請求項３又は４に記載の不揮発性記憶装置。
6. 前記読み出し動作などの当該記憶装置の動作において必要とされる高電圧を供給する、前記プレーンの数と等しい個数の高電圧発生器、を更に有する請求項１乃至３の何れか一項に記載の不揮発性記憶装置。
7. フラッシュメモリデバイスである請求項１乃至６の何れか一項に記載の不揮発性記憶装置。
8. ＮＡＮＤフラッシュメモリデバイスである請求項１乃至６の何れか一項に記載の不揮発性記憶装置。
9. 各ブロックが多数のページに分割されている複数のブロックを含む少なくとも１つのプレーンを有する少なくとも１つの不揮発性記憶装置であり、各ブロックが、第１の次元に沿って、データを格納する第１の数のメモリセルによって定められ、第２の次元に沿って、データを格納する第２の数のメモリセルによって定められ、当該記憶装置が、前記プレーンのデータセクション内のメモリセルの総数と比例関係にある２のべき乗でない容量を有する、少なくとも１つの不揮発性記憶装置；及び
   前記記憶装置と通信するコントローラであり、当該コントローラは、マップテーブルを格納する記憶部と、該マップテーブルにアクセスし、論理アドレスの物理アドレスへの翻訳を実行する管理モジュールとを含み、前記記憶装置の前記２のべき乗でない容量に起因する無効な物理アドレスが前記マップテーブルにてマッピング・アウトされる、コントローラ；
   を有するメモリシステム。
10. 前記記憶装置は複数のローデコーダを含み、ページの数に対するローデコーダの数に関して、前記記憶装置内で、少なくとも実質的に１対１の関係が存在し、各ローデコーダが前記記憶装置の関連するページ上での読み出し動作を促すように構成されている、請求項９に記載のメモリシステム。
11. 前記複数のローデコーダは、２のべき乗でない個数のローデコーダである、請求項１０に記載のメモリシステム。
12. 前記少なくとも１つのプレーンは３つ以上のプレーンである、請求項９乃至１１の何れか一項に記載のメモリシステム。
13. 前記記憶装置は、当該記憶装置の読み出し動作及びその他の動作において必要とされる高電圧を供給する、前記プレーンの数より少ない個数の高電圧発生器を含む、請求項１２に記載のメモリシステム。
14. 前記３つ以上のプレーンは、２のべき乗でない個数のプレーンである、請求項１２又は１３に記載のメモリシステム。
15. 前記記憶装置はＮＡＮＤフラッシュメモリデバイスであり、前記記憶部はスタティック・ランダムアクセスメモリ（ＳＲＡＭ）であり、前記管理モジュールは、ＮＡＮＤフラッシュ・トランスレーション・レイヤ（ＮＦＴＬ）に従って論理アドレスの物理アドレスへの翻訳を取り扱うアロケータを含む、請求項９乃至１４の何れか一項に記載のメモリシステム。
16. 前記記憶装置はフラッシュメモリデバイスである、請求項９乃至１４の何れか一項に記載のメモリシステム。
17. メモリコントローラのランダムアクセスメモリに格納されたメモリコントローラテーブルをデータで充たす方法であって、前記メモリコントローラは、当該メモリコントローラの管理機能のために前記データを記憶する少なくとも１つのメモリセルアレイを有する少なくとも１つの不揮発性記憶装置と通信し、当該方法は：
    前記少なくとも１つのメモリセルアレイから前記データを取り出す段階であり、前記少なくとも１つのメモリセルアレイは２のべき乗でない容量を有する、取り出す段階；
    前記メモリコントローラ内で前記データを処理して、前記少なくとも１つのメモリセルアレイの前記２のべき乗でない容量に起因する無効な物理アドレスを決定する段階；及び
    前記無効な物理アドレスをマッピング・アウトするように前記メモリコントローラテーブルを変更する段階；
    を有する、方法。
18. 前記少なくとも１つのメモリセルアレイは３以上の数のメモリセルアレイであり、前記３以上の数は２のべき乗でない数である、請求項１７に記載の方法。
19. 不良メモリセルをマッピング・アウトするように同一のメモリコントローラテーブルを変更する段階、を更に有する請求項１７又は１８に記載の方法。
20. 前記データは前記少なくとも１つのメモリセルアレイのページ群のスペアフィールドから取り出される、請求項１７乃至１９の何れか一項に記載の方法。
21. インターネットを介して伝送される通信の送信及び受信を行うことが可能なネットワークであって：
    少なくとも１つのサーバ；及び
    前記サーバと通信する少なくとも１つのデータ記憶装置；
    を有し、
    前記サーバは：ｉ）２のべき乗でない容量を有する少なくとも１つの不揮発性メモリチップ、を含む少なくとも１つの品目の注文に対応する情報を含むデータを受信し；ｉｉ）前記データを処理して、前記データを前記少なくとも１つのデータ記憶装置での格納に適したものにし；且つｉｉｉ）受注確認を顧客に提供するために、インターネットを介した伝送に適応された電子的な通知を生成する、
    ネットワーク。
22. 前記サーバは記憶装置製造会社のサーバである、請求項２１に記載のネットワーク。
23. 前記電子的な通知は電子メールである、請求項２１に記載のネットワーク。
24. 前記顧客は企業体である、請求項２１に記載のネットワーク。
25. 前記不揮発性メモリチップは２のべき乗でない個数のローデコーダを有する、請求項２１に記載のネットワーク。
26. 前記不揮発性メモリチップは２のべき乗でない個数のプレーンを有する、請求項２１に記載のネットワーク。

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