JP2001143480A - 半導体記憶装置とその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 データの並列処理を行うバンクについて記憶
容量の設定の自由度が高められた半導体記憶装置とその
制御方法を提供する。 【解決手段】少なくとも二つのグループに分類された複
数のメモリセルアレイ１１１，１２１，１３１，１４１
を含む半導体記憶装置であって、いずれか一つのグルー
プに含まれた全てのメモリセルアレイに対するデータの
書き込み又は消去を実行する回路１５１，１５２と、メ
モリセルアレイからデータを読み出す読み出し回路１５
０と、書き込み又は消去が行われていないメモリセルア
レイからデータを読み出すよう読み出し回路１５０を制
御する制御回路１５３とを備えることを特徴とする半導
体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、さらに詳しくは、データの消去や書き込みを行って
いる最中に他の部分のデータを読み出すことが可能なデ
ュアルオペレーションタイプの半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】電気的にデータの書き換えが可能な不揮
発性半導体装置としてフラッシュメモリが広く用いられ
ているが、フラッシュメモリのデータ書き換え時間はＤ
ＲＡＭやＳＲＡＭのような他の半導体記憶装置と比べる
と極めて長く、フラッシュメモリを制御しているコント
ローラは、データの書き換え実行中はフラッシュメモリ
にアクセスできない。

【０００３】そこで、最近このような欠点を解消するた
めに、フラッシュメモリの内部を複数のバンクに分割
し、あるバンクのデータを書き換えている間でも、他の
バンクのデータを読み出すことが可能なデュアルオペレ
ーションタイプのフラッシュメモリが開発された。な
お、「バンク」とは、一つのブロック又は任意に組み合
わされた二以上のブロックから構成されるグループから
なり、データ処理に関して同時に働くことが可能なメモ
リバンクを指称する。

【０００４】図１は、デュアルオペレーションタイプの
フラッシュメモリを含む従来における不揮発性半導体記
憶装置の構成を示す図である。図１に示されるように、
この不揮発性半導体記憶装置は、第一バンク２１０と、
第二バンク２２０と、書き込み回路２３１と、消去回路
２３２と、制御回路２３３と、アドレスバッファ２３４
と、アドレス入力端子２４１と、データ入出力端子２４
２と、フラグ出力回路２４３と、セレクタ２４４，２４
５，２４７と、出力回路２４６とを備える。ここで、第
一バンク２１０及び第二バンク２２０はそれぞれ、メモ
リセルアレイ２１１，２２１と、Ｘデコーダ２１２，２
２２と、Ｙデコーダ２１３，２２３と、読み出し回路２
１４，２２４とを含む。

【０００５】このように、図１に示された従来の不揮発
性半導体記憶装置は、記憶領域が二つのメモリセルアレ
イ２１１，２２１に分割されており、それぞれに対して
アレイ中のメモリセルを選択するために独立して動作す
るＸデコーダ２１２，２２２とＹデコーダ２１３，２２
３、さらにはメモリセルのデータを読み出すための読み
出し回路２１４，２２４が設けられている。また、デー
タを書き換えるための書き込み回路２３１や消去回路２
３２は、チップ上での占有面積が大きいため一系統しか
なく、第一バンク２１０及び第二バンク２２０の二つの
バンクで共有する。

【０００６】ここで、「デュアルオペレーション」動作
とは、例えば第一バンク２１０内のある部分又は全部を
書き込み或いは消去しているとすると、その書き込み又
は消去期間中に第二バンク２２０のメモリセルアレイか
らデータを読み出すことをいう。具体的には、第一バン
ク２１０においてデータの書き込みや消去をすべき命令
を制御回路２３３へ与えると、アドレスバッファ２３４
に一時記憶されたアドレスに応じて、書き込み回路２３
１又は消去回路２３２が第一バンク２１０へのデータの
書き込みや消去を実行する。ここで例えば書き込みの場
合には、書き込みデータがデータ入出力端子２４２より
入力され、書き込み回路２３１に一時記憶された上でメ
モリセルに書き込まれる。

【０００７】一方このとき制御回路２３３は、アドレス
入力端子２４１から入力されるアドレスを第一バンク２
１０へは伝達せずに第二バンク２２０へ伝達するようア
ドレスバッファ２３４を制御する。そして、第二バンク
２２０は第一バンク２１０とは独立したＸデコーダ２２
２及びＹデコーダ２２３と読み出し回路２２４を持って
いるため、外部より入力されたアドレスを有する第二バ
ンク２２０内のメモリセルのデータを読み出すことが可
能となる。この時、外部より入力するアドレスとしては
第二バンク２２０内のアドレスを指定する必要があるこ
とはいうまでもない。そして、このようにして読み出さ
れた第二バンク２２０のデータは、出力回路２４６を介
してデータ入出力端子２４２へ出力される。以上のよう
な動作により、上記デュアルオペレーション動作が実行
される。

【０００８】ところで、このようなデュアルオペレーシ
ョンを実行する不揮発性半導体記憶装置において、第一
バンク２１０と第二バンク２２０の記憶容量の比につい
ては、このような半導体記憶装置を使用するユーザーに
より様々な要求があり、その要求に対応するためスライ
ディングバンク方式のデュアルオペレーションフラッシ
ュメモリが使われている。

【０００９】図２は、スライディングバンク方式を採用
するフラッシュメモリを含む従来における不揮発性半導
体記憶装置の第一の構成を示す図である。図２に示され
るように、この方式の不揮発性半導体記憶装置は、図１
に示された不揮発性半導体記憶装置と同様な構成を有
し、第一バンク３１０と、第二バンク３２０と、書き込
み回路２３１と、消去回路２３２と、制御回路３３３
と、アドレスバッファ２３４と、アドレス入力端子２４
１と、データ入出力端子２４２と、フラグ出力回路３４
３と、セレクタ２４７，３４５，３４７と、出力回路３
４６とを備える。ここで、第一バンク３１０及び第二バ
ンク３２０はそれぞれ、メモリセルアレイ３１１，３２
１と、Ｘデコーダ３１２，３２２と、Ｙデコーダ３１
３，３２３と、読み出し回路３１４，３２４とを含む。
ここで、図２に示されるようにメモリセルアレイ３１
１，３２１の両側にそれぞれのバンクの読み出し回路３
１４，３２４が配置されている。また、メモリセルのド
レイン電極がビット線３１５，３２５に接続されてお
り、Ｙデコーダ３１３，３２３を介して選択されたビッ
ト線３１５，３２５が読み出し回路３１４，３２４と接
続される。そして、この第一バンク３１０と第二バンク
３２０のビット線３１５，３２５の境をどこにするか
で、第一バンク３１０と第二バンク３２０のサイズ比を
変化させることができるのがスライディングバンク方式
で、図２に示される例では各メモリセルアレイ３１１，
３２１は３２メガビットの記憶容量を有し、合計６４メ
ガビットの記憶容量を有するものとなっている。

【００１０】図３は、スライディングバンク方式を採用
するフラッシュメモリを含む従来における不揮発性半導
体記憶装置の第二の構成を示す図である。図３に示され
るように、この不揮発性半導体記憶装置は図２に示され
た不揮発性半導体記憶装置と同様な構成を有し、第一バ
ンク４１０と、第二バンク４２０とを備える。ここで、
第一バンク４１０及び第二バンク４２０は、Ｘデコーダ
４１２，４２２と、Ｙデコーダ４１３，４２３と、読み
出し回路４１４，４２４とを含み、さらに第一バンク４
１０はビット線４１５が形成されたメモリセルアレイ４
１１を、第二バンク４２０はビット線４２５が形成され
たメモリセルアレイ４２１をそれぞれ含む。

【００１１】ここで、第一バンク４１０及び第二バンク
４２０に含まれるビット線４１５，４２５を形成するた
めのマスクを製造工程時に変更することにより、ビット
線４１５，４２５の切り方が図２に示される場合に対し
て変えられる。そして、メモリセルアレイ４１１の記憶
容量は４８メガビット、メモリセルアレイ４２１の記憶
容量は１６メガビットとされる。

【００１２】このようにスライディングバンク方式を用
いることで、第一バンクと第二バンクの記憶容量の比を
マスクオプションの使用により変更することが可能とな
るが、この方法では一つの品種すなわちバンクのサイズ
毎に対応するマスクが必要となるため、ウエハープロセ
スでのマスクの適用・管理や製品試験時における品種毎
の試験プログラムの作成・適用・管理において大きな負
担となっていた。

【００１３】従って、従来のスライディングバンク方式
を採用した不揮発性半導体記憶装置の製造においては、
スループットや製造効率の低下を招くという問題があっ
た。

【００１４】

【発明が解決しようとする課題】本発明は、上述の点に
鑑みてなされたもので、データの並列処理を行うバンク
について記憶容量の設定の自由度が高められた半導体記
憶装置とその制御方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的は、複数のメ
モリセルアレイを含む半導体記憶装置の制御方法であっ
て、複数のメモリセルアレイを少なくとも二つのグルー
プに分けて、グループ毎にグループを構成する全てのメ
モリセルアレイを協働させると共に、一つのグループに
含まれるメモリセルアレイに対するデータの書き込み又
は消去を実行中に、書き込み又は消去が行われていない
メモリセルアレイからデータを読み出すことができるこ
とを特徴とする半導体記憶装置の制御方法を提供するこ
とにより達成される。このような手段により、データの
より効率的な並列処理を実現できる。

【００１６】また、本発明の目的は、複数のメモリセル
アレイを含む半導体記憶装置の制御方法であって、複数
のメモリセルアレイを少なくとも二つのグループに分け
て、グループ毎にグループを構成する全てのメモリセル
アレイを協働させると共に、データを書き換え中のメモ
リセルアレイが属するグループ内のメモリセルアレイか
らデータを読み出す要求がなされた場合には、データ書
き換え中であることを示す信号を出力させることを特徴
とする半導体記憶装置の制御方法を提供することにより
達成される。このような手段によれば、各グループを一
つのメモリセルアレイとみなしたデータの並列処理が実
現できる。上記において、複数のメモリセルアレイのう
ち少なくとも二つは、データ容量が異なるものとするこ
とができる。

【００１７】さらに、上記半導体記憶装置の制御方法
は、離散した内部アドレスによってアクセスされる複数
のメモリセルアレイが少なくともいずれか一つのグルー
プに含まれるとき、外部から供給される連続したアドレ
スを内部アドレスに変換するものとすることができる。
このような手段によれば、上記複数のメモリセルアレイ
へのアクセスを容易にすることができる。

【００１８】また、本発明の目的は、複数のメモリセル
アレイを含む半導体記憶装置であって、複数のメモリセ
ルアレイを少なくとも二つのグループに分け、グループ
毎にグループを構成する全てのメモリセルアレイを協働
させる制御回路と、一つのグループに含まれるメモリセ
ルアレイに対しデータの書き込み又は消去を実行する回
路と、制御回路による制御に応じて、データの書き込み
又は消去が行われていないメモリセルアレイからデータ
を読み出す読み出し回路とを備えることを特徴とする半
導体記憶装置を提供することにより達成される。

【００１９】また、本発明の目的は、複数のメモリセル
アレイを含む半導体記憶装置であって、複数のメモリセ
ルアレイを少なくとも二つのグループに分け、グループ
毎にグループを構成する全てのメモリセルアレイを協働
させる制御回路と、データを書き換え中のメモリセルア
レイが属するグループ内のメモリセルアレイからデータ
を読み出す要求がなされた場合には、制御回路による制
御に応じてデータ書き換え中であることを示す信号を出
力する回路とを備えたことを特徴とする半導体記憶装置
を提供することにより達成される。このような手段によ
れば、半導体記憶装置の互換性を高めることができる。
ここで、複数のメモリセルアレイのうち少なくとも二つ
は、データ容量が異なるものとすることができる。

【００２０】また、上記半導体記憶装置は、離散した内
部アドレスによってアクセスされる複数のメモリセルア
レイが少なくともいずれか一つのグループに含まれると
き、外部から供給される連続したアドレスを内部アドレ
スに変換する変換回路をさらに備えたものとすることが
できる。また、上記半導体記憶装置は、各々のメモリセ
ルアレイがいずれのグループに属するかを示す情報を記
憶する記憶回路をさらに備え、変換回路は、記憶回路に
記憶された情報に基づいて、外部から供給される連続し
たアドレスを内部アドレスに変換するものとすることが
できる。

【００２１】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は、同一又は相当部分を示す。 ［実施の形態１］図４は本発明の実施の形態１に係る不
揮発性半導体記憶装置の構成を示す図である。図４に示
されるように、この不揮発性半導体記憶装置は第一ブロ
ック１１０と、第二ブロック１２０と、第三ブロック１
３０と、第四ブロック１４０と、書き込み回路１５１
と、消去回路１５２と、制御回路１５３と、アドレスバ
ッファ１５４と、アドレス入力端子１６１と、データ入
出力端子１６２と、フラグ出力回路１５６と、セレクタ
１５７〜１５９と、出力回路１５５とを備える。ここ
で、第一ブロック１１０は記憶容量が２４メガビットで
フラッシュメモリにより構成されるメモリセルアレイ１
１１と、Ｘデコーダ１１２と、Ｙデコーダ１１３とを含
む。また、第二ブロック１２０は記憶容量が２４メガビ
ットでフラッシュメモリから構成されるメモリセルアレ
イ１２１と、Ｘデコーダ１２２と、Ｙデコーダ１２３と
を含む。また、第三ブロック１３０は記憶容量が８メガ
ビットでフラッシュメモリから構成されるメモリセルア
レイ１３１と、Ｘデコーダ１３２と、Ｙデコーダ１３３
とを含む。そして、第四ブロック１４０は記憶容量が８
メガビットでフラッシュメモリから構成されるメモリセ
ルアレイ１４１と、Ｘデコーダ１４２と、Ｙデコーダ１
４３とを含む。

【００２２】ここでアドレスバッファ１５４は、アドレ
ス入力端子１６１と第一から第四ブロックの各Ｘデコー
ダ１１２，１２２，１３２，１４２及び各Ｙデコーダ１
１３，１２３，１３３，１４３に接続される。ここで、
アドレス入力端子１６１は制御回路１５３に接続され
る。また、書き込み回路１５１及び消去回路１５２は制
御回路１５３及びセレクタ１５８に接続されると共に、
第一から第四ブロックの各Ｘデコーダ１１２，１２２，
１３２，１４２及び各Ｙデコーダ１１３，１２３，１３
３，１４３とメモリセルアレイ１１１，１２１，１３
１，１４１に接続される。また、セレクタ１５９はＹデ
コーダ１１３，１２３，１３３，１４３及び読み出し回
路１５０に接続され、読み出し回路１５０はセレクタ１
５７に接続される。また、フラグ出力回路１５６は制御
回路１５３及びセレクタ１５７に接続され、出力回路１
５５はセレクタ１５７，１５８に接続される。そして、
データ入出力端子１６２はセレクタ１５８に接続され
る。また、セレクタ１５７，１５８は制御回路１５３に
接続される。

【００２３】上記のような構成を有する不揮発性半導体
記憶装置は、ローカルデコーディング方式を採用したも
のである。ここで、ローカルデコーディング方式とは、
予め複数のブロック１１０，１２０，１３０，１４０を
設けておき、ユーザーが任意のブロックを組み合わせる
ことによりバンクを構成する方式をいう。そして、この
ような方式によれば、上記のスライディングバンク方式
のようにマスクオプションを使うことなく各バンクの記
憶容量（サイズ）を変更することができる。

【００２４】なお「バンク」とは、一つのブロック又は
任意に組み合わされた二以上のブロック１１０，１２
０，１３０，１４０から構成されるグループからなり、
データ処理に関して同時に働く（協働する）ことが可能
なメモリバンクを指称する。以下の表１は、ローカルデ
コーディング方式における図４に示された４つのブロッ
クの組み合わせ方を示すものである。

【００２５】

【表１】

【００２６】上記表１に示されるように、ブロック１１
０，１２０，１３０，１４０の組み合わせ方は場合１か
ら場合４までの４通りある。すなわち、例えば場合１で
は第一ブロック１１０から第三ブロック１３０までによ
り第一バンクを構成し、第四ブロック１４０により第二
バンクを構成する。そしてこのとき、第一バンクの記憶
容量は合計５６メガビットとなり、第二バンクの記憶容
量は合計８メガビットとなる。

【００２７】以下において、図４に示された不揮発性半
導体記憶装置の動作を説明する。まず、データをメモリ
セルに書き込む場合にはデータ入出力端子１６２へ書き
込み命令及び書き込みデータが供給されると共に、アド
レス入力端子１６１へ書き込み先のアドレスが供給され
る。そして、データ入出力端子１６２に入力された書き
込み命令は、セレクタ１５８を介して制御回路１５３に
供給され、制御回路１５３は該書き込み命令に応じてデ
ータを所定のメモリセルに書き込むよう書き込み回路１
５１を制御する。そして書き込み回路１５１は、セレク
タ１５８を介して供給されたデータを、メモリセルアレ
イ１１１，１２１，１３１，１４１へ供給する。このと
き書き込み先の所定のメモリセルは、入力されたアドレ
スがアドレスバッファ１５４を介してＸデコーダ１１
２，１２２，１３２，１４２及びＹデコーダ１１３，１
２３，１３３，１４３に供給されることにより選択され
る。

【００２８】以上のような動作により、入力されたアド
レスにより指定されたメモリセルに書き込みデータが書
き込まれるが、データの消去時も同様に動作する。すな
わち、データ入出力端子１６２に消去命令が入力される
と、アドレス入力端子１６１に入力されたアドレスによ
り指定されたメモリセルに記憶されているデータを消去
回路１５２が消去する。

【００２９】また、データの読み出し動作については、
アドレス入力端子１６１へ読み出し先のアドレスが供給
されることにより、制御回路１５３が所定のメモリセル
からデータを読み出すようセレクタ１５９を制御する。
そしてセレクタ１５９は、指定されたメモリセルを含む
メモリセルアレイに対応するＹデコーダを読み出し回路
１５０に接続する。このとき読み出し先の所定のメモリ
セルは、入力されたアドレスがアドレスバッファ１５４
を介してＸデコーダ１１２，１２２，１３２，１４２及
びＹデコーダ１１３，１２３，１３３，１４３に供給さ
れることにより選択される。

【００３０】ここで、本実施の形態に係るローカルデコ
ーディング方式の不揮発性半導体記憶装置においては、
いずれか一つのブロックに対してデータの書き込みや消
去を行っている最中に他のブロックからのデータの読み
出しができるように、各ブロックが独立動作するように
なっている。例えば、第一ブロック１１０に記憶された
データを消去している最中は消去回路１５２が第一ブロ
ック１１０に接続されるが、この間に制御回路１５３が
第三ブロック１３０からデータを読み出す命令を受け取
ると、読み出し回路１５０は第三ブロック１３０に接続
され上記デュアルオペレーション動作が実現される。

【００３１】ただし、例えば第一ブロック１１０のデー
タが書き換えられている最中に、制御回路１５３がその
第一ブロック１１０からデータを読み出す命令を受け取
ったときには、制御回路１５３がセレクタ１５７を制御
することにより、第一ブロック１１０はデータ書き換え
中であることを示すフラグ信号がフラグ出力回路１５６
から出力回路１５５を介して出力される。

【００３２】以上より、本実施の形態に係る不揮発性半
導体記憶装置によれば、バンクを構成するブロックを任
意に組み合わせることにより、マスクオプションを使う
ことなくバンクサイズを変更できる。また、データの書
き込みや消去が行われていないメモリセルアレイからデ
ータを読み出すことができるため、データの効率的な並
列処理を実現できる。 ［実施の形態２］図５は本発明の実施の形態２に係る不
揮発性半導体記憶装置の構成を示す図である。図５に示
されるように、この不揮発性半導体記憶装置は図４に示
された実施の形態１に係る不揮発性半導体記憶装置と同
様な構成を有するが、不揮発性バンク情報記憶回路７１
と、アドレス変換回路７２とをさらに備える点で相違す
る。

【００３３】ここで、不揮発性バンク情報記憶回路７１
は制御回路５３に接続される。またアドレス変換回路７
２は、アドレス入力端子１６１とアドレスバッファ１５
４の間に接続されると共に、不揮発性バンク情報記憶回
路７１に接続される。上記実施の形態１に係る不揮発性
半導体記憶装置は、例えば第一ブロック１１０と第二ブ
ロック１２０から第一バンクを構成し、第三ブロック１
３０と第四ブロック１４０から第二バンクを構成する場
合において、第一ブロック１１０のデータを書き換えて
いる間に第二ブロック１２０のアドレスを外部から入力
すると、該アドレスに対応したデータがメモリセルから
読み出される。一方同様な場合に、従来のデュアルオペ
レーションタイプの不揮発性半導体記憶装置において
は、第一ブロックと第二ブロックは同一のバンクを構成
するものであるので、第一ブロックのデータを書き換え
ている間に第二ブロックのアドレスが外部から入力され
ると、該バンクはデータ書き換え中であることを示すフ
ラグ信号が出力される。

【００３４】そしてこのことから、上記実施の形態１に
係るローカルデコーディング方式の不揮発性半導体記憶
装置と従来におけるデュアルオペレーションタイプの不
揮発性半導体記憶装置との間で動作が相違するため、完
全な互換性を実現することができない。ここで、各ブロ
ック１１０，１２０，１３０，１４０はどのバンクに属
するかが分かれば、アクセスされたブロックが書き換え
中のブロックが属するバンクに含まれるものか否かをチ
ップ内部で判定でき、書き換え中のブロックが属するバ
ンクに含まれる場合には、該バンクがデータ書き換え中
であることを示すフラグ信号を出力できるようになる。

【００３５】従って、本実施の形態２に係る不揮発性半
導体記憶装置においては不揮発性バンク情報記憶回路７
１をさらに備え、製造者又はユーザーにより不揮発性バ
ンク情報記憶回路７１へ各ブロック１１０，１２０，１
３０，１４０毎に属するバンクの番号が予め書き込まれ
る。ここで例えば、第一ブロック１１０と第三ブロック
１３０により第一バンクを構成し、第二ブロック１２０
と第四ブロック１４０により第二バンク１２０を構成す
る場合には、該対応関係が不揮発性バンク情報記憶回路
７１に記憶される。このとき、第一バンクに属する第一
ブロック１１０内のデータが書き換えられる場合には、
制御回路５３により書き込み回路１５１又は消去回路１
５２が第一ブロック１１０に接続され、データの書き換
えが実行される。

【００３６】そしてこのデータ書き換えの最中に、書き
換え対象とされているブロックと異なるブロックがデー
タ読み出しのためにアクセスされた場合には、制御回路
５３によりセレクタ５９が制御され、該アクセスされた
ブロックが読み出し回路１５０に接続される。ただし、
外部から供給されるアドレスにより第二ブロック１２０
か第四ブロック１４０が読み出し対象として指定される
場合には、データが書き換えられている第一ブロック１
１０が属する第一バンクと異なる第二バンクからデータ
を読み出すことになるため、制御回路５３によるセレク
タ１５７の制御により読み出し回路１５０の出力が出力
回路１５５を介してデータ入出力端子１６２へ伝達され
る。

【００３７】一方、上記のデータ書き換え最中に、外部
から供給されるアドレスにより第三ブロック１３０が読
み出し対象として指定される場合には、データが書き換
えられている第一ブロック１１０が属する第一バンクと
同じバンクからデータを読み出すことになるため、制御
回路５３によるセレクタ１５７の制御により、フラグ出
力回路５６から出力されデータ書き換え中であることを
示すフラグ信号が出力回路１５５を介してデータ入出力
端子１６２へ伝達される。

【００３８】上記において制御回路５３は、不揮発性バ
ンク情報記憶回路７１に予め記憶された上記のブロック
と該ブロックが属するバンクとの対応関係に基づいて、
外部から供給されるアドレスにより読み出し対象として
指定されたブロックがデータ書き込み中のブロックが属
するバンクに含まれるものであるか否かについて判断す
る。

【００３９】以上より、不揮発性バンク情報記憶回路７
１をさらに備えることにより、本実施の形態に係るロー
カルデコーディング方式の不揮発性半導体記憶装置と、
従来におけるデュアルオペレーションタイプの不揮発性
半導体記憶装置との間で互換性を担保することができ
る。次に、上記と同様に例えば、第一ブロック１１０と
第三ブロック１３０から第一バンクが構成され、第二ブ
ロック１２０と第四ブロック１４０から第二バンクが構
成される場合には、バンクを指定する内部アドレスが不
連続となり、ユーザー側で制御用ソフトウェアの変更な
どが必要になるといった問題を生じさせることがある。
従って、本実施の形態に係る不揮発性半導体記憶装置
は、外部から供給された連続する外部アドレスを上記不
連続な内部アドレスに変換するアドレス変換回路７２を
さらに備えるものとされる。以下において、このアドレ
ス変換回路７２についてより詳しく説明する。

【００４０】ここで、例えば上記表１に示されるよう
に、記憶容量が６４メガビットで、第一ブロック及び第
二ブロックが２４メガビット、第三ブロック及び第四ブ
ロックが８メガビットであるメモリセルアレイを仮定す
る。そしてこの場合、１ワードを１６ビットとすると、
アドレスとしてＡ０からＡ２１までの２２ビットが必要
となり、このうち４つのブロックを選択するためにはＡ
１９からＡ２１までの３ビットのバンクアドレスが必要
となる。なおここで、４つのブロックを選択するために
３ビットのバンクアドレスが必要となるのは、第一及び
第二ブロックは記憶容量が８メガビットで各別に選択さ
れる３個のメモリセルアレイから構成されるためであ
る。

【００４１】以下の表２は、上記４つのブロックを選択
するためのバンクアドレスを示すものである。

【００４２】

【表２】

【００４３】上記表２に示されるように、例えば、順に
論理レベルが（Ｌ，Ｈ，Ｈ）であるバンクアドレス（Ａ
１９，Ａ２０，Ａ２１）が入力されると、第三ブロック
が選択される。なお、上記のように第一及び第二ブロッ
クは８メガビットの３個のメモリセルアレイから構成さ
れるため、例えば（Ｌ，Ｌ，Ｌ）、（Ｈ，Ｌ，Ｌ）、
（Ｌ，Ｈ，Ｌ）の三つのバンクアドレス（Ａ１９，Ａ２
０，Ａ２１）により該８メガビットの３個のメモリセル
アレイが順に選択される。

【００４４】ここで表１を参照すると、同一バンクの中
で割り付けられるバンクアドレスが不連続となるのは、
表１の場合３と場合４である。すなわち場合３において
は、第一バンクのバンクアドレスは、表１及び表２に示
されるように第一ブロックを指定するものに続いて第二
ブロックではなく第三及び第四ブロックを指定するもの
に割り付けられるため、バンクアドレスが不連続とな
る。また同様に表１の場合４においては、第一バンクの
バンクアドレスは、第一ブロックを指定するものに続い
て第二ブロックではなく第三ブロックを指定するものに
割り付けられ、第二バンクのバンクアドレスは、第二ブ
ロックを指定するものに続いて第三ブロックではなく第
四ブロックを指定するものに割り付けられるため、バン
クアドレスが不連続となる。

【００４５】従って、このようなバンクアドレスの不連
続を解消するために、アドレス変換回路７２は、不揮発
性バンク情報記憶回路７１に記憶された上記ブロックと
バンクの対応関係に基づいて、外部から供給された連続
する外部アドレスを上記不連続なバンクアドレス（内部
アドレス）に変換する。ここで図６は、図５に示される
アドレス変換回路７２の構成を示す回路図である。図６
に示されるように、このアドレス変換回路７２は、排他
的ＯＲ回路８７と、ＯＲ回路８５，８６と、ＡＮＤ回路
８３と、反転回路８１とを備え、外部から供給されるバ
ンクアドレス（Ａ１９，Ａ２０，Ａ２１）を内部アドレ
ス（Ｉ１９，Ｉ２０，Ｉ２１）に変換する。なお、図６
に示される信号Ｃ３，Ｃ４は予め記憶された情報に応じ
て不揮発性バンク情報記憶回路７１から供給される信号
であり、それぞれ表１の場合３においては信号（Ｃ３，
Ｃ４）が（Ｈ，Ｌ）、場合４においては信号（Ｃ３，Ｃ
４）が（Ｌ，Ｈ）とされる。そして、このアドレス変換
回路７２に外部から入力されるバンクアドレス（Ａ１
９，Ａ２０，Ａ２１）と、生成される内部アドレス（Ｉ
１９，Ｉ２０，Ｉ２１）との関係が以下の表３に示され
る。

【００４６】

【表３】

【００４７】この表３に示されるように、図６に示され
るアドレス変換回路７２によれば、例えば信号（Ｃ３，
Ｃ４）として（Ｈ，Ｌ）が供給されるとき、（Ｌ，Ｌ，
Ｌ）から（Ｈ，Ｌ，Ｌ）までの連続した外部アドレス
（バンクアドレス）により、第一バンクを構成する第一
ブロックと第三ブロックと第四ブロックを順に指定する
よう内部アドレスが生成され、次いで（Ｈ，Ｌ，Ｈ）か
ら（Ｈ，Ｈ，Ｈ）までの連続した外部アドレスにより第
二バンクを構成する第二ブロックを指定する内部アドレ
スが生成される。

【００４８】また、同様にアドレス変換回路７２に信号
（Ｃ３，Ｃ４）として（Ｌ，Ｈ）が供給されるとき、
（Ｌ，Ｌ，Ｌ）から（Ｌ，Ｈ，Ｈ）までの連続した外部
アドレス（バンクアドレス）により、第一バンクを構成
する第一ブロックと第三ブロックを順に指定するよう内
部アドレスが生成され、次いで（Ｈ，Ｌ，Ｌ）から
（Ｈ，Ｈ，Ｈ）までの連続した外部アドレスにより第二
バンクを構成する第二ブロックと第四ブロックを順に指
定するよう内部アドレスが生成される。

【００４９】このように、本実施の形態に係る不揮発性
半導体記憶装置においてアドレス変換回路７２をさらに
備えることにより、各バンクへのアクセスのため外部か
ら供給するバンクアドレスを連続したものとすることが
でき、例えばユーザー側で制御用ソフトウェアを変更す
る等の必要性が回避される。以上より、本発明の実施の
形態に係る不揮発性半導体記憶装置によれば、デュアル
オペレーションタイプにおける従来のシステム環境と同
じ環境で使用できると共に、バンク容量の設定における
自由度が高められる。

【００５０】

【発明の効果】上述の如く、本発明によれば、複数のメ
モリセルアレイを少なくとも二つのグループに分けて、
グループ毎にグループを構成する全てのメモリセルアレ
イを協働させると共に、書き込み又は消去が行われてい
ないメモリセルアレイからデータを読み出すことができ
るため、データをより効率的に並列処理し動作の高速化
を図ることができる。

【００５１】また、グループ毎にグループを構成する全
てのメモリセルアレイを協働させると共に、データを書
き換え中のメモリセルアレイが属するグループ内のメモ
リセルアレイからデータを読み出す要求がなされた場合
には、データ書き換え中であることを示す信号を出力さ
せることができるため、各グループを一つのメモリセル
アレイとみなしたデータの並列処理が実現でき、データ
処理の互換性を担保することができる。

【００５２】また上記において、複数のメモリセルアレ
イのうち少なくとも二つをデータ容量が異なるものとす
ることにより、グループ全体の記憶容量の設定における
自由度を高めることができる。さらに、離散した内部ア
ドレスによってアクセスされる複数のメモリセルアレイ
が少なくともいずれか一つのグループに含まれるとき、
外部から供給される連続したアドレスを内部アドレスに
変換するものとすることにより、上記複数のメモリセル
アレイへのアクセスを容易にすることができ、データ処
理における互換性を高めることができる。

【図面の簡単な説明】

【図１】デュアルオペレーションタイプのフラッシュメ
モリを含む従来における不揮発性半導体記憶装置の構成
を示す図である。

【図２】スライディングバンク方式を採用するフラッシ
ュメモリを含む従来における不揮発性半導体記憶装置の
第一の構成を示す図である。

【図３】スライディングバンク方式を採用するフラッシ
ュメモリを含む従来における不揮発性半導体記憶装置の
第二の構成を示す図である。

【図４】本発明の実施の形態１に係る不揮発性半導体記
憶装置の構成を示す図である。

【図５】本発明の実施の形態２に係る不揮発性半導体記
憶装置の構成を示す図である。

【図６】図５に示されたアドレス変換回路の構成を示す
回路図である。

【符号の説明】

５３ 制御回路 ５６ フラグ出力回路 ７１ 不揮発性バンク情報記憶回路 ７２ アドレス変換回路 ８１ 反転回路 ８３ ＡＮＤ回路 ８５，８６ ＯＲ回路 ８７ 排他的ＯＲ回路 １１０ 第一ブロック １１１，１２１，１３１，１４１，２１１，２２１，３
１１，３２１，４１１，４２１ メモリセルアレイ １１２，１２２，１３２，１４２，２１２，２２２，３
１２，３２２，４１２，４２２ Ｘデコーダ １１３，１２３，１３３，１４３，２１３，２２３，３
１３，３２３，４１３，４２３ Ｙデコーダ １２０ 第二ブロック １３０ 第三ブロック １４０ 第四ブロック ２１０，３１０，４１０ 第一バンク １５０，２１４，２２４，３１４，３２４，４１４，４
２４ 読み出し回路 ２２０，３２０，４２０ 第二バンク １５１，２３１ 書き込み回路 １５２，２３２ 消去回路 １５３，２３３，３３３ 制御回路 １５４，２３４ アドレスバッファ １６１，２４１ アドレス入力端子 １６２，２４２ データ入出力端子 １５６，２４３，３４３ フラグ出力回路 ５９，１５７，１５８，１５９，２４４，２４５，２４
７，３４５，３４７ セレクタ １５５，２４６，３４６ 出力回路 ３１５，３２５，４１５，４２５ ビット線

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルアレイを含む半導体記
   憶装置の制御方法であって、 前記複数のメモリセルアレイを少なくとも二つのグルー
   プに分けて、前記グループ毎に前記グループを構成する
   全ての前記メモリセルアレイを協働させると共に、 一つの前記グループに含まれる前記メモリセルアレイに
   対するデータの書き込み又は消去を実行中に、前記書き
   込み又は消去が行われていない前記メモリセルアレイか
   らデータを読み出すことができることを特徴とする半導
   体記憶装置の制御方法。
2. 【請求項２】 複数のメモリセルアレイを含む半導体記
   憶装置の制御方法であって、 前記複数のメモリセルアレイを少なくとも二つのグルー
   プに分けて、前記グループ毎に前記グループを構成する
   全ての前記メモリセルアレイを協働させると共に、 データを書き換え中の前記メモリセルアレイが属する前
   記グループ内の前記メモリセルアレイからデータを読み
   出す要求がなされた場合には、データ書き換え中である
   ことを示す信号を出力させることを特徴とする半導体記
   憶装置の制御方法。
3. 【請求項３】 前記複数のメモリセルアレイのうち少な
   くとも二つは、データ容量が異なることを特徴とする請
   求項１又は２に記載の半導体記憶装置の制御方法。
4. 【請求項４】 少なくともいずれか一つの前記グループ
   に、離散した内部アドレスによってアクセスされる複数
   の前記メモリセルアレイが含まれるとき、外部から供給
   される連続したアドレスを前記内部アドレスに変換する
   ことを特徴とする請求項１または２に記載の半導体記憶
   装置の制御方法。
5. 【請求項５】 複数のメモリセルアレイを含む半導体記
   憶装置であって、 前記複数のメモリセルアレイを少なくとも二つのグルー
   プに分け、前記グループ毎に前記グループを構成する全
   ての前記メモリセルアレイを協働させる制御回路と、 一つの前記グループに含まれる前記メモリセルアレイに
   対しデータの書き込み又は消去を実行する回路と、 前記制御回路による制御に応じて、前記データの書き込
   み又は消去が行われていない前記メモリセルアレイから
   データを読み出す読み出し回路とを備えることを特徴と
   する半導体記憶装置。
6. 【請求項６】 複数のメモリセルアレイを含む半導体記
   憶装置であって、 前記複数のメモリセルアレイを少なくとも二つのグルー
   プに分け、前記グループ毎に前記グループを構成する全
   ての前記メモリセルアレイを協働させる制御回路と、 データを書き換え中の前記メモリセルアレイが属する前
   記グループ内の前記メモリセルアレイからデータを読み
   出す要求がなされた場合には、前記制御回路による制御
   に応じてデータ書き換え中であることを示す信号を出力
   する回路とを備えたことを特徴とする半導体記憶装置。
7. 【請求項７】 前記複数のメモリセルアレイのうち少な
   くとも二つは、データ容量が異なることを特徴とする請
   求項５又は６に記載の半導体記憶装置。
8. 【請求項８】 少なくともいずれか一つの前記グループ
   に、離散した内部アドレスによってアクセスされる複数
   の前記メモリセルアレイが含まれるとき、外部から供給
   される連続したアドレスを前記内部アドレスに変換する
   変換回路をさらに備えたことを特徴とする請求項５又は
   ６に記載の半導体記憶装置。
9. 【請求項９】 各々の前記メモリセルアレイがいずれの
   前記グループに属するかを示す情報を記憶する記憶回路
   をさらに備え、 前記変換回路は、前記記憶回路に記憶された前記情報に
   基づいて、外部から供給される連続した前記アドレスを
   前記内部アドレスに変換することを特徴とする請求項８
   に記載の半導体記憶装置。