JP7026833B1 - 記憶装置、フレッシュメモリコントローラ及びその制御方法 - Google Patents

記憶装置、フレッシュメモリコントローラ及びその制御方法 Download PDF

Info

Publication number
JP7026833B1
JP7026833B1 JP2021029144A JP2021029144A JP7026833B1 JP 7026833 B1 JP7026833 B1 JP 7026833B1 JP 2021029144 A JP2021029144 A JP 2021029144A JP 2021029144 A JP2021029144 A JP 2021029144A JP 7026833 B1 JP7026833 B1 JP 7026833B1
Authority
JP
Japan
Prior art keywords
data
block
fresh memory
access mode
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021029144A
Other languages
English (en)
Other versions
JP2022106634A (ja
Inventor
▲じーん▼輝 林
Original Assignee
慧榮科技股▲分▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股▲分▼有限公司 filed Critical 慧榮科技股▲分▼有限公司
Application granted granted Critical
Publication of JP7026833B1 publication Critical patent/JP7026833B1/ja
Publication of JP2022106634A publication Critical patent/JP2022106634A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1004—Compatibility, e.g. with legacy hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

Figure 0007026833000001
【課題】本発明は、フレッシュメモリコントローラに応用される制御方法を提供する。
【解決手段】前記フレッシュメモリコントローラは、フレッシュメモリモジュールにアクセスするために用いられ、前記制御方法は、主装置からの設定指令を受信してフレッシュメモリモジュールの少なくとも一部をＺＮＳと設定し；及び、前記主装置からの書き込み指令を受信して第一領域に対応するデータを前記フレッシュメモリモジュール中の複数のブロックに書き込むことを含み、そのうち、前記第一領域のデータを前記複数のブロックに書き込むに採用するアクセスモードは、各領域及び各ブロックのサイズにより決定される。
【選択図】図１

Description

本発明は、フレッシュメモリに関する。
不揮発性メモリ記憶装置（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ、ＮＶＭｅ）規格において、１つのＺＮＳ（ゾーンネームスペース（ｚｏｎｅｄ ｎａｍｅｓｐａｃｅ））が規定されている。しかし、上述のＺＮＳ及びその中の各領域が単に主装置（ホスト装置）の角度から見たものであるので、主装置により定義される各領域のサイズと、記憶装置の中のフレッシュメモリモジュール内の各ブロック（ｂｌｏｃｋ）のサイズとの間には固定の関係がない。よって、主装置が１つの領域に対応するデータをフレッシュメモリモジュールに書き込もうとするときに、フレッシュメモリコントローラは、大量の論理（ｌｏｇｉｃｃａｌ）アドレスと物理アドレスのマッピング表を生成する必要があり、例えば、データページ（ｐａｇｅ）を単位として論理アドレスと物理アドレスのマッピング関係を記録する必要がある。その結果、フレッシュメモリコントローラがデータ処理を行うときに、負担がかかり、且つ静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ）及び／又は動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）の記憶空間が占用されてしまう。
よって、本発明の目的の１つは、フレッシュメモリコントローラを提供することにあり、それにより、主装置がフレッシュメモリモジュール内のＺＮＳに書き込むデータを効率的に管理することができ、且つ生成される論理アドレスと物理アドレスのマッピング表が比較的小さいサイズを有するため、従来技術に存在する問題を解決することができる。
本発明の一実施例において、フレッシュメモリコントローラに応用される制御方法が提供され、そのうち、前記フレッシュメモリコントローラはフレッシュメモリモジュールにアクセスするために用いられ、前記フレッシュメモリモジュールは複数のブロックを含み、且つ各ブロックは複数のデータページを含み、前記制御方法は、主装置からの設定指令を受信し、そのうち、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳと設定し、そのうち、前記ＺＮＳは複数の領域を論理的に含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在せず；第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、そのうち、前記データは特定領域のすべてのデータであり；前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は、剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；前記第三アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；及び、前記第四アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができることを含む。
本発明の他の実施例において、フレッシュメモリコントローラが提供され、そのうち、前記フレッシュメモリコントローラはフレッシュメモリモジュールにアクセスするために用いられ、前記フレッシュメモリモジュールは複数のブロックを含み、各ブロックは複数のデータページを含み、且つ前記フレッシュメモリコントローラはリードオンリーメモリ、マイクロプロセッサー及びバッファメモリを含む。前記リードオンリーメモリはプログラムコードを記憶するために用いられ、且つ前記マイクロプロセッサーは前記プログラムコードを実行して前記フレッシュメモリモジュールに対してのアクセスを制御するために用いられる。前記フレッシュメモリコントローラの操作では、前記マイクロプロセッサーは主装置からの設定指令を受信し、そのうち、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳと設定し、そのうち、前記ＺＮＳは複数の領域を論理的に含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在せず；そのうち、前記マイクロプロセッサーは第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、そのうち、前記データは特定領域のすべてのデータであり；そのうち、前記マイクロプロセッサーが前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；そのうち、前記マイクロプロセッサーが前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；そのうち、前記マイクロプロセッサーが前記第三アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；前記マイクロプロセッサーが前記第四アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができる。
本発明の他の実施例において、記憶装置が提供され、それは、フレッシュメモリモジュール及びフレッシュメモリコントローラを含み、そのうち、前記フレッシュメモリモジュールは複数のブロックを含み、各ブロックは複数のデータページを含み、且つ前記フレッシュメモリコントローラは前記フレッシュメモリモジュールにアクセスするために用いられる。前記記憶装置の操作では、前記フレッシュメモリコントローラは主装置からの設定指令を受信し、そのうち、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳと設定し、そのうち、前記ＺＮＳは複数の領域を論理的に含み、前記主装置の前記ＺＮＳに対してのデータ書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在せず；そのうち、前記フレッシュメモリコントローラは、第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、そのうち、前記データは特定領域のすべてのデータであり；そのうち、前記フレッシュメモリコントローラが前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；そのうち、前記フレッシュメモリコントローラが前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；そのうち、前記フレッシュメモリコントローラが前記第三アクセスモードを用いるときに、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；そのうち、前記フレッシュメモリコントローラが前記第四アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができる。
本発明の上述の特徴及びび利点をより明らかにするために、以下、実施例を挙げ、添付した図面を参照することにより、詳細に説明する。
本発明の一実施例における電子装置を示す図である。 本発明の一実施例における記憶装置内のフレッシュメモリコントローラを示す図である。 本発明の一実施例におけるフレッシュメモリモジュール中のブロックを示す図である。 フレッシュメモリモジュールが一般記憶空間及びＺＮＳを含むことを示す図である。 ＺＮＳが複数の領域に分割されることを示す図である。 本発明の一実施例における主装置からのデータをＺＮＳに書き込むフローチャートである。 領域のデータをフレッシュメモリモジュール内のブロックに書き込むことを示す図である。 本発明の一実施例におけるＬ２Ｐマッピング表を示す図である。 本発明の他の実施例のＬ２Ｐマッピング表を示す図である。 本発明の他の実施例のＬ２Ｐマッピング表を示す図である。 本発明の他の実施例のＬ２Ｐマッピング表を示す図である。 本発明の一実施例におけるＺＮＳからデータを読み取るフローチャートである。 本発明の他の実施例における主装置からのデータをＺＮＳに書き込むフローチャートである。 領域のデータをフレッシュメモリモジュール内のブロックに書き込むことを示す図である。 本発明の一実施例におけるＬ２Ｐマッピング表及び共通ブロック表を示す図である。 本発明の一実施例におけるＬ２Ｐマッピング表及び共通ブロック表を示す図である。 本発明の他の実施例における共通ブロック表を示す図である。 本発明の一実施例におけるＺＮＳからデータを読み取るフローチャートである。 本発明の他の実施例における主装置からのデータをＺＮＳに書き込むフローチャートである。 領域のデータをフレッシュメモリモジュール内のブロックに書き込むことを示す図である。 本発明の一実施例におけるＬ２Ｐマッピング表を示す図である。 本発明の他の実施例におけるＺＮＳからデータを読み取るフローチャートである。 本発明の他の実施例における主装置からのデータをＺＮＳに書き込むフローチャートである。 領域のデータをフレッシュメモリモジュール内のブロックに書き込むことを示す図である。 本発明の一実施例におけるＬ２Ｐマッピング表を示す図である。 本発明の一実施例におけるＺＮＳからデータを読み取るフローチャートである。 一般記憶空間内のスーパーブロックを示す図である。 本発明の一実施例におけるフレッシュメモリモジュールの構成方法のフローチャートである。 ＺＮＳ内のスーパーブロックを示す図である。 本発明の一実施例におけるフレッシュメモリコントローラに応用される制御方法のフローチャートである。
以下、添付した図面を参照しながら本発明を実施するための形態を詳細に説明する。
図１は本発明の一実施例における電子装置１００を示す図である。図１に示すように、電子装置は主装置１１０及び複数の記憶装置１２０＿１～１２０＿Ｎを含み、そのうち、各記憶装置は、記憶装置１２０＿１を例にとると、フレッシュメモリコントローラ１２２及びフレッシュメモリモジュール１２４を含む。本実施例では、複数の記憶装置１２０＿１～１２０＿Ｎのうちの各々がソリッドステートドライブ（ｓｏｌｉｄ－ｓｔａｔｅ ｄｒｉｖｅ，ＳＳＤ）又はフレッシュメモリモジュールを有する任意の記憶装置であっても良く、主装置は中央処理器又は記憶装置１２０＿１～１２０＿Ｎにアクセスし得る他の電子装置又は素子であっても良く、且つ電子装置１００自身はサーバー、パソコン、ノートパソコン又は任意の携帯電子装置であっても良い。なお、図１では複数の記憶装置１２０＿１～１２０＿Ｎが示されているが、一実施例において、電子装置１００は単一の記憶装置１２０＿１のみを有しても良い。
図２Ａは本発明の一実施例における記憶装置１２０＿１内のフレッシュメモリコントローラ１２２を示す図である。図２Ａに示すように、フレッシュメモリコントローラ１２２は、イクロプロセッサー２１２、リードオンリーメモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ，ＲＯＭ）２１２Ｍ、制御ロジック２１４、バッファメモリ２１６及びインターフェースロジック２１８を含む。リードオンリーメモリ２１２Ｍはプログラムコード２１２Ｃを記憶するために用いられ、マイクロプロセッサー２１２はプログラムコード２１２Ｃを実行してフレッシュメモリモジュール１２４に対してのアクセス（Ａｃｃｅｓｓ）を制御するために用いられる。制御ロジック２１４はエンコーダー２３２及びデコーダー２３４を含み、そのうち、エンコーダー２３２は、フレッシュメモリモジュール２２０に書き込むデータをエンコーディングして対応するチェックコード（又は誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）（ＥＣＣとも称する））を生成するために用いられ、デコーダー２３４は、フレッシュメモリモジュール１２４から読み出したデータに対してデコーディングを行うために用いられる。
典型的な場合、フレッシュメモリモジュール１２４は複数のフレッシュメモリチップを含み、各フレッシュメモリチップは複数のブロック（ｂｌｏｃｋ）を含み、フレッシュメモリコントローラ１２２はフレッシュメモリモジュール１２４に対してデータ消去操作係を、ブロックを単位として行う。また、ブロックは特定数のデータページ（ｐａｇｅ）を記録することができ、そのうち、フレッシュメモリコントローラ１２２はフレッシュメモリモジュール１２４に対してデータ書き込み操作を、データページを単位として行う。本実施例では、フレッシュメモリモジュール１２４は三次元ＮＡＮＤ型フレッシュメモリ（３Ｄ ＮＡＮＤ－ｔｙｐｅ ｆｌａｓｈ）モジュールである。
実装にあたって、マイクロプロセッサー２１２によりプログラムコード２１２Ｃを実行するフレッシュメモリコントローラ２１０は自身の内部の素子を用いて多くの制御操作を行うことができ、例えば、制御ロジック２１４を用いて、フレッシュメモリモジュール１２４に対してのアクセス操作（特に、少なくとも１つのブロック又は少なくとも１つのデータページに対してのアクセス操作）を行い、バッファメモリ２１６を用いて必要なバッファ処理を行い、及びインターフェースロジック２１８を用いて主装置１１０とのやり取りを行う。バッファメモリ２１６はランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）により実施される。例えば、バッファメモリ２１６はＳＲＡＭであっても良いが、本発明はこれに限定されない。また、フレッシュメモリコントローラ１２２はＤＲＡＭ２４０に接続される。なお、ＤＲＡＭ２４０もフレッシュメモリコントローラ１２２に含まれても良く、例えば、フレッシュメモリコントローラ１２２とともに同じパケージの中に存在する。
本実施例では、記憶装置１２０＿１はＮＶＭｅ規格に準拠し、即ち、インターフェースロジック２１８は特定の通信標準（例えば、ペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ）標準又はＰＣＩｅ標準）に合致することができ、また、前記特定の通信標準に従って通信を行うことができ、例えば、接続器により主装置１１０と通信を行うことができる。
図２Ｂは本発明の一実施例におけるフレッシュメモリモジュール１２４中のブロック２００を示す図である。そのうち、フレッシュメモリモジュール１２４は三次元ＮＡＮＤ型フレッシュメモリである。図２Ｂに示すように、ブロック２００は複数の記憶ユニット（例えば、図示の浮遊ゲートトランジスタ２０２又は他の電荷捕獲（ｃｈａｒｇｅ ｔｒａｐ）素子）を含み、それは、複数のビットライン（ＢＬ１～ＢＬ３のみが図示されている）及び複数のワードライン（例えば、図示されているＷＬ０～ＷＬ２、ＷＬ４～ＷＬ６）により三次元ＮＡＮＤ型フレッシュメモリアーキテクチャを構成する。図２Ｂでは、一番上の１つの平面を例とし、ワードラインＷＬ０上のすべての浮遊ゲートトランジスタが少なくとも１つのデータページを構成し、ワードラインＷＬ１上のすべての浮遊ゲートトランジスタが他の少なくとも１つのデータページを構成し、ワードラインＷＬ２のすべての浮遊ゲートトランジスタが別の少なくとも１つのデータページを構成し、…、これに基づいて類推する。また、フレッシュメモリに書き込む方式が異なることにより、ワードラインＷＬ０とデータページ（論理データページ）との間の定義にも異なることがある。詳しく言えば、単層型記憶（Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）の方式で書き込むときに、ワードラインＷＬ０上のすべての浮遊ゲートトランジスタは単一の論理データページにのみ対応し；双層型記憶（Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）の方式で書き込むときに、ワードラインＷＬ０上のすべての浮遊ゲートトランジスタは２つの論理データページに対応し；三層型記憶（ＴＬＣ）の方式で書き込むときに、ワードラインＷＬ０上のすべての浮遊ゲートトランジスタは３つの論理データページに対応し；及び、四層型記憶（ＱＬＣ）の方式で書き込むときに、ワードラインＷＬ０上のすべての浮遊ゲートトランジスタは４つの論理データページに対応する。なお、当業者が三次元ＮＡＮＤ型フレッシュメモリの構造及びワードラインとデータページとの間の関係を理解し得るはずであるため、ここでは関連する細部の説明を省略する。
本実施例では、主装置１１０は１つの設定指令集、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を送信することで、フレッシュメモリモジュール１２４の少なくとも一部をＺＮＳ（ｚｏｎｅｄ ｎａｍｅｓｐａｃｅ）と設定することができる。図３に示すように、主装置１１０は設定指令集をフレッシュメモリコントローラ１２２に送信することで、フレッシュメモリモジュール１２４が少なくとも１つのＺＮＳ（本実施例では、ＺＮＳ３１０＿１、３１０＿２を例とする）及び少なくとも１つの一般記憶空間（本実施例では、一般記憶空間３２０＿１、３２０＿２を例とする）を有するようにさせることができる。ＺＮＳ３１０＿１はアクセスの面において複数の領域（ｚｏｎｅ）に分割することができ、主装置１１０のＺＮＳ３１０＿１に対してのデータ書き込みは必ず論理ブロックアドレス（Ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ、ＬＢＡ）を単位として行われ、１つの論理ブロックアドレス（又は論理アドレスと略称する）は５１２バイト（５１２ｂｙｔｅｓ）のデータ量を表すことができ、主装置１１０は１つの領域に対して連続的な書き込みを行う必要がある。具体的に言えば、図４に示すように、ＺＮＳ３１０＿１は複数の領域（例えば、Ｚ０、Ｚ１、Ｚ２、Ｚ３、…等々）に分割され、そのうち、領域のサイズは主装置１１０により設定されるが、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在しない（即ち、１つの論理アドレスが１つのみの領域内に存在する）。例を挙げて言えば、各領域のサイズがｘ個の論理アドレスであり、領域Ｚ３の開始論理アドレスがＬＢＡ＿ｋであるとする場合、領域Ｚ３は論理アドレスＬＢＡ＿ｋ、ＬＢＡ＿（ｋ＋１）、ＬＢＡ＿（ｋ＋２）、ＬＢＡ＿（ｋ＋３）、…、ＬＢＡ＿（ｋ＋ｘ－１）に対応するデータを記憶するために用いられる。一実施例において、隣接領域の論理アドレスも連続したものであり、例を挙げて言えば、領域Ｚ０は、論理アドレスＬＢＡ＿１～ＬＢＡ＿２０００を有するデータを記憶するために用いられる、領域Ｚ１は、論理アドレスＬＢＡ＿２００１～ＬＢＡ＿４０００を有するデータを記憶するために用いられ、領域Ｚ２は、論理アドレスＬＢＡ＿４００１～ＬＢＡ＿６０００を有するデータを記憶するために用いられ、領域Ｚ３は、論理アドレスＬＢＡ＿６００１～ＬＢＡ＿８０００を有するデータを記憶するために用いられ、…、これに基づいて類推する。また、１つの論理アドレスに対応するデータ量のサイズは主装置１１０により決定することができ、例えば、１つの論理アドレスに対応するデータ量のサイズは４キロバイト（Ｋｉｌｏｂｙｔｅ、ＫＢ）であっても良い。
また、各領域のデータを書き込むときに、必ず論理アドレスの順序に従って行う必要がある。詳しく言えば、フレッシュメモリコントローラ１２２は、書き込まれるデータに基づいて１つの書き込みポインター（ｗｒｉｔｅ ｐｏｉｎｔ）を設定することで、データの書き込み順序を制御することができる。詳しく言えば、領域Ｚ１が論理アドレスＬＢＡ＿２００１～ＬＢＡ＿４０００を有するデータを記憶するために用いられるとすれば、主装置１１０が論理アドレスＬＢＡ＿２００１～ＬＢＡ＿２０５１に対応するデータをフレッシュメモリコントローラ１２２に伝送した後に、フレッシュメモリコントローラ１２２は、書き込みポインターが次の１つの論理アドレスＬＢＡ＿２０５２であると設定することができる。その後、主装置１１０が同一の領域に属するが論理アドレスＬＢＡ＿２０５２を有しないデータを伝送するときに、例えば、主装置１１０が論理アドレスＬＢＡ＿３０００を有するデータを伝送する場合、フレッシュメモリコントローラ１２２は今回のデータ書き込みを拒否し、書き込み失敗のメッセージを主装置１１０にフィードバックすることができ；言い換えると、受信されたデータの論理アドレスが書き込みポインターにより指向される論理アドレスと同じであるときにのみ、フレッシュメモリコントローラ１２２はデータの書き込みを許す。また、複数の領域のデータが交替で書き込まれるときに、各領域は自分の書き込みポインターを有しても良い。
上述のように、主装置１１０は領域を単位として記憶装置１２０＿１とのやり取りを行うことでＺＮＳ３１０＿１に対してアクセスを行うが、上述のＺＮＳ３１０＿１及び各領域が主装置１１０の角度から見たものであるから、主装置１１０により定義される各領域のサイズと、記憶装置１２０＿１の中のフレッシュメモリモジュール１２４内の各物理ブロックのサイズとは固定の関係を有しない。具体的に言えば、異なるフレッシュメモリモジュールメーカーにより製造されるフレッシュメモリモジュールは同じではなく、異なるメモリモジュールは異なるサイズの物理ブロックを有し、これらの物理ブロックのサイズは必ずしも整数倍ではない。例えば、Ａモデルのフレッシュメモリモジュールの物理ブロックのサイズがＢモデルのフレッシュメモリモジュールの物理ブロックの１．３倍であり、Ｃモデルのフレッシュメモリモジュールの物理ブロックのサイズがＢモデルのフレッシュメモリモジュールの物理ブロックの３．７倍である可能性があるため、主装置１１０により設定される領域は物理ブロックとアライン（ａｌｉｇｎ）することが非常に難しい。このときに、フレッシュメモリコントローラ１２２は、論理ブロックを物理ブロックに対応させるときに非常に大きな困難に直面する。例えば、記憶装置１２０＿１の中の多くの冗長空間が使用者により使用されられない可能性があり、又は、主装置１１０が１つの領域に対応するデータをフレッシュメモリモジュール１２４に書き込もうとするときに、フレッシュメモリコントローラ１２２が論理アドレスから物理アドレスへの（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ ｔｏ ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ、Ｌ２Ｐ）マッピング表を生成するときの複雑度を増加させる可能性がある。本発明は、以下の実施例において、フレッシュメモリコントローラ１２２が主装置１１０のアクセス指令に基づいてＺＮＳ３１０＿１に効率的にアクセスし得る方法を提供する。
図５は本発明の一実施例における主装置１１０からのデータをＺＮＳ３１０＿１に書き込むフローチャートである。そのうち、本実施例では、各領域に対応するデータ量がフレッシュメモリモジュール１２４の中の各物理ブロックのサイズよりも大きく、且つ各領域に対応するデータ量がフレッシュメモリモジュール１２４の中の各物理ブロックのサイズの整数倍ではないと仮定する。ステップ５００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作を完了し、主装置１１０は、記憶装置１２０＿１における少なくとも一部の記憶領域に対して各領域のサイズ、領域の数、論理ブロックアドレスサイズ等の基本設定を設定し、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を用いて設定することができる。ステップ５０２において、主装置１１０は書き込み指令及び対応するデータをフレッシュメモリコントローラ１２２に送信し、そのうち、上述のデータは１つ又は複数の領域に対応するデータであり、例えば、図４中の領域Ｚ３の論理アドレスＬＢＡ＿ｋ～ＬＢＡ＿（ｋ＋ｘ－１）に対応するデータである。ステップ５０４において、フレッシュメモリコントローラ１２２は、フレッシュメモリモジュール１２４のうちから少なくとも１つのブロック（空白ブロックであり、スペアブロック（ｓｐａｒｅ ｂｌｏｃｋ）とも称する）を選択し、そして、順次、主装置１１０からのデータを前記少なくとも１つのブロックに書き込に。主装置１１０により設定される領域のサイズが物理ブロックのサイズとアラインすることが非常に難しいので、主装置が領域Ｚ３におけるすべての論理アドレスに書き込み指令を送った後に、主装置１１０が書き込もうとするデータは通常、依然として、物理ブロックの記憶空間を満たすことができず、又は、通常、１つの領域に対応するデータの記憶量は１つの物理ブロックの中の、主装置１１０が書き込むデータを格納する領域のサイズの整数倍ではないと言っても良い。ステップ５０６において、データが最後の１つのブロックに書き込まれてデータの書き込みが完了した後に、フレッシュメモリコントローラ１２２は最後の１つのブロックの剰余データページに無効データ（ｉｎｖａｌｉｄ ｄａｔａ）を書き込むことができ、又は、直接、剰余データページを空白状態に維持することができる。なお、各ブロックは、通常、若干のデータページを、システム管理情報を格納するために保留することができ、例えば、書き込み時間表、論理物理対応表、誤り訂正符号のチェックビット、ディスクアレイのパリティデータ（ＲＡＩＤ ｐａｒｉｔｙ）等々の管理に必要なデータを格納するために用いられる。また、ここで言う剰余データページとは、これらのシステム管理情報、及び主装置１１０が書き込もうとするデータを書き込んだ後に依然として剰余を有するデータページを指す。
例を挙げて言えば、図６に示すように、各領域に対応するデータ量がフレッシュメモリモジュール１２４の中の２つのブロックと３つのブロックとの間にあるとすれば、フレッシュメモリコントローラ１２２は、主装置１１０が領域Ｚ１に対して送信する書き込み命令に応じて、領域Ｚ１のデータをブロックＢ３、Ｂ７及びＢ８に順次書き込むことができる。なお、一実施例において、主装置１１０が領域Ｚ１に対して送信する書き込み指令には領域Ｚ１の開始論理アドレスが含まれ、フレッシュメモリコントローラ１２２は領域Ｚ１の開始論理アドレスを物理ブロックＢ３の開始物理記憶空間、例えば、１番目の物理データページに対応させ、また、フレッシュメモリコントローラ１２２は、領域Ｚ１の開始論理アドレスに対応するデータを物理ブロックＢ３の開始物理記憶空間、例えば、１番目の物理データページに記憶することができる。ブロックＢ３、Ｂ７、Ｂ８はすべてデータページＰ１～ＰＭを含み、領域Ｚ１のデータは、論理アドレスに基づいてブロックＢ３の１番目のデータページＰ１から最後の１つのデータページＰＭに順次書き込まれ、ブロックＢ３のデータ書き込みが完了した後に、引き続き、ブロックＢ７の１番目のデータページＰ１から最後の１つのデータページＰＭに書き込まれる。なお、主装置１１０が領域Ｚ１内の論理アドレスについて連続的に書き込んでも、フレッシュメモリコントローラ１２２は依然として不連続のブロックＢ３、Ｂ７を選択してこれらの論理上連続したデータを記憶することができる。ブロックＢ７のデータ書き込みが完了した後に、引き続きブロックＢ８の１番目のデータページＰ１から、領域Ｚ１のデータが終了するまで、データ書き込みが行われ、また、ブロックＢ８の剰余データページは空白に維持され、又は無効データが書き込まれ得る。同様に、フレッシュメモリコントローラ１２２は、領域Ｚ３のデータをブロックＢ１２、Ｂ９９及びＢ６に順次書き込むことができ、そのうち、ブロックＢ１２、Ｂ９９及びＢ６はすべてデータページＰ１～ＰＭを含み、領域Ｚ３のデータは、論理アドレスに基づいてブロックＢ１２の１番目のデータページＰ１から最後の１つのデータページＰＭに順次書き込まれ、ブロックＢ１２のデータ書き込みが完了した後に、引き続き、ブロックＢ９９の１番目のデータページＰ１から最後の１つのデータページＰＭに書き込まれ、且つブロックＢ９９のデータ書き込みが完了した後に、引き続き、ブロックＢ６の１番目のデータページＰ１から、領域Ｚ３のデータが終了するまで、データ書き込みが行われ；また、ブロックＢ６の剰余データページは空白に維持され、又は無効データが書き込まれ得る。なお、フレッシュメモリコントローラ１２２は、無効データの所在するこれらの物理データページについて論理ページと物理ページのリンク関係を生成しなくても良い。空白に維持され又は無効データが書き込まれる物理データページを有するこれらの物理ブロックは、通常、フレッシュメモリコントローラ１２２により各領域の最後の一部に対応させられ、又は、フレッシュメモリコントローラ１２２は、領域の最後の１つの論理アドレスに対応するデータを、空白ページを有し又は無効ページデータが書き込まれる１つの物理ブロックに記憶し得ると言っても良い。例えば、図７Ｂ（後述する）に示すように、論理アドレスＺ１＿ＬＢＡ＋Ｓ＋２＊ｙは物理ブロックアドレスＰＢＡ８に対応することができる。また、領域の最後の１つの論理アドレスのデータが物理ブロックのＸ番目の記憶単位（例えば、物理記憶ページ又はセグメント）に記憶される場合、前記物理ブロックのＸ＋１番目の記憶単位は、空白ページを保留し又は無効ページデータが書き込まれ、即ち、空白ページ、又は無効データが書き込まれるデータページは、対応領域の最後の１つの論理アドレスのデータが格納される物理記憶単位の後に接続される。もう１つの実施例において、主装置１１０は、１つの比較的大きい領域のサイズ（Ｚｏｎｅ Ｓｉｚｅ）、及び１つの比較的小さい領域の容量（Ｚｏｎｅ ｃａｐａｃｉｔｙ）を定義し、例えば、領域のサイズは５１２ＭＢであり、領域の容量は５００ＭＢであり、この例では、フレッシュメモリコントローラ１２２は、空白ページ又は無効データが書き込まれるデータページを、直接、対応領域の最後の１つの論理アドレスのデータが格納される物理記憶単位の後に接続しなくても良い。
他の実施例において、主装置１１０は領域Ｚ１、Ｚ２の連続した論理アドレスに対して書き込み指令を送信し、フレッシュメモリコントローラ１２２はブロックＢ３、Ｂ７、Ｂ８、Ｂ１２、Ｂ９９、Ｂ６を選んで領域Ｚ１、Ｚ２に属するデータを記憶する。装置１１０により設定される領域のサイズが物理ブロックのサイズとアラインしないから、主装置１１０が書き込もうとするデータは依然として物理ブロックの記憶空間を満たすことができず、例えば、物理ブロックＢ８の、ホスト装置のデータを記憶するための記憶空間を記憶することができない。よって、フレッシュメモリコントローラ１２２は依然として物理ブロックＢ８内のこれらの記憶空間を空白にし、又は無効データを書き込む必要がある。そのため、主装置１１０が領域Ｚ１、Ｚ２内の連続した論理アドレスに対して書き込み指令を送信し、且つ物理ブロックＢ８にデータ記憶空間がまだあっても、フレッシュメモリコントローラ１２２は依然として領域Ｚ２の開始論理アドレスに対応するデータを物理ブロックＢ８に記憶することができない。換言すれば、主装置１１０が連続した論理アドレスの書き込み命令（例えば、領域Ｚ１の最後の１つの論理アドレスと領域Ｚ２の１番目の論理アドレスを含む書き込み命令）を送信し、且つ或る特定物理ブロック（例えば、物理ブロックＢ８）にこれらの連続した論理アドレスのデータを記憶する十分な空間がまだあっても、フレッシュメモリコントローラ１２２は依然としてこれらの連続した論理アドレスに対応するデータを前記特定物理ブロックに連続的に記憶することができず、不連続的に領域Ｚ２の１番目の論理アドレスに対応するデータをもう１つの物理ブロック、例えば、ブロックＢ２０に書き込む。それ相応に、主装置１１０が領域Ｚ１、Ｚ２内の連続した論理アドレスに対して読取指令（例えば、領域Ｚ１の最後の１つの論理アドレスと領域Ｚ２の１番目の論理アドレスを含む読取命令）を送る場合、フレッシュメモリコントローラ１２２は、物理ブロックＰ８に記憶される、領域Ｚ１の最後の１つの論理アドレスに対応するデータを読み取った後に、不連続的にブロックＢ２０の１番目の記憶位置を読み取り、これにより、領域Ｚ２の１番目の論理アドレスのデータを取得することができる。
ステップ５０８にいて、フレッシュメモリコントローラ１２２はＬ２Ｐマッピング表を生成又は更新することで、論理アドレスと物理アドレスのマッピング関係を、後続のＺＮＳ３１０＿１からのデータ読取時に使用されるために記憶する。図７Ａは本発明の一実施例におけるＬ２Ｐマッピング表７００を示す図である。Ｌ２Ｐマッピング表７００は２つの欄を含み、そのうち、１つの欄に領域の開始論理アドレスが記録され、もう１つの欄にブロックの物理ブロックアドレスが記録される。図６を同時に参照し、領域Ｚ１のデータがブロックＢ３、Ｂ７及びＢ８に順次書き込まれ、且つ領域Ｚ３のデータがブロックＢ１２、Ｂ９９及びＢ６に順次書き込まれるので、Ｌ２Ｐマッピング表７００は領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓ及びブロックＢ３、Ｂ７及びＢ８の物理ブロックアドレスＰＢＡ３、ＰＢＡ７及びＰＢＡ８を記録し、且つ領域Ｚ３の開始論理アドレスＺ３＿ＬＢＡ＿Ｓ及びブロックＢ１２、Ｂ９９及びＢ６の物理ブロックアドレスＰＢＡ１２、ＰＢＡ９９及びＰＢＡ６を記録する。例を挙げて言えば、領域Ｚ１が論理アドレスＬＢＡ＿２００１～ＬＢＡ＿４０００を有するデータを記憶するために用いられ、領域Ｚ３が論理アドレスＬＢＡ＿６００１～ＬＢＡ＿８０００を有するデータを記憶するために用いられるとする場合、領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿ＳはＬＢＡ＿２００１であり、領域Ｚ３の開始論理アドレスＺ３＿ＬＢＡ＿ＳはＬＢＡ＿６００１である。なお、主装置１１０からのデータをＺＮＳ３１０＿１に書き込むフローチャートの中の各ステップは、同じ目的を達成することができれば、必ずしも固定の順序に従って行われる必要が無く、例えば、ステップ５０８は、ステップ５０２の後に実行されても良い。これは、当業者が本発明の教示をもとに理解し得るはずである。なお、この実施例では、各物理ブロックはすべて１つのみの領域に対応し、例えば、ブロックＢ３、Ｂ７及びＢ８は領域Ｚ１にのみ対応し、ブロックＢ１２、Ｂ９９及びＢ６は領域Ｚ３にのみ対応する。又は、単一のブロックは単一の領域のデータのみを記憶し、例えば、ブロックＢ３、Ｂ７及びＢ８は領域Ｚ１に対応するデータのみを記憶し、ブロックＢ１２、Ｂ９９及びＢ６は領域Ｚ３に対応するデータのみを記憶すると言っても良い。
これに加えて、主装置１１０が１つの領域をリセット（ｒｅｓｅｔ）しようとするときに、例えば、領域Ｚ１をリセットするときに、フレッシュメモリコントローラ１２２は通常、Ｌ２Ｐマッピング表７００を変更して領域Ｚ１に対応する物理ブロックアドレスの欄を削除し、例えば、Ｌ２Ｐマッピング表７００中の物理ブロックアドレスＰＢＡ３、ＰＢＡ７及びＰＢＡ８を削除し、これは、ホスト装置がこれらの物理ブロックに記憶のデータを必要としないことを表す。フレッシュメモリコントローラ１２２はその後にこれらの物理ブロックを消去しても良い。なお、物理ブロックＢ８には主装置１１０が記憶しようとするデータ及び無効データが記憶されており、主装置１１０がリセットしようする領域Ｚ１はこれらの無効データを含まない。管理上便利のため、フレッシュメモリコントローラ１２２は主装置１１０からの領域Ｚ１に対してのリセット指令を受信した後に、依然としてＬ２Ｐマッピング表７００中の物理ブロックアドレスＰＢＡ８を全体的に削除することができ、主装置１１０がリセットしようとする領域Ｚ１は物理ブロックＢ８に記憶のこれらの無効データを含まないにもかかわらない。また、フレッシュメモリコントローラ１２２は、物理ブロックＢ８を消去する前に、主装置１１０が発したリセット指令に含まれない無効データを他の物理ブロックに移さなく、直接、物理ブロック全体を削除する。
以上の実施例では、ＺＮＳ３１０＿１内の任意の１つの物理ブロックに記憶のデータのすべては必ず同じ領域に属し、即ち、任意の１つの物理ブロックに記憶のすべてのデータの対応する論理アドレスは同一の領域に属する。また、主装置１１０は１つのみの領域内の論理アドレスに対して連続的に書き込むことができる。よって、本実施例のＬ２Ｐマッピング表７００はＺＮＳ３１０＿１の物理ブロックアドレスのみを含み、何れものデータページアドレスを含まなくても良く、即ち、Ｌ２Ｐマッピング表７００は任意のブロック内のデータページ順番号又は関連するデータページ情報を記録することがない。また、Ｌ２Ｐマッピング表７００は各領域の開始論理アドレスのみを記憶することもできるから、Ｌ２Ｐマッピング表７００自身はとても小さいデータ量のみを有する。よって、Ｌ２Ｐマッピング表７００はバッファメモリ２１６又はＤＲＡＭ２４０に常駐することができ、バッファメモリ２１６又はＤＲＡＭ２４０の記憶空間に大きい負担をもたらすことがない。なお、主装置１１０が領域のサイズ及び領域の個数を設定した後に、各領域の開始論理アドレスは固定している。よって、Ｌ２Ｐマッピング表７００はさらに１つの欄と簡略化することができ、即ち、物理ブロックアドレス欄のみを有しても良い。領域の開始論理アドレス欄が表のエントリー（ｅｎｔｒｙ）により表されるから、図７Ｂに示すＬ２Ｐマッピング表７１０のように、実際には複数の領域の開始論理アドレスを記憶する必要がない。
以上の実施例では、Ｌ２Ｐマッピング表７００にはＺＮＳ３１０＿１の物理ブロックアドレスのみが含まれ、任意のデータページアドレスが含まれなくても良い。しかし、他の実施例において、Ｌ２Ｐマッピング表７００は各領域の開始論理アドレス及び対応する物理ブロックアドレス及び１番目のデータページの物理データページアドレスを含んでも良い。Ｌ２Ｐマッピング表の中の１つの領域に１つのみの物理ブロックアドレス及び１つのみの物理データページアドレスが含まれるので、依然としてとても小さいデータ量のみがある。
図７Ｃは本発明の一実施例におけるＬ２Ｐマッピング表７２０を示す図である。Ｌ２Ｐマッピング表７２０は２つの欄を含み、そのうち、１つの欄に論理アドレスが記録され、もう１つの欄にブロックの物理ブロックアドレスが記録される。図６を同時に参照し、領域Ｚ１のデータがブロックＢ３、Ｂ７及びＢ８に順次書き込まれ、且つ領域Ｚ３のデータがブロックＢ１２、Ｂ９９及びＢ６に順次書き込まれるので、Ｌ２Ｐマッピング表７２０は領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓ及びブロックＢ３の物理ブロックアドレスＰＢＡ３、領域Ｚ１の論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）及びブロックＢ７の物理ブロックアドレスＰＢＡ７、及び領域Ｚ１の論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）及びブロックＢ８の物理ブロックアドレスＰＢＡ８を記録し、そのうち、論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）はブロックＢ７に書き込むデータの１番目の論理アドレス（即ち、ブロックＢ７のデータページＰ１に対応する論理アドレス）であっても良く、論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）はブロックＢ８に書き込むデータの１番目の論理アドレス（即ち、ブロックＢ８のデータページＰ１に対応する論理アドレス）であっても良く；同様に、Ｌ２Ｐマッピング表７２０は領域Ｚ３の開始論理アドレスＺ３＿ＬＢＡ＿Ｓ及びブロックＢ１２の物理ブロックアドレスＰＢＡ１２、領域Ｚ３の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋ｙ）及びブロックＢ９９の物理ブロックアドレスＰＢＡ９９、及び領域Ｚ６の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）及びブロックＢ６の物理ブロックアドレスＰＢＡ６を記録し、そのうち、論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋ｙ）はブロックＢ９９に書き込むデータの１番目の論理アドレス（即ち、ブロックＢ９９のデータページＰ１に対応する論理アドレス）であっても良く、論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）はブロックＢ６に書き込むデータの１番目の論理アドレス（即ち、ブロックＢ６のデータページＰ１に対応する論理アドレス）であっても良い。なお、上述の“ｙ”は、１つのブロックのために幾つかの論理アドレスのデータを記憶するかを表すことができ、特に、主装置１１０が記憶装置１２０＿１に送って記憶装置１２０＿１に記憶してもらいたいデータを指す。なお、主装置１１０が領域のサイズ及び領域の個数を設定した後に、各領域の開始論理アドレスは固定しており、各サブ領域の開始論理アドレスも固定しており、例えば、Ｚ１＿ＬＢＡ＿Ｓ、Ｚ１＿ＬＢＡ＿Ｓ＋ｙ、Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ、Ｚ２＿ＬＢＡ＿Ｓ、Ｚ２＿ＬＢＡ＿Ｓ＋ｙ、Ｚ２＿ＬＢＡ＿Ｓ＋２＊ｙ、…等である。よって、同様に、Ｌ２Ｐマッピング表７２０はさらに１つの欄と簡略化することができ、即ち、物理ブロックアドレス欄のみを有しても良い。論理アドレス欄が表のエントリー（ｅｎｔｒｙ）により表されるから、実際には複数のサブ領域の開始論理アドレスを記憶する必要がなく、例えば、図７ＤのＬ２Ｐマッピング表７４０に示す通りである。
なお、本実施例のＬ２Ｐマッピング表７２０はＺＮＳ３１０＿１の物理ブロックアドレスのみを含み、何れのデータページアドレスも含むことがない。即ち、Ｌ２Ｐマッピング表７２０は任意のブロック内のデータページ順番号又は関連するデータページ情報を記憶することがない。また、Ｌ２Ｐマッピング表７２０は各ブロックに対応する１番目の論理アドレスのみを記憶し得るので、Ｌ２Ｐマッピング表７２０自身はとても小さいデータ量を有する。よって、Ｌ２Ｐマッピング表７２０はバッファメモリ２１６又はＤＲＡＭ２４０に常駐することができ、バッファメモリ２１６又はＤＲＡＭ２４０の記憶空間に大きい負担をかけることがない。一実施例において、上述Ｌ２Ｐマッピング表７２０に記録の物理ブロックアドレスはさらに１番目のデータページの物理データページアドレスと組み合わせられても良いが、１つの物理データページアドレスの追加は実際には記憶空間に大きい負担を与えることがない。
図８は本発明の一実施例におけるＺＮＳ３１０＿１からデータを読み取るフローチャートである。そのうち、本実施例では、ＺＮＳ３１０＿１には図６に示す領域Ｚ１及びＺ３のデータが記憶されていると仮定する。ステップ８００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作（例えば、電源オン手順）を完了する。ステップ８０２において、主装置１１０は読取指令を送信して特定の論理アドレスを有するデータの読み取りを要求する。ステップ８０４において、フレッシュメモリコントローラ１２２中のマイクロプロセッサー２１２は、前記特定の論理アドレスがどの領域に属するかを判断し、そして、Ｌ２Ｐマッピング表７００又はＬ２Ｐマッピング表７２０に記録の論理アドレスに基づいて前記特定の論理アドレスに対応する物理データページアドレスを計算する。図７ＡのＬ２Ｐマッピング表７００を例にとって説明し、Ｌ２Ｐマッピング表７００が複数の領域の開始論理アドレスを記録しており、また、各領域の論理アドレスの数が既知であるため、マイクロプロセッサー２１２は上述の情報から前記特定の論理アドレスがどの領域に属するかを知ることができ、図６、図７Ａの実施例を例にとって説明し、前記特定の論理アドレスがＬＢＡ＿２５００であり、１つの領域が２０００個の論理アドレスを含み、Ｌ２Ｐマッピング表７００に記憶の領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿ＳがＬＢＡ＿２００１であるとする場合、マイクロプロセッサー２１２は前記特定の論理アドレスが領域Ｚ１に属することを判断できる。続いて、マイクロプロセッサー２１２は、前記特定の論理アドレスと領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓとの間の差、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶可能かに基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。説明の便宜のため、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能であり、前記特定の論理アドレスと領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓとの間の差が５００個の論理アドレスであるとする場合、マイクロプロセッサー２１２は、前記特定の論理アドレスがブロックＢ３の５００番目のデータページＰ５００の物理データページアドレスに対応することを計算することができ、ブロックＢ３のデータページ数が５００未満の場合、ブロックＢ３の１番目のデータページＰ１から５００番目のデータページまで数えてブロックＢ７に位置する物理データページアドレスを取得することができる。
他の面において、図７ＢのＬ２Ｐマッピング表７２０を例にとって説明し、Ｌ２Ｐマッピング表７２０に複数の領域の複数の論理アドレスが記憶されており、且つこれらの論理アドレスがそれぞれブロックＢ３、Ｂ７、Ｂ８の１番目のデータページＰ１に対応するので、マイクロプロセッサー２１２は上述の情報から前記特定の論理アドレスがどの領域及びどのブロックに属するかを知ることができる。続いて、マイクロプロセッサー２１２は、前記特定の論理アドレスと領域Ｚ１の論理アドレス（例えば、Ｚ１＿ＬＢＡ＿Ｓ、（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）又は（Ｚ１＿ＬＢＡ＿Ｓ＋２ｙ））との間の差、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶可能かに基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。説明の便宜のため、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能であり、前記特定の論理アドレスと領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓのとの間の差が５００個の論理アドレスであるとする場合、マイクロプロセッサー２１２は、前記特定の論理アドレスがブロックＢ３の５００番目のデータページＰ５００の物理データページアドレスに対応すると計算することができる。
ステップ８０６において、マイクロプロセッサー２１２はステップ８０４で決定される物理ブロックアドレス及び物理データページアドレスに基づいて、ＺＮＳ３１０＿１のうちから対応するデータを読み取り、そして、読み取ったデータを主装置１１０にフィードバックする（返す）ことができる。
上述のように、以上の実施例に記載の内容により、フレッシュメモリコントローラ１２２はとても小さいサイズのＬ２Ｐマッピング表７００／７１０／７２０／７３０を生成した場合にでも、依然として、ＺＮＳ３１０＿１のデータの書き込み及び読も取りを完了することができる。しかし、この実施例では、多くの物理ブロックの剰余データページ、例えば、物理ブロックＢ８、物理ブロックＢ６の中の空白又は無効データページが浪費され、これらの剰余データページは使用者の使用可能なメモリ空間を減少させることができる。このような方法では、フレッシュメモリコントローラ１２２の管理上の負担を低減することができるが、使用者の利用可能なメモリ空間を減少させ、ひいては、幾つかの極端の例では、剰余データページの割合が高すぎるから、フレッシュメモリコントローラ１２２は、使用者が使用するための十分なメモリ空間を計画することができない場合もある。
図９は本発明の他の実施例における主装置１１０からのデータをＺＮＳ３１０＿１に書き込むフローチャートである。そのうち、本実施例では、各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも大きく、且つ各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズの整数倍ではないと仮定する。ステップ９００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作を完了し、主装置１１０は記憶装置１２０＿１に対して各領域のサイズ、領域の数、論理ブロックアドレスサイズ等の基本設定を設定し、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を用いて設定することができる。ステップ９０２において、主装置１１０は書き込み指令及び対応するデータをフレッシュメモリコントローラ１２２に送信し、そのうち、上述のデータは１つ又は複数の領域に対応するデータであり、例えば、図４中の領域Ｚ３は論理アドレスＬＢＡ＿ｋ～ＬＢＡ＿（ｋ＋ｘ－１）のデータに対応する。ステップ９０４において、フレッシュメモリコントローラ１２２はフレッシュメモリモジュール１２４のうちから少なくとも１つのブロック（空白ブロックであり、スペアブロックとも言う）を選択し、又は、少なくとも１つの空白ブロック又は少なくとも１つの共通ブロックを選択し、そして、主装置１１０からのデータをこれらのブロックに順次書き込む。例を挙げて言えば、図１０に示すように、各領域に対応するデータ量がフレッシュメモリモジュール１２４の中の２つのブロックと３つのブロックとの間にあるとする場合、フレッシュメモリコントローラ１２２は、領域Ｚ１のデータをブロックＢ３、Ｂ７及びＢ８に順次書き込むことができ、そのうち、ブロックＢ３に記録されるのは領域Ｚ１の第一部分のデータＺ１＿０であり、ブロックＢ７に記録されるのは領域Ｚ１の第二部分のデータＺ１＿１であり、ブロックＢ８に記録されるのは領域Ｚ１の第三部分のデータＺ１＿２である。本実施例では、ブロックＢ３、Ｂ７に記憶のデータがすべて領域Ｚ１のデータであり、ブロックＢ８の一部のみのデータページに領域Ｚ１のデータが記憶されるから、ブロックＢ８の剰余データページを十分に利用するために、マイクロプロセッサー２１２はブロックＢ８を共通ブロックと設定することができ、即ち、ブロックＢ８の剰余データページは、他の領域のデータを記憶するために用いられ得る。引き続き、図１０を参照し、フレッシュメモリコントローラ１２２が領域Ｚ３のデータをＺＮＳ３１０＿１に書き込もうとし、共通ブロックＢ８に剰余空間がまだあるので、マイクロプロセッサー２１２は２つの空白ブロックＢ１２、Ｂ９９及び共通ブロックＢ８を選択して領域Ｚ３のデータを記憶する。具体的に言えば、フレッシュメモリコントローラ１２２は領域Ｚ３のデータをブロックＢ１２、Ｂ９９及びＢ８に順次書き込み、そのうち、ブロックＢ１２に記録されるのは領域Ｚ３の第一部分のデータＺ３＿０であり、ブロックＢ９９に記録されるのは領域Ｚ３の第二部分のデータＺ３＿１であり、ブロックＢ８に記録されるのは領域Ｚ３の第三部分のデータＺ３＿２である。本実施例では、ブロックＢ１２、Ｂ９９に記憶のデータがすべて領域Ｚ３のデータであり、ブロックＢ８は、領域Ｚ１の第三部分のデータＺ１＿２及び領域Ｚ３の第三部分のデータＺ３＿２を同時に記憶することができる。なお、管理上便利のため、フレッシュメモリコントローラ１２２は任意の領域の一番目のデータを共通ブロックに記憶することがなく、なぜならば、これは、フレッシュメモリコントローラ１２２がＬ２Ｐマッピング表を生成する複雑度を増加させることができるかである。フレッシュメモリコントローラ１２２は、各領域の一番目のデータを専用ブロック、例えば、ブロックＢ３、Ｂ１２に記憶することができる。これらの専用ブロックは、同一の領域に属するデータのみを記憶し得るから、専用ブロックと称される。任意の１つの領域の最後の１つのデータ（前記領域の最後の１つの論理アドレスに対応するデータ）はすべて共通ブロック、例えば、ブロックＢ８に記憶することができ、前記共通ブロックでは、もう１つの領域の最後の１つのデータを記憶することもできる。この実施例では、共通ブロックは１つだけの領域のデータを記憶するのではなく、又は、共通ブロックは１つ以上の領域の最後の１つのデータを記憶し、専用ブロックは単一の領域のデータのみを記憶すると言っても良い。
ステップ９０６において、フレッシュメモリコントローラ１２２はＬ２Ｐマッピング表を生成又は更新して論理アドレスと物理アドレスのマッピング関係を記録し、また、共通ブロック表を記録し、これらは、後続のＺＮＳ３１０＿１からのデータ読取時の使用に供する。図１１Ａは、本発明の一実施例におけるＬ２Ｐマッピング表１１００Ａ及び共通ブロック表１１３０Ａを示す図である。Ｌ２Ｐマッピング表１１００Ａは２つの欄を含み、そのうち、１つの欄に論理アドレスが記録され、もう１つの欄にブロックの物理ブロックアドレスが記録される。図１０を同時に参照し、領域Ｚ１のデータがブロックＢ３、Ｂ７及びＢ８に順次書き込まれ、且つ領域Ｚ３のデータがブロックＢ１２、Ｂ９９及びＢ８に順次書き込まれるから、Ｌ２Ｐマッピング表１１００Ａは領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓ及びブロックＢ３の物理ブロックアドレスＰＢＡ３、領域Ｚ１の論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）及びブロックＢ７の物理ブロックアドレスＰＢＡ７、及び領域Ｚ１の論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）及びブロックＢ８の物理ブロックアドレスＰＢＡ８を記憶し、そのうち、論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）はブロックＢ７に書き込むデータの１番目の論理アドレス（即ち、第二部分のデータＺ１＿１の１番目の論理アドレスであり、且つブロックＢ７の１番目のデータページＰ１に対応する論理アドレスでもある）であっても良く、論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）はブロックＢ８に書き込むデータの１番目の論理アドレス（即ち、第三部分のデータＺ１＿２の１番目の論理アドレス）であっても良く；同様に、Ｌ２Ｐマッピング表１１００Ａは領域Ｚ３の開始論理アドレスＺ３＿ＬＢＡ＿Ｓ及びブロックＢ１２の物理ブロックアドレスＰＢＡ１２、領域Ｚ３の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋ｙ）及びブロックＢ９９の物理ブロックアドレスＰＢＡ９９、及び領域Ｚ６の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）及びブロックＢ６の物理ブロックアドレスＰＢＡ６を記録し、そのうち、論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋ｙ）はブロックＢ９９に書き込むデータの１番目の論理アドレス（即ち、第二部分のデータＺ３＿１の１番目の論理アドレスでり、且つブロックＢ９９の１番目のデータページＰ１に対応する論理アドレスでもある）であっても良く、論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）はブロックＢ８に書き込むデータの１番目の論理アドレス（即ち、第三部分のデータＺ３＿２の１番目の論理アドレス）であっても良い。なお、上述の“ｙ”は、１つのブロックにホスト装置からの幾つかの論理アドレスのデータを記憶することが可能かを表しても良い。なお、主装置１１０が領域のサイズ及び領域の個数を設定した後に、各領域の開始論理アドレスは固定しており、各サブ領域の開始論理アドレスも固定しており、例えば、Ｚ１＿ＬＢＡ＿Ｓ、Ｚ１＿ＬＢＡ＿Ｓ＋ｙ、Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ、Ｚ２＿ＬＢＡ＿Ｓ、Ｚ２＿ＬＢＡ＿Ｓ＋ｙ、Ｚ２＿ＬＢＡ＿Ｓ＋２＊ｙ、…等である。よって、同様に、Ｌ２Ｐマッピング表１１００はさらに１つの欄と簡略化することができ、即ち、物理ブロックアドレス欄のみを有しても良い。論理アドレス欄が表のエントリー（ｅｎｔｒｙ）により表されるから、実際には複数のサブ領域の開始論理アドレスを記憶する必要がない。図１１ＢのＬ２Ｐマッピング表１１００Ｂに示すように、Ｌ２Ｐマッピング表１１００Ｂの各論理アドレスは固定の欄を有し、これは、論理アドレスの最低から最高への順（又は最高から最低への順）に従って並べ替えられ、例えば、Ｚ０＿ＬＢＡ＿Ｓは領域０の開始論理アドレス、即ち、システム中の最低の論理アドレスを表し、Ｚ０＿ＬＢＡ＿Ｓ＋ｙは領域０の二番目のサブ領域の開始論理アドレスを表し、そのうち、ｙは、各物理ブロックがホスト装置からのデータを格納するためのアドレスの数を表し、Ｚ０＿ＬＢＡ＿Ｓ＋２＊ｙは領域０の三番目のサブ領域の開始論理アドレスを表す。領域のサイズが固定しており、ｙ値も固定しているから、図１１Ｂ中の論理アドレス欄における数値は非常に高い予測性を有する。よって、この欄を省略し、Ｌ２Ｐマッピング表１１００Ｂのエントリー（ｅｎｔｒｙ）だけで表すことができる。
また、共通ブロック表１１３０Ａは２つの欄を含み、そのうち、１つの欄に論理アドレスが記録され、もう１つの欄に論理アドレスに対応する物理ブロックアドレス及び物理データページアドレスが記録される。図１１Ａでは、共通ブロック表１１３０Ａは領域Ｚ１の第三部分のデータＺ１＿２の１番目の論理アドレス（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）及び対応する物理ブロックアドレスＰＢＡ８及び物理データページアドレスＰ１を記録し、即ち、第三部分のデータＺ１＿２において１番目の論理アドレスに対応するデータはブロックＢ８の１番目のデータページＰ１に書き込まれ；共通ブロック表１１３０Ａは領域Ｚ３の第三部分のデータＺ３＿２の１番目の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）及び対応する物理ブロックアドレスＰＢＡ８及び物理データページアドレスＰ１２０を記録し、即ち、第三部分のデータＺ３＿２において１番目の論理アドレスに対応するデータはブロックＢ８の１２０番目のデータページＰ１２０に書き込まれる（なお、ここでは、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能とするが、実際には１つのデータページに幾つかの論理アドレスのデータを記憶可能かに基づいて調整することができる）。図１１Ｂ中のＬ２Ｐマッピング表１１００Ｂと同様に、図１１Ａ中の共通ブロック表１１３０Ａも図１１Ｂにおける共通ブロック表１１３０Ｂの形式で現れても良く、その理由も同じであるから、ここではその詳しい説明を省略する。
なお、領域Ｚ１及び領域Ｚ３のデータを書き込む過程において、その書き込む過程は、領域Ｚ１のデータが全部書き込まれた後に領域Ｚ３のデータをＺＮＳ３１０＿１に書き込むのではない可能性があり、言い換えると、領域Ｚ１のデータの書き込みが未完了のときに、フレッシュメモリコントローラ１２２は、領域Ｚ３のデータをＺＮＳ３１０＿１に書き込む必要が出る可能性がある。よって、本発明のもう１つの実施例において、共通ブロック表１１３０はさらに１つの完了ポインター欄を含んでも良く、それは、領域のデータが共通ブロックにおいて完全に書き込まれているかを指示するために用いられる。図１２を参照し、そのうち、図１２に示す共通ブロック表１２３０は図１０の実施例をもとにする。図１２（ａ）では、領域Ｚ１の第三部分のデータＺ１＿２がすべて共通ブロックＢ８に書き込まれた後に、マイクロプロセッサー２１２は完了ポインターを‘０’から‘１’に変更し、その後、マイクロプロセッサー２１２は、領域Ｚ３の第三部分のデータＺ３＿２をＺＮＳ３１０＿１に書き込む必要があるときに、共通ブロックＢ８の領域Ｚ１の第三部分データＺ１＿２に対応する完了ポインターが‘１’であるため、マイクロプロセッサー２１２は、共通ブロックＢ８が現在にデータの書き込み用に供することができると判断し、そのため、領域Ｚ３の第三部分のデータＺ３＿２を共通ブロックＢ８に書き込み、また、共通ブロック表１２３０において第三部分のデータＺ３＿２及び対応する物理ブロックアドレス及び物理データページアドレスを記録する。他の面において、図１２（ｂ）では、領域Ｚ１の第三部分のデータＺ１＿２が共通ブロックＢ８に書き込まれる過程において、その対応する完了ポインターが‘０’（領域Ｚ１の第三部分のデータＺ１＿２が完全に共通ブロックＢ８に書き込まれていないことを表す）であり、この後、マイクロプロセッサー２１２は、領域Ｚ３の第三部分データＺ３＿２をＮＳ３１０＿１に書き込む必要がある場合、共通ブロックＢ８の領域Ｚ１の第三部分データＺ１＿２に対応する完了ポインターが‘０’であるから、マイクロプロセッサー２１２は、共通ブロックＢ８が現在に第三部分のデータＺ３＿２の書き込みみ用に供することができないと判断し、そのため、マイクロプロセッサー２１２はさらに１つの空白ブロック（例えば、ブロックＢ１５）を選択し、そして、領域Ｚ３の第三部分のデータＺ３＿２をブロックＢ１５に書き込み、また、共通ブロック表１２３０において第三部分のデータＺ３＿２及び対応する物理ブロックアドレスＰＢＡ１５及び物理データページアドレスＰ１を記録する。なお、図１２における共通ブロック表１２３０も、図１１Ｂの中の共通ブロック表１１３０Ｂと同様の形式で完了ポインター欄を追加する形式で現れ、固定の論理アドレス位置で論理アドレス欄を置換しても良く、その理由はＬ２Ｐマッピング表１１００Ｂ及び共通ブロック表１１３０Ｂと同じであるので、ここではその詳しい説明を省略する。
一実施例において、主装置１１０が１つの領域をリセット（ｒｅｓｅｔ）しようとし、例えば、領域Ｚ１をリセットするときに、フレッシュメモリコントローラ１２２は通常、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂを変更することで、領域Ｚ１に対応する物理ブロックアドレスの欄を削除しても良く、例えば、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂの中の物理ブロックアドレスＰＢＡ３、ＰＢＡ７及びＰＢＡ８を削除し、これは、ホスト装置がこれらの物理ブロックに所記憶のデータを必要としないことを表す。フレッシュメモリコントローラ１２２はその後にこれらの物理ブロックを消去しても良い。なお、物理ブロックＢ８には主装置１１０が記憶しようとするデータ及び領域Ｚ３のデータが記憶されており、主装置１１０がリセットしようとする領域Ｚ１は領域Ｚ３のデータを含まないにもかかわらない。管理上便利のため、フレッシュメモリコントローラ１２２は、主装置１１０の領域Ｚ１に対してのリセット指令を受信した後に、依然として共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０の中の物理ブロックアドレス及び物理データページアドレスを変更し、ＰＢＡ８、Ｐ１を削除し、例えば、ＦＦＦＦと書き換える必要がある。なお、共通ブロック表１２３０の中の完了ポインターが依然として１に維持され、なぜならば、領域Ｚ１の第三部分Ｚ１＿３が依然として物理ブロックＢ８における一部の空間を占用しているため、物理ブロックＢ８が消去される前に、これらの空間は再び書き込むことができないからである。また、フレッシュメモリコントローラ１２２は、物理ブロックＢ８を消去する前に、主装置１１０が発したリセット指令に含まれていない有効データ（例えば、領域Ｚ３のデータ）を他の物理ブロックに移す必要もない。
以上の実施例では、共通ブロックを用いて異なる領域に対応するデータを記憶するので、論理アドレスが異なる領域に属するデータが同じ物理ブロックに記憶され得ると見なしても良い。よって、物理ブロックの空間を効率的に利用し、領域のサイズが物理ブロックのサイズとアラインしないことが原因で、ある領域に対応する論理アドレスに完全書き込まれるときにでも依然として整数個の物理ブロックの空間を満たすことができず、物理ブロックの中の剰余のデータページにデータが格納されないことによる浪費を避けることができる。
なお、本実施例のＬ２Ｐマッピング表１１００Ａ／１１００ＢはＺＮＳ３１０＿１の物理ブロックアドレスのみを含み、何れのデータページアドレスも含むことがない。即ち、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂは任意のブロック内のデータページ順番号又は関連するデータページ情報を記憶することがない。また、共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０も少量の論理アドレスのみを記録し、ひいては、共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０の論理アドレスが非常に規則的であるため、論理アドレス欄を省略し、表のエントリー（ｅｎｔｒｙ）だけで表しても良い。よって、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂ及び共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０自身はとても小さいデータ量のみがあるため、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂ及び共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０はバッファメモリ２１６又はＤＲＡＭ２４０に常駐することができ、バッファメモリ２１６又はＤＲＡＭ２４０の記憶空間に大きい負担をかけることがない。
また、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂの（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）、（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）、…等の前記領域中の最後の一部の欄に対応する物理ブロックアドレスが正確な物理アドレスではないから、マイクロプロセッサー２１２はさらに、共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０をルックアップすることで正確な物理ページアドレスを見つける必要がある。よって、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂの（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）、（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）、…等の前記領域中の最後の一部の欄に対応する物理アドレス、例えば、ＰＢＡ８を直接、共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０に対応するエントリーアドレスに変更することで、マイクロプロセッサー２１２が直接、共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０に対応するエントリーアドレスにアクセスするようにさせることができる。例えば、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂの（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）欄に対応するＰＢＡ８を直接、共通ブロック表１１３０Ａ／１１３０Ｂ中の（Ｚ１＿ＬＢＡ＿Ｓ＋２＊ｙ）欄に対応するメモリアドレスを変更することで、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂの（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）欄に対応するＰＢＡ８を直接、共通ブロック表１１３０Ａ／１１３０Ｂ中の（Ｚ３＿ＬＢＡ＿Ｓ＋２＊ｙ）欄に対応するメモリアドレス（例えば、ＤＲＡＭ又はＳＲＡＭにおけるアドレス）を変更することで、ルックアップ速度を加速することができる。
図１３は本発明の一実施例におけるＺＮＳ３１０＿１からデータを読み取るフローチャートである。そのうち、本実施例では、ＺＮＳ３１０＿１に図１０に示す領域Ｚ１及びＺ３のデータが記憶されていると仮定する。ステップ１３００において、フローが開始し、主装置１１０及び記憶装置１２０＿１が通電して初期化操作（例えば、電源オン手順）を完了する。ステップ１３０２において、主装置１１０が読取指令を送信して特定の論理アドレスを有するデータの読み取りを要求する。ステップ１３０４において、フレッシュメモリコントローラ１２２中のマイクロプロセッサー２１２は、前記特定の論理アドレスがどの領域に属するかを判断し、そして、Ｌ２Ｐマッピング表１１００Ａ／１１００Ｂ及び／又は共通ブロック表１１３０Ａ／１１３０Ｂ／１２３０に記録の論理アドレスに用いて前記特定の論理アドレスに対応する物理データページアドレスを計算する。図１１ＡのＬ２Ｐマッピング表１１００Ａを例にとって説明し、Ｌ２Ｐマッピング表１１００Ａが複数の領域の複数の論理アドレスを記憶しており、且つこれらの論理アドレスがそれぞれブロックＢ３、Ｂ７、Ｂ８の何番目かのデータページに対応し、また各ブロックに記憶可能な論理アドレスの数が既知であるので、マイクロプロセッサー２１２は上述の情報から前記特定の論理アドレスがどの領域及びどのブロックに属するかを知ることができる。続いて、前記特定の論理アドレスが領域Ｚ１に属するとすれば、マイクロプロセッサー２１２は、前記特定の論理アドレスと領域Ｚ１の論理アドレス（例えば、Ｚ１＿ＬＢＡ＿Ｓ、（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）又は（Ｚ１＿ＬＢＡ＿Ｓ＋２ｙ））との間の差、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶可能かに基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。説明の便宜のため、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能とする場合、前記特定の論理アドレスと領域Ｚ１の開始論理アドレスＺ１＿ＬＢＡ＿Ｓとの間の差は５００個の論理アドレスであり、且つ前記特定の論理アドレスはＺ１＿ＬＢＡ＿Ｓと（Ｚ１＿ＬＢＡ＿Ｓ＋ｙ）との間（そのうち、ｙは、各物理ブロックがホスト装置からのデータを格納するためのアドレスの数であり、この例では、ｙ＞５００である）にあり、この場合、マイクロプロセッサー２１２は、前記特定の論理アドレスがブロックＢ３の５００番目のデータページＰ５００の物理データページアドレスに対応することを計算でき、この例では、マイクロプロセッサー２１２は、差５００をｙで割ることで、商０及び余数５００を取得し、この場合、マイクロプロセッサー２１２は、特定の論理アドレスに対応する物理ブロックアドレスがＬ２Ｐマッピング表１１００Ａの１番目のエントリーにあるはずであることを知り、ルックアップした後に、マイクロプロセッサー２１２は、特定の論理アドレスに対応する物理ブロックアドレスが物理ブロックアドレスでＰＢＡ３であることを発見した。また、余数が５００であるため、マイクロプロセッサー２１２は特定の論理アドレスに対応する物理ページアドレスがＰ５００であることを知ることができ、なお、物理ページを単位とする以外に、より小さい読取単位でアドレス単位としても良く、例えば、セクター（ｓｅｃｔｏｒ）又は４Ｋｂｙｔｅ等の他のＮＶＭｅ規格を満たすアドレス単位を採用しても良く；他の面において、前記特定の論理アドレスが領域Ｚ３に属するとすれば、マイクロプロセッサー２１２は前記特定の論理アドレスと領域Ｚ３の論理アドレス（例えば、Ｚ３＿ＬＢＡ＿Ｓ、（Ｚ３＿ＬＢＡ＿Ｓ＋ｙ）又は（Ｚ３＿ＬＢＡ＿Ｓ＋２ｙ））との間の差、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶することが可能かを基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。説明の便宜のため、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能であり、前記特定の論理アドレスが（Ｚ３＿ＬＢＡ＿Ｓ＋２ｙ）よりも大きく且つ領域Ｚ３の最大論理アドレス以下であり、且つ前記特定の論理アドレスと領域Ｚ３の論理アドレス（Ｚ３＿ＬＢＡ＿Ｓ＋２ｙ）との間の差が８０個の論理アドレスであるとする場合、マイクロプロセッサー２１２は、共通ブロック表１１３０に記録の領域Ｚ３の第三部分のデータＺ３＿２に対応する物理データページアドレスＰ１２０を参照することで、前記特定の論理アドレスが共通ブロックＢ８の２００番目のデータページＰ２００の物理データページアドレスに対応することを計算することができる。
ステップ１３０６において、マイクロプロセッサー２１２は、ステップ１３０４で決定された物理ブロックアドレス及び物理データページアドレスに基づいて、ＺＮＳ３１０＿１のうちから対応するデータを読み取り、そして、読み取ったデータを主装置１１０にフィードバックすることができる。
上述のように、以上の実施例に記載の内容により、フレッシュメモリコントローラ１２２は、とても小さいサイズのＬ２Ｐマッピング表１１００Ａ／１１００Ｂ及び共通データ表１１３０Ａ／１１３０Ｂ／１２３０を生成した場合にでも、依然としてＺＮＳ３１０＿１のデータの書き込み及び読み取りを効率的に完了することができる。
以上の図５～図１３の実施例では、各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも大きいと仮定しているが、主装置１１０は、各領域に対応するデータ量を、フレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さくしても良く、その関連するアクセス方式は以下の通りである。
図１４は本発明の他の実施例における主装置１１０からのデータをＺＮＳ３１０＿１に書き込むフローチャートである。そのうち、本実施例では、各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さいと仮定する。ステップ１４００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作を完了し、主装置１１０は記憶装置１２０＿１に対して各領域のサイズ、領域の数、論理ブロックアドレスサイズ等の基本設定を設定し、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を用いて設定することができる。ステップ１４０２において、主装置１１０は書き込み指令及び対応するデータをフレッシュメモリコントローラ１２２に送信し、そのうち、上述のデータは１つ又は複数の領域に対応するデータであり、例えば、図４の中の領域Ｚ３の論理アドレスＬＢＡ＿ｋ～ＬＢＡ＿（ｋ＋ｘ－１）に対応するデータである。ステップ１４０４において、フレッシュメモリコントローラ１２２は、ＺＮＳ３１０＿１のうちから少なくとも１つのブロック（空白ブロックであり、スペアブロックとも言う）を選択し、そして、論理アドレス順序に従って主装置１１０からのデータを前記少なくとも１つのブロックに順次書き込む。本実施例では、１つのブロックは単一の領域のデータのみを書き込むために用いられ、図１５を例にとると、フレッシュメモリコントローラ１２２は、領域Ｚ０のデータをブロックＢ２０に書き込み、領域Ｚ１のデータをブロックＢ３０に書き込み、領域Ｚ２のデータをブロックＢ３５に書き込み、…、これに基づいて類推する。ステップ１４０６において、各領域のデータが全部書き込まれた後に、フレッシュメモリコントローラ１２２は各ブロック中のシステム制御用以外の剰余データページに無効データを書き込み、又は直接、剰余データページを空白状態に維持することができる。図１５を例にとれば、フレッシュメモリコントローラ１２２は、領域Ｚ０のデータをブロックＢ２０に全部書き込んだ後に、ブロックＢ２０の剰余データページを空白に維持し又は無効データを書き込むことができ、フレッシュメモリコントローラ１２２は、領域Ｚ１のデータをブロックＢ３０に全部書き込んだ後に、ブロックＢ３０の剰余データページを空白に維持し又は無効データを書き込むことができ、且つフレッシュメモリコントローラ１２２は、領域Ｚ２のデータをブロックＢ３５に全部書き込んだ後に、ブロックＢ３５の剰余データページを空白に維持し又は無効データを書き込むことができる。
なお、一実施例において、主装置１１０は領域Ｚ０、Ｚ１、Ｚ２の連続した論理アドレスに対して書き込み指令を送信し、フレッシュメモリコントローラ１２２はブロックＢ２０、Ｂ３０、Ｂ３５を選択して領域Ｚ０、Ｚ１、Ｚ２に属するデータを記憶する。装置１１０により設定される領域のサイズが物理ブロックのサイズとアラインしないから、主装置１１０が書き込もうするデータは依然として物理ブロックの記憶空間を満たすことができず、例えば、物理ブロックＢ２０の、ホスト装置からのデータを記憶するための記憶空間を満たすことができない。よって、フレッシュメモリコントローラ１２２は依然として物理ブロックＢ２０内のこれらの記憶空間を空白にし、又は無効データを書き込む必要がある。そのため、主装置１１０が領域Ｚ０、Ｚ１内の連続した論理アドレスに対して書き込み指令を送信し、且つ物理ブロックＢ２０にデータを記憶する空間がまずある場合にでも、フレッシュメモリコントローラ１２２は依然として領域Ｚ１の開始論理アドレスに対応するデータを物理ブロックＢ２０に記憶することができない。換言すれば、主装置１１０が連続した論理アドレスの書き込み命令（例えば、領域Ｚ０の最後の１つの論理アドレスと領域Ｚ１の１番目の論理アドレスを含む書き込み命令）を送信し、且つ或る特定物理ブロック（例えば、物理ブロックＢ２０）にこれらの連続した論理アドレスのデータを記憶する十分な空間がまだある場合にでも、フレッシュメモリコントローラ１２２はこれらの連続した論理アドレスに対応するデータを前記特定物理ブロックに連続して記憶することができず、不連続的に領域Ｚ１の１番目の論理アドレスに対応するデータをもう１つの物理ブロック、例えば、ブロックＢ３０に書き込む。それ相応に、主装置１１０が領域Ｚ０、Ｚ１内の連続した論理アドレスに読取指令（例えば、領域Ｚ０の最後の１つの論理アドレスと領域Ｚ１の１番目の論理アドレスを含む読取命令）を送信する場合、フレッシュメモリコントローラ１２２は、物理ブロックＢ２０に記憶される、領域Ｚ１の最後の１つの論理アドレスに対応するデータを読み取った後に、不連続的にブロックＢ３０の１番目の記憶位置を読み取り、これにより、領域Ｚ１の１番目の論理アドレスのデータを取得することができる。
ステップ１４０８において、フレッシュメモリコントローラ１２２はＬ２Ｐマッピング表を生成又は更新して論理アドレスと物理アドレスのマッピング関係を記録し、これは、後続のＺＮＳ３１０＿１からのデータ読取時の使用に供する。図１６は本発明の一実施例におけるＬ２Ｐマッピング表１６００を示す図である。Ｌ２Ｐマッピング表１６００は２つの欄を含み、そのうち、１つの欄に領域順番号又は関連する認識可能な内容が記録され、もう１つの欄にブロックの物理ブロックアドレスが記録される。図６を同時に参考し、領域Ｚ０、Ｚ１、Ｚ２のデータがそれぞれブロックＢ２０、Ｂ３０、Ｂ３５に書き込まれるから、Ｌ２Ｐマッピング表１６００は領域Ｚ０及びブロックＢ２０の物理ブロックアドレスＰＢＡ２０、領域Ｚ１及びブロックＢ３０の物理ブロックアドレスＰＢＡ３０、及び領域Ｚ２及びブロックＢ３５の物理ブロックアドレスＰＢＡ３５を記録する。他の実施例において、上述の領域順番号は領域の開始論理アドレスで表され、又は、ブロック順番号は他のルックアップ表によりブロックの開始論理アドレスにリンクされても良く、例を挙げて言えば、領域Ｚ０が論理アドレスＬＢＡ＿１～ＬＢＡ＿２０００を有するデータを記憶するために用いられ、領域Ｚ１が論理アドレスＬＢＡ＿２００１～ＬＢＡ＿４０００を有するデータを記憶するために用いられ、領域Ｚ２が論理アドレスＬＢＡ＿４００１～ＬＢＡ＿６０００を有するデータを記憶するために用いられるとする場合、領域Ｚ０、Ｚ１、Ｚ２の開始論理アドレスはそれぞれＬＢＡ＿１、ＬＢＡ＿２００１、ＬＢＡ＿４００１である。なお、この実施例では、各物理ブロックはすべて１つの領域にのみ対応し、例えばブロックＢ２０、Ｂ３０及びＢ３５はそれぞれ領域Ｚ０、Ｚ１、Ｚ２にのみ対応する。又は、単一ブロックは単一の領域のデータのみを記憶し、例えばブロックＢ２０は領域Ｚ０に対応するデータのみを記憶し、ブロックＢ３０は領域Ｚ１に対応するデータのみを記憶し、ブロックＢ３５は領域Ｚ２に対応するデータのみを記憶する。
以上の実施例では、ＺＮＳ３１０＿１内の任意の１つの物理ブロックに記憶のデータのすべては必ず同じ領域に属し、即ち、任意の１つの物理ブロックに記憶のすべてのデータの論理アドレスは同一の領域に属する。よって、本実施例のＬ２Ｐマッピング表１６００はＺＮＳ３１０＿１の物理ブロックアドレスのみを含み、任意のデータページアドレスを含まなくても良い。即ち、Ｌ２Ｐマッピング表１６００は何れのブロック内のデータページ順番号又は関連するデータページ情報を記録することがない。また、Ｌ２Ｐマッピング表１６００は各領域の領域順番号又は開始論理アドレスを記録することもできる。よって、Ｌ２Ｐマッピング表１６００自身はとても小さいデータ量のみを有するから、Ｌ２Ｐマッピング表１６００はバッファメモリ２１６又はＤＲＡＭ２４０に常駐することができ、バッファメモリ２１６又はＤＲＡＭ２４０の記憶空間に大きい負担をかけることがない。一実施例において、上述のＬ２Ｐマッピング表１６００に記録の物理ブロックアドレスはさらに１番目のデータページの物理データページアドレスと組み合わせられても良いが、１つの物理データページアドレスの追加は実際には記憶空間に大きい負担をかけることがない。なお、主装置１１０が領域のサイズ及び領域の個数を設定した後に、各領域の開始論理アドレスは固定しているので、同様に、Ｌ２Ｐマッピング表１６００はさらに１つの欄と簡略化することができ、即ち、物理ブロックアドレス欄位のみを有しても良い。論理アドレス欄が表のエントリー（ｅｎｔｒｙ）により表されるので、実際には複数の領域の開始論理アドレスを記憶する必要がない。
これに加えて、主装置１１０が１つの領域をリセット（ｒｅｓｅｔ）しようとし、例えば、領域Ｚ１をリセットするときに、フレッシュメモリコントローラ１２２は通常、Ｌ２Ｐマッピング表１６００を変更して領域Ｚ１に対応する物理ブロックアドレスの欄を削除することができ、例えば、Ｌ２Ｐマッピング表１６００中の物理ブロックアドレスＰＢＡ３０を削除し、これは、ホスト装置がこれらの物理ブロックに記憶のデータを必要としないことを表す。フレッシュメモリコントローラ１２２はその後にこれらの物理ブロックを消去しても良い。なお、物理ブロックＢ３０には主装置１１０が記憶しようするデータ及び無効データが記憶されており、主装置１１０がリセットしようとする領域Ｚ１はこれらの無効データを含まないにもかかわらない。管理上便利のため、フレッシュメモリコントローラ１２２は主装置１１０の領域Ｚ１に対してのリセット指令を受信した後に、依然としてＬ２Ｐマッピング表１６００中の物理ブロックアドレスＰＢＡ３０を全体的に削除することができ、主装置１１０がリセットしようとする領域Ｚ１は物理ブロックＢ３０に記憶のこれらの無効データを含まないにもかかわらない。また、フレッシュメモリコントローラ１２２は、物理ブロックＢ３０を消去する前に、主装置１１０が発したリセット指令に含まれていない無効データを他の物理ブロックに移すことも無く、直接、物理ブロック全体を削除する。
図１７は本発明の他の実施例におけるＺＮＳ３１０＿１からデータを読み取るフローチャートである。そのうち、本実施例では、ＺＮＳ３１０＿１に図１５に示す領域Ｚ０、Ｚ１及びＺ２のデータが記憶されていると仮定する。ステップ１７００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作（例えば、電源オン手順）を完了する。ステップ１７０２において、主装置１１０は読取指令を送信して特定の論理アドレスを有するデータの読み取りを要求する。ステップ１７０４において、フレッシュメモリコントローラ１２２中のマイクロプロセッサー２１２は前記特定の論理アドレスがどの領域に属するかを判断し、そして、Ｌ２Ｐマッピング表１６００に記録の論理アドレスに基づいて前記特定の論理アドレスに対応する物理データページアドレスを計算する。図１６のＬ２Ｐマッピング表１６００を例にとって説明し、Ｌ２Ｐマッピング表１６００に各領域の領域順番号又は開始論理アドレスが記録されており、また、各領域の論理アドレスの数が既知であるので、マイクロプロセッサー２１２は上述の情報から前記特定の論理アドレスがどの領域に属するかを知ることができる。例を挙げて言えば、１つの領域が２０００個の論理アドレスを含み、マイクロプロセッサー２１２が、ホスト装置がアクセスしようとする論理アドレス（特定の論理アドレス）を２０００で割ることにより得た商は、前記特定の論理アドレスの所在する領域であり、図１５、図１６の実施例を例にとって説明し、マイクロプロセッサー２１２は、前記特定の論理アドレスを２０００で割った後に、商が１であると発見したとすると、前記特定の論理アドレスが領域Ｚ１に属すると判断することができる。この場合、マイクロプロセッサー２１２は前記特定の論理アドレスと領域Ｚ１の開始論理アドレスとの間の差（前記差は前記マイクロプロセッサー２１２が前記特定の論理アドレスを２０００で割った後の余数である）、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶可能かに基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。説明の便宜のため、ブロック中の各データページに１つのみの論理アドレスのデータを記憶可能であり、且つ前記特定の論理アドレスと領域Ｚ１の開始論理アドレスとの間の差が２００個の論理アドレスであるとする場合、マイクロプロセッサー２１２は、前記特定の論理アドレスがブロックＢ２０の２００番目のデータページの物理データページアドレスに対応すると計算することができる。
ステップ１７０６において、マイクロプロセッサー２１２はステップ１７０４で決定された物理ブロックアドレス及び物理データページアドレスに基づいて、ＺＮＳ３１０＿１のうちから対応するデータを読み取り、そして。読み取ったデータを主装置１１０にフィードバックすることができる。
上述のように、以上の実施例に記載の内容により、フレッシュメモリコントローラ１２２は、とても小さいサイズのＬ２Ｐマッピング表７００／７２０を生成した場合にでも、依然としてＺＮＳ３１０＿１のデータの書き込み及び読み取りを効率的に完了することができる。しかし、この実施例では、依然として大量の物理ブロックの記憶空間、例えば、図１５中に示す空白又は無効データページが浪費される。
図１８は本発明の他の実施例における主装置１１０からのデータをＺＮＳ３１０＿１に書き込むフローチャートである。そのうち、本実施例では、各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さいと仮定している。ステップ１８００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作を完了し、主装置１１０は記憶装置１２０＿１に対して各領域のサイズ、領域の数、論理ブロックアドレスサイズ等の基本設定を設定し、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を用いて設定することができる。ステップ１８０２において、主装置１１０は書き込み指令及び対応するデータをフレッシュメモリコントローラ１２２に送信し、そのうち、上述のデータは１つ又は複数の領域に対応するデータであり、例えば、図４の中の領域Ｚ３の、論理アドレスＬＢＡ＿ｋ～ＬＢＡ＿（ｋ＋ｘ－１）に対応するデータである。ステップ１８０４において、フレッシュメモリコントローラ１２２はＺＮＳ３１０＿１のうちから少なくとも１つのブロック（空白ブロックであり、スペアブロックとも言う）を選択し、又は、複数の空白ブロック及び共通ブロックを選択し、そして、１つの領域内の論理アドレスの順序に従って主装置１１０からのデータをこれらのブロックに順次書き込む。例を挙げて言えば、図１９に示すように、フレッシュメモリコントローラ１２２は論理アドレスの順序に従って領域Ｚ０、Ｚ２、Ｚ１のデータをブロックＢ２０、Ｂ３０に順次書き込むことができる。図１９を例にとり、領域Ｚ０の一番目のデータがブロックＢ２０の１番目のデータページから書き込まれ、且つ領域Ｚ０のデータがすべて書き込まれた後に、図２０のＬ２Ｐマッピング表２０００を参照し、この表は後述し、フレッシュメモリコントローラ１２２は領域順番号Ｚ０に対応する可用ポインターを０から１に変更し、これは領域順番号Ｚ０のデータがすべて書き込まれておりし、領域順番号Ｚ０が記憶される物理ブロックＰＢＡ２０の剰余の空間が他のデータを記憶するために用いられ得ることを表す。物理ブロックＰＢＡ２０の剰余の空間が他のデータを記憶するために用いられ得るから、領域Ｚ２のデータは引き続きブロックＢ２０の剰余データページに書き込むことができる。フレッシュメモリコントローラ１２２が領域Ｚ２の書き込み指令を処理するときに、対応する可用ポインターが１である任意の１つの物理ブロックを見つけることができない場合、フレッシュメモリコントローラ１２２は１つの空白ブロック又はスペアブロックを、領域Ｚ２のデータを書き込むために抽出する必要がある。
この例では、物理ブロックＰＢＡ２０に対応する可用ポインターが１であるため、フレッシュメモリコントローラ１２２は直接、物理ブロックＰＢＡ２０を用いて領域Ｚ２のデータを記憶することができ、もう１つの空白ブロック又はスペアブロックを抽出する必要がない。ブロックＢ２０の剰余データページの数が領域Ｚ２のすべてのデータの記憶に足りないので、領域Ｚ２のデータは第一部分のＺ２＿１及び第二部分のＺ２＿２に分けられ、そのうち、第一部分のＺ２＿１はブロックＢ２０に記憶され、第二部分のＺ２＿２は、フレッシュメモリコントローラ１２２がもう１つの空白ブロック即ちブロックＢ３０を抽出することで、ブロックＢ３０の１番目のデータページから書き込まれる。Ｚ２の第一部分のＺ２＿１をブロックＢ２０の剰余データページに満たした後に、物理ブロックＰＢＡ２０がフル（一杯）になっており、データを書き込むことがもうできないので、フレッシュメモリコントローラ１２２は領域Ｚ０に対応する可用ポインターを０に変更し、且つ領域Ｚ２＿１に対応する可用ポインターを０に維持する。領域Ｚ２の第二部分のＺ２＿２がすべて書き込まれた後に、フレッシュメモリコントローラ１２２は領域順番号Ｚ２＿２に対応する可用ポインターを０から１に変更し、同様に、領域Ｚ１のデータも引き続きブロックＢ３０の剰余データページに書き込まれる。
ステップ１８０６において、フレッシュメモリコントローラ１２２はＬ２Ｐマッピング表を生成又は更新して論理アドレスと物理アドレスのマッピング関係を記録し、これは、後続のＺＮＳ３１０＿１からのデータ読取時の使用に供する。図２０は本発明の一実施例におけるＬ２Ｐマッピング表２０００を示す図である。Ｌ２Ｐマッピング表２０００は２つの欄を含み、そのうち、１つの欄にブロック順番号又は論理アドレス区間が記録され、もう１つの欄に前記論理アドレス区間の１番目の論理アドレスに対応する物理ブロックアドレス及び物理データページアドレスが記録される。図２０では、Ｌ２Ｐマッピング表２０００は、領域Ｚ０又は領域Ｚ０の論理アドレス区間の１番目の論理アドレス、及び対応する物理ブロックアドレスＰＢＡ２０及び物理データページアドレスＰ１、領域Ｚ２の第一部Ｚ２＿１の論理アドレス区間及び前記区間１番目の論理アドレスに対応する物理ブロックアドレスＰＢＡ２０及び物理データページアドレスＰａ、領域Ｚ２の第二部分Ｚ２＿２の論理アドレス区間及び前記区間１番目の論理アドレスに対応する物理ブロックアドレスＰＢＡ３０及び物理データページアドレスＰ１、及び領域Ｚ１又は領域Ｚ１の論理アドレス区間及び前記区間１番目の論理アドレスに対応する物理ブロックアドレスＰＢＡ３０及び物理データページアドレスＰｂを記録する。なお、この例では、データにより満たされた１つの物理ブロックはすべて複数の領域のデータを記憶する。
なお、領域Ｚ０、Ｚ２、及び領域Ｚ１のデータを書き込む過程において、その書き込む過程は、領域Ｚ０のデータが全部書き込まれてから領域Ｚ１のデータをＺＮＳ３１０＿１に書き込むのではない可能性があり、言い換えると、領域Ｚ０のデータの書き込みが未完了のときに、フレッシュメモリコントローラ１２２は、領域Ｚ１のデータをＺＮＳ３１０＿１に書き込む必要が出る可能性がある。よって、上述のように、本発明のもう１つの実施例において、Ｌ２Ｐマッピング表２０００はさらに１つの可用ポインター欄を含んでも良く、それは、領域のデータが共通ブロックにおいて完全に書き込まれているかを指示するために用いられる。
以上の実施例では、Ｌ２Ｐマッピング表２０００が異なる領域に対応するデータのブロック内のアドレス関係を記録しているから、論理アドレスが異なる領域に属するデータが同じ物理ブロックに記憶され得ると見なすことができる。よって、物理ブロックの空間を効率的に利用することができる。
なお、本実施例のＬ２Ｐマッピング表２０００は少量の論理アドレス（少量の物理データページアドレス）のみを記録するから、Ｌ２Ｐマッピング表２０００自身はとても小さいデータ量のみを有する。よって、Ｌ２Ｐマッピング表２０００はバッファメモリ２１６又はＤＲＡＭ２４０に常駐することができ、バッファメモリ２１６又はＤＲＡＭ２４０の記憶空間に大きい負担をかけることがない。
図２１は本発明の一実施例におけるＺＮＳ３１０＿１からデータを読み取るフローチャートである。そのうち、本実施例では、ＺＮＳ３１０＿１が図１９に示す領域Ｚ１、Ｚ１及びＺ２のデータを記憶していると仮定する。ステップ２１００において、フローが開始し、主装置１１０及び記憶装置１２０＿１は通電して初期化操作（例えば、電源オン手順）を完了する。ステップ２１０２において、主装置１１０は読取指令を送信して特定の論理アドレスを有するデータの読み取りを要求する。ステップ２１０４において、フレッシュメモリコントローラ１２２中のマイクロプロセッサー２１２は、前記特定の論理アドレスがどの領域に属するかを判断し、そして、Ｌ２Ｐマッピング表２０００に記録の領域順番号又は論理アドレスに基づいて前記特定の論理アドレスに対応する物理データページアドレスを計算する。図２０のＬ２Ｐマッピング表２０００を例にとって説明し、Ｌ２Ｐマッピング表２０００が領域のブロック順番号又は論理アドレス区間を記録しており、また、各ブロックの記憶可能な論理アドレスの数が既知であるので、マイクロプロセッサー２１２は上述の情報から前記特定の論理アドレスがどの領域及びどのブロックに属するかを知ることができる。続いて、前記特定の論理アドレスが領域Ｚ０に属するとする場合、マイクロプロセッサー２１２は、前記特定の論理アドレスと領域Ｚ０の開始論理アドレスとの間の差、及び、ブロックの各データページに幾つかの論理アドレスのデータを記憶可能かに基づいて、前記特定の論理アドレスに対応する前記物理データページアドレスを決定することができる。
ステップ２１０６において、マイクロプロセッサー２１２はステップ２１０４で決定された物理ブロックアドレス及び物理データページアドレスに基づいて、ＺＮＳ３１０＿１のうちから対応するデータを読み取り、読み取ったデータを主装置１１０にフィードバックする。
上述のように、以上の実施例に記載の内容により、フレッシュメモリコントローラ１２２はとても小さいサイズのＬ２Ｐマッピング表２０００を生成した場合にでも、依然としてＺＮＳ３１０＿１のデータの書き込み及び読み取りを効率的に完了することができる。
以上の図５～図２１に示す実施例を参照し、図５～図７は各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも大きく、且つフレッシュメモリモジュール１２４中の各ブロックが単一の領域に対応するデータのみを記憶し、即ち、異なる領域のデータが同じ物理ブロックに書き込まれないことを説明した。図８～図１２は各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも大きく、且つフレッシュメモリモジュール１２４において一部のブロックが複数の領域に対応するデータを記憶し、即ち、異なる領域のデータが同じ物理ブロックに書き込まれ得ることを説明した。図１３～図１７は各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さく、且つフレッシュメモリモジュール１２４中の各ブロックが単一の領域に対応するデータのみを記憶し、即ち、異なる領域のデータが同じ物理ブロックに書き込まれないことを説明した。図１８～図２１は各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さく、且つフレッシュメモリモジュール１２４中のブロックが複数の領域に対応するデータを記憶し、即ち、異なる領域のデータが同じ物理ブロックに書き込まれ得ることを説明した。
一実施例において、上述の４種のアクセスモードは選択的にフレッシュメモリモジュール１２４のＺＮＳに応用することができ、且つフレッシュメモリモジュール１２４が複数のＺＮＳを有する場合、これらのＺＮＳは異なるアクセスモードを採用することができる。具体的に言えば、図３に示すように、フレッシュメモリコントローラ１２２内のマイクロプロセッサー２１２は、ＺＮＳ３１０＿１の各領域のサイズに基づいて、採用するアクセスモードを選択することができる。例を挙げて言えば、ＺＮＳ３１０＿１の各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも大きい場合、マイクロプロセッサー２１２は図５～図７に言及のアクセスモード又は図８～図１２に言及のアクセスモードを用いてＺＮＳ３１０＿１にアクセスすることができ；ＺＮＳ３１０＿２の各領域に対応するデータ量がフレッシュメモリモジュール１２４中の各ブロックのサイズよりも小さい場合、マイクロプロセッサー２１２は図１３～図１７に言及のアクセスモード又は図１８～図２１に言及のアクセスモードを用いてＺＮＳ３１０＿２にアクセスすることができる。同様に、フレッシュメモリコントローラ１２２内のマイクロプロセッサー２１２はＺＮＳ３１０＿２の各領域のサイズに基づいて、採用するアクセスモードを選択することができ、ＺＮＳ３１０＿２が採用するアクセスモードは必ずＺＮＳ３１０＿１と同じである必要がなく、例えば、ＺＮＳ３１０＿１は図５～図７に言及のアクセスモードを採用することができ、ＺＮＳ３１０＿２は図８～図１２に言及のアクセスモードを採用することができる。
なお、フレッシュメモリコントローラ１２２が事前に主装置１１０が設定しようとする領域のサイズを知らないので、フレッシュメモリコントローラ１２２が規格を満たすすべての主装置と組み合わせることができるようにさせるために、フレッシュメモリコントローラ１２２は必ず図５～図２１に示す実施例のすべてのアクセス方式を実行する能力がある必要である。例を挙げて言えば、フレッシュメモリコントローラ１２２は、フレッシュメモリモジュール１２４の単一の物理ブロックのサイズ（又はスーパーブロックのサイズ（スーパーブロックの概念は後述する））及び主装置１１０が設定した領域のサイズを知った後に、物理ブロックのサイズ及び領域のサイズに基づいて、主装置が実際に使用し得るメモリ空間を計画し、そして、上述の４種のアクセスモードのうちのどの種の方式に従ってアクセスを行うかを選択する。
領域のサイズが物理ブロックのサイズよりも小さい場合、フレッシュメモリコントローラ１２２は図１３～図２１の方式を選択してアクセスを行う必要がある。図１３～図１７に言及のアクセスモードでは、多くのメモリ空間が浪費される可能性があり、ひいては、フレッシュメモリコントローラ１２２が十分なメモリ空間をホスト装置の使用のために計画することができなくなる可能性がある。例えば、このアクセスモードに従って、フレッシュメモリコントローラ１２２が総容量２ＴＢのフレッシュメモリモジュールのうちの１．２ＴＢの容量を主装置１１０の使用のために計画したが、主装置が少なくとも１．５ＴＢの容量の使用を期待する場合、フレッシュメモリコントローラ１２２はそのアクセスモードを変更する必要がある。例えば、フレッシュメモリコントローラ１２２は、図１８～図２１の方式に変更してアクセスを行うことができ、この種のアクセスモードに従って、フレッシュメモリ空間の浪費を大幅に減少させることができるので、フレッシュメモリコントローラ１２２は、多くの容量を主装置１１０の使用のために計画することができ、例えば、フレッシュメモリコントローラ１２２は、総容量２ＴＢのフレッシュメモリモジュールのうちの１．８ＴＢの容量を主装置１１０の使用のために計画することができる。このようにして、主装置１１０のメモリ記憶空間の使用へのニーズを満足することができる。言い換えると、上述の主装置１１０が期待する容量を基準と見なしても良く、ＺＮＳの、図１３～図１７のアクセス方式を用いるときに計画される容量が主装置１１０の前記基準よりも高いときに、フレッシュメモリコントローラ１２２は図１３～図１７のアクセス方式を選択することができ；また、ＺＮＳの、図１３～図１７のアクセス方式を用いるときに計画される容量が主装置１１０の前記基準により低いときに、フレッシュメモリコントローラ１２２は図１８～図２１のアクセス方式を選択することができる。
領域のサイズが物理ブロックのサイズよりも大きい場合、フレッシュメモリコントローラ１２２は図５～図１２の方式を選択してアクセスを行う必要がある。図５～図７に言及のアクセスモードでは、多くのメモリ空間が浪費される可能性があり、ひいては、フレッシュメモリコントローラ１２２が十分なメモリ空間をホスト装置の使用のために計画することができなくなる可能性がある。例えば、このアクセスモードに従って、フレッシュメモリコントローラ１２２が総容量２ＴＢのフレッシュメモリモジュールのうちの１．２ＴＢの容量のみを主装置１１０の使用のために計画したが、主装置が少なくとも１．５ＴＢの容量の使用を期待する場合、フレッシュメモリコントローラ１２２はそのアクセスモードを変更する必要がある。例えば、フレッシュメモリコントローラ１２２は図８～図１２の方式に変更してアクセスを行うことができ、この種のアクセスモードに従って、フレッシュメモリ空間の浪費を大幅に減少させることができるので、フレッシュメモリコントローラ１２２は、多くの容量を主装置１１０の使用のために計画することができる。例えば、フレッシュメモリコントローラ１２２は、総容量２ＴＢのフレッシュメモリモジュールのうちの１．８ＴＢの容量を主装置１１０の使用のために計画することができる。このようにして、主装置１１０のメモリ記憶空間の使用へのニーズを満足することができる。言い換えると、上述の主装置１１０が期待する容量を基準と見なしても良く、ＺＮＳの、図５～図７のアクセス方式を採用するときに計画される容量が主装置１１０の前記基準よりも高いときに、フレッシュメモリコントローラ１２２は図５～図７のアクセス方式を選択することができ；また、ＺＮＳの、図５～図７のアクセス方式を採用するときに計画される容量が主装置１１０の前記基準よりも低いときに、フレッシュメモリコントローラ１２２は図８～図１２のアクセス方式を選択することができる。
図２５は本発明の一実施例におけるフレッシュメモリコントローラに応用される制御方法のフローチャートである。以上の実施例に記載の内容を参照し、制御方法のフローは以下の通りである。
ステップ２５００：フローが開始する。
ステップ２５０２：主装置からの設定指令を受信し、そのうち、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳと設定し、そのうち、前記ＺＮＳは複数の領域を論理的に含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在しない。
ステップ２５０４：第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、そのうち、前記データは特定領域のすべてのデータである。
ステップ２５０６：前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み。
ステップ２５０８：前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持して何れのデータも書き込まない。
ステップ２５１０：前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み。
ステップ２５１２：前記データの書き込みが完了した後に、完了ポインターを用いて前記複数の特定ブロックの最後の１つの特定ブロックを書き込み完了と標識する。
ステップ２５１４：前記第三アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み。
ステップ２５１６：前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持して何れのデータも書き込まない。
ステップ２５１８：前記第四アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み。
ステップ２５２０：前記データの書き込みが完了した後に、完了ポインターを用いて前記特定ブロックを書き込み完了と標識する。
なお、他の実施例において、コントローラ１２２の設計を簡単にするために、コントローラ１２２は以上の４種のアクセスモードのうちの１種のみのアクセスモードをサポートしても良く、又はコントローラ１２２は以上の４種のアクセスモードのうちの２種のアクセスモードをサポートしても良く、又はコントローラ１２２は以上の４種のアクセスモードのうちの３種のアクセスモードをサポートしても良く、これは、特定のフレッシュメモリモジュール及び主装置に従って設計を行う必要がある。
また、本発明の一実施例において、記憶装置１２０＿１はＳＤメモリーカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｍｅｍｏｒｙ Ｃａｒｄ）であっても良く、それは従来のＳＤモードのデータ伝送をサポートし、即ち、ＵＨＳ－Ｉ入力／出力通信インターフェース規格を用いて主装置１１０と通信を行い、且つＰＣＩｅチャンネル及びＮＶＭｅプロトコルを同時にサポートするＰＣＩｅモードもサポートする。
フレッシュメモリモジュール１２４の実装にあたって、フレッシュメモリコントローラ１２２は、フレッシュメモリモジュール１２４の内部の異なるデータプレーン（ｐｌａｎｅ）に属するブロックを１つのスーパーブロックとして構成することで、データアクセス上の管理を容易にすることができる。具体的に言えば、図２２を参照し、図２２はフレッシュメモリモジュール１２４の一般記憶空間３２０＿１を示す図である。図２２に示すように、一般記憶空間３２０＿１は２つのチャンネル（ｃｈａｎｎｅｌ）、即ち、チャンネル１及びチャンネル２を含み、それぞれ、複数のフレッシュメモリチップ（ｃｈｉｐ）２２１０、２２２０、２２３０、２２４０が接続され、そのうち、フレッシュメモリチップ２２１０は２つのデータプレーン（ｐｌａｎｅ）２２１２、２２１４を含み、フレッシュメモリチップ２２２０は２つのデータプレーン２２２２、２２２４を含み、フレッシュメモリチップ２２３０は２つのデータプレーン２２３２、２２３４を含み、フレッシュメモリチップ２２４０は２つのデータプレーン２２４２、２２４４を含み、且つ各データプレーンはすべて複数のブロックＢ０～ＢＮを含む。フレッシュメモリコントローラ１２２は、一般記憶空間３２０＿１を構成又は初期化する過程において、各データプレーンの１番目のブロックＢ０をスーパーブロック２２６１として構成し、各データプレーンの２番目のブロックＢ１をスーパーブロック２２６２として構成し、…、これに基づいて類推する。図２２に示すように、スーパーブロック２２６１は８つの物理ブロックを含み、フレッシュメモリコントローラ１２２はスーパーブロック２２６１にアクセスするときに一般ブロックと類似しており、例を挙げて言えば、スーパーブロック２２６１自身は１つの消去単位であり、即ち、スーパーブロック２２６１の８つのブロックＢ０は別々で消去操作が行われても良いが、フレッシュメモリコントローラ１２２は必ず８つのブロックＢ０を一緒に消去し；また、スーパーブロック２２６１は、データを書き込むときに、順次、データプレーン２２１２の１番目のデータページ、データプレーン２２１４の１番目のデータページ、データプレーン２２２２の１番目のデータページ、データプレーン２２２４の１番目のデータページからデータが書き込まれ、データプレーン２２４４の１番目のデータページのデータ書き込みが完了した後に、データをデータプレーン２２１２の２番目のデータページ、データプレーン２２１４の２番目のデータページ、…に書き込み、これに基づいて類推し、換言すれば、フレッシュメモリコントローラ１２２は、スーパーブロック２２６１中の各ブロックＢ０の１番目のデータページにデータを満たした後に、引き続き、スーパーブロック２２６１中の各ブロックＢ０の２番目のデータページに対して書き込む。スーパーブロックは、フレッシュメモリコントローラ１２２が記憶空間３２０＿１を容易に管理するために論理上設定する集合ブロックであり、物理上の集合ブロックではない。また、ゴミ収集、ブロックの有効ページの計算、ブロックの書き込み時間長の計算のときに、スーパーブロックを単位として行っても良い。なお、本発明の教示をもとに、当業者は、図５～図２１に示す実施例を組み合わせることもでき、また、図５～図２１に示す実施例に言及の物理ブロックもスーパーブロックであっても良く、すべての関連する実施例はスーパーブロックにより実現されても良く、単一の物理ブロックに限られないということを理解することもできる。
しかし、フレッシュメモリコントローラ１２２がフレッシュメモリモジュール１２４内のブロックをスーパーブロックとして構成する場合、図５～図８の実施例を採用してデータのアクセスを行うときに、各ブロックに多くの剰余データページ（空白データページ）来す可能性があり、これにより、フレッシュメモリモジュール１２４の内部空間が浪費される恐れがある。例を挙げて言えば、主装置１１０が計画する領域のデータ量のサイズが約６つの物理ブロックのサイズであるとすれば、８つのブロックを含むスーパーブロック２２６１に記憶のデータ量は６つの物理ブロックのサイズのデータ量だけであり、即ち、スーパーブロック２２６１では、約２つのブロックの記憶空間が空白の維持又は無効データの書き込みにより浪費されてしまう。よって、本発明の一実施例では、主装置１１０が設定する領域のデータ量に基づいてＺＮＳ３１０＿１を構成する方法が提案され、これにより、ＺＮＳ３１０＿１を効率的に使用することができる。
図２３は、本発明の一実施例におけるフレッシュメモリモジュール１２４の構成方法のフローチャートである。ステップ２３００において、フローが開始し、且つ主装置１１０、フレッシュメモリコントローラ１２２及びフレッシュメモリモジュール１２４は関連する初期化操作を完了する。ステップ２３０２において、主装置１１０は１つの設定指令集を送信してフレッシュメモリモジュール１２４の少なくとも一部をＺＮＳと設定し、以下の説明では、ＺＮＳ３１０＿１を例として説明し、例えば、主装置１１０は、記憶装置１２０＿１に対してＺＮＳ３１０＿１中の各領域のサイズ、領域の数、論理ブロックアドレスサイズ等の基本設定を設定し、例えば、ＺＮＳ指令集（Ｚｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ Ｃｏｍｍａｎｄ Ｓｅｔ）を用いて設定を行うことができる。ステップ２３０４において、フレッシュメモリコントローラ１２２中のマイクロプロセッサー２１２は、主装置１１０が設定する領域のデータ量のサイズ（Ｚｏｎｅ ｓｉｚｅ）、及びフレッシュメモリモジュール１２４中の各ブロック（物理ブロック）のサイズに基づいて、１つのスーパーブロックに含まれるブロックの数を決定する。具体的に言えば、主装置１１０が設定する領域のデータ量のサイズがＡであり、フレッシュメモリモジュール１２４中の各物理ブロックにおいてホスト装置が使用するデータ量を記憶するためのサイズがＢであり、マイクロプロセッサー２１２がＡをＢで割った後に得た余数がゼロではない場合、ＡをＢで割った後に得た商に１をプラスした数は、１つのスーパーブロックに含まれるブロックの数である。マイクロプロセッサー２１２がＡをＢで割った後に得た余数がゼロである場合、ＡをＢで割った後に得た商は、１つのスーパーブロックに含まれるブロックの数である。図２４を例にとって説明し、フレッシュメモリモジュール１２４が複数のフレッシュメモリチップ２４１０、２４２０、２４３０、２４４０を含み、そのうち、フレッシュメモリチップ２４１０が２つのデータプレーン２４１２、２４１４を含み、フレッシュメモリチップ２４２０が２つのデータプレーン２４２２、２４２４を含み、フレッシュメモリチップ２４３０が２つのデータプレーン２４３２、２４３４を含み、フレッシュメモリチップ２４４０が２つのデータプレーン２４４２、２４４４を含み、且つ各データプレーンがすべて複数のブロックＢ０～ＢＮを含み、ＡをＢで割った後の商が‘５’であり、余数が‘３’である場合、マイクロプロセッサー２１２は、１つのスーパーブロックが６つのブロックを含むと決定することができる。よって、フレッシュメモリコントローラ１２２は、ＺＮＳ３１０＿１を構成又は初期化する過程において、データプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４の１番目のブロックＢ０をスーパーブロック２４６１として構成し、データプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４の２番目のブロックＢ１をスーパーブロック２４６２として構成し、…、これに基づいて類推する。また、データプレーン２４４２及びデータプレーン２４４４のブロックＢ０～ＢＮは、スーパーブロックとして構成される必要がなく、又は、データプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４と独立した別の１つのスーパーブロックとしてさらに構成されても良い。他の実施例において、フレッシュメモリコントローラ１２２は、ＺＮＳ３１０＿１を構成又は初期化する過程において、データプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４の１番目のブロックＢ０をスーパーブロック２４６１として構成し、データプレーン２４２２、２４２４、２４３２、２４３４、２４４２、２４４４の２番目のブロックＢ１をスーパーブロック２４６２として構成しても良い。同一のスーパーブロック中の各個ブロックに対して平行にアクセスすることができれば、スーパーブロックのアクセス速度を向上させることができる。よって、この概念をもとに、スーパーブロックの設定を任意に行っても良い。
他の実施例において、主装置１１０が設定する領域のデータ量のサイズがＣであり、フレッシュメモリモジュール１２４中の各物理ブロックにおいてホスト装置が使用するデータ量を記憶するためのサイズがＤであり、ＣをＤで割った後の商が‘３’であり、余数が‘２’である場合、マイクロプロセッサー２１２は、１つのスーパーブロックが４つのブロックであり、即ち、商プラス１であると決定することができる。フレッシュメモリコントローラ１２２は、主装置が設定するＺＮＳ３１０＿１の命令を受信した後に、データプレーン２４１２、２４１４、２４２２、２４２４の１番目のブロックＢ０をスーパーブロック２４６１として構成し、２４３２、２４３４、２４４２、２４４４の１番目のブロックＢ０をスーパーブロック２４６２として構成し、これに基づいて類推する。
なお、記憶装置１２０＿１、記憶装置１２０＿２、…、記憶装置１２０＿Ｎ等は出荷前の初期化設定を行うときにフレッシュメモリモジュールに対して初期のスーパーブロック設定を行うことができる。記憶装置１２０＿１を例とし、このときのスーパーブロック設定は、同時アクセスが可能なデータプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４、２４４２、２４４４の１番目のブロックＢ０をスーパーブロック２４６１として構成し、同時アクセスが可能なデータプレーン２４１２、２４１４、２４２２、２４２４、２４３２、２４３４、２４４２、２４４４の２番目のブロックＢ１をスーパーブロック２４６２として構成し、最大アクセス周波数幅を取得することができる。記憶装置１２０＿１は主装置１１０に接続され、主装置１１０がＺＮＳの命令（例えば、ＺＮＳ３１０＿１を設定する）を得た後に、ＺＮＳのサイズについて、フレッシュメモリモジュール１２４内で特定の記憶領域をＺＮＳ３１０＿１の専用空間として計画し、且つ主装置１１０のＺＮＳ３１０＿１の各領域のサイズに対しての設定に基づいて、前記特定の記憶空間のスーパーブロックのサイズ及び結合方式を再び設定しても良い。例えば、データプレーン２４１２、２４１４、２４２２、２４２４の１番目のブロックＢ０をスーパーブロック２４６１として構成し、２４３２、２４３４、２４４２、２４４４の１番目のブロックＢ０をスーパーブロック２４６２として構成し、これに基づいて類推する。このときに、記憶装置１２０＿１には２種の異なるサイズのスーパーブロックがあり、ＺＮＳ３１０＿１専用の特定の記憶領域のスーパーブロックの設定は、ＺＮＳ３１０＿１専用ではない特定の記憶領域のスーパーブロックの設定方式とは異なる。また、ＺＮＳ３１０＿１専用の特定の記憶領域のスーパーブロックの設定は、記憶装置１２０＿１の出荷前の初期化設定とも異なる。
上述のように、主装置１１０により設定される領域のデータ量に基づいてスーパーブロックに含まれるブロック数を決定することで、スーパーブロックは最適の空間利用を達成することができる。
なお、図２２、図２４の実施例に記載のフレッシュメモリチップの数、各フレッシュメモリチップに含まれるデータプレーンの数は例示に過ぎず、本発明を限定するものではない。また、図２２、図２４の実施例において、ＺＮＳ３１０＿１に含まれるフレッシュメモリチップ２４１０、２４２０、２４３０、２４４０は、一般記憶空間３２０＿１に含まれるフレッシュメモリチップ２２１０、２２２０、２２３０、２２４０と統合しても良い。具体的に言えば、フレッシュメモリモジュール１２４は、４つのみのフレッシュメモリチップ２２１０、２２２０、２２３０、２２４０を含んでも良く、フレッシュメモリチップ２２１０、２２２０、２２３０、２２４０は全体的に言えば図３に示すＺＮＳ３１０＿１及び一般記憶空間３２０＿１を含む。よって、マイクロプロセッサー２１２は、４つのフレッシュメモリチップ２２１０、２２２０、２２３０、２２４０を、複数種の異なるブロック数を含むスーパーブロックとして構成しても良く、例えば、図２２に示す、８つのブロックを含むスーパーブロック、及び図２４に示す、６つのブロックを含むスーパーブロックを含んでいる。
他の面において、図３に示す一般記憶空間３２０＿１は、後続の時点で主装置１１０によりＺＮＳとして構成されても良く、このときに、一般記憶空間３２０＿１内で前に構成されたスーパーブロックのサイズは変更する必要がある。詳しく言えば、第一時点でマイクロプロセッサーは一般記憶空間３２０＿１に対して設定を行い、各スーパーブロックのサイズを計画することができ、図２２を例とし、スーパーブロックが最大で８つのブロックを含み得るので、マイクロプロセッサー２１２は、各スーパーブロックが８つのブロックを含むと設定する。引き続き、主装置１１０が一般記憶空間３２０＿１をＺＮＳとして再び設定するとすれば、マイクロプロセッサー２１２は、そのうちの各スーパーブロックに含まれるブロックの数を再び設定する必要があり、例えば、図２２に示す６つのブロックである。
なお、フレッシュメモリコントローラ１２２は、アクセス速度を向上させるために、通常、主装置１１０が記憶装置１２０＿１に記憶しようとするデータを先に一時的にフレッシュメモリモジュール１２４の単層記憶メモリセルに記憶しても良く、又は、ＳＬＣの記憶方式で一時的にフレッシュメモリモジュール１２４に記憶すると言っても良く、最後には依然としてこれらのデータを多層記憶メモリセルに記憶することでき、又は、ＭＬＣの記憶方式でフレッシュメモリモジュール１２４に記憶すると言っても良い。なお、本発明の実施例では、これらのデータをＳＬＣの記憶方式でフレッシュメモリモジュール１２４に記憶する過程を省略し、最後にＭＬＣの記憶方式でフレッシュメモリモジュール１２４に記憶する態様を直接説明するが、当業者は、本発明の教示をもとに、本発明の技術と、データをＳＬＣの記憶方式で一時的にフレッシュメモリモジュール１２４に記憶する技術とを組みあわせることができるはずである。
まとめると、本発明のフレッシュメモリコントローラに応用される制御方法では、領域のデータをフレッシュメモリに書き込むモードを計画することで、Ｌ２Ｐマッピング表のサイズを有効に減少させ、バッファメモリ又はＤＲＡＭの負担を低減することができ；また、領域のデータ量及び物理ブロックのサイズに基づいてスーパーブロックに含まれるブロック数を決定することで、フレッシュメモリモジュールの空間を有効に利用することができる。
以上、本発明の好ましい実施形態を説明したが、本発明はこのような実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明的技術の範囲に属する。
１００：電子装置
１１０：主装置
１２０＿１、１２０＿２、１２０＿Ｎ：記憶装置
１２２：フレッシュメモリコントローラ
１２４：フレッシュメモリモジュール
２１２：マイクロプロセッサー
２１２Ｃ：プログラムコード
２１２Ｍ：リードオンリーメモリ
２１４：制御ロジック
２１６：バッファメモリ
２１８：インターフェースロジック
２３２：エンコーダー
２３４：デコーダー
２４０：動的ランダムアクセスメモリ
２００：ブロック
ＢＬ１、ＢＬ２、ＢＬ３：ビットライン
ＷＬ０～ＷＬ２、ＷＬ４～ＷＬ６：ワードライン
３１０＿１、３１０＿２：ＺＮＳ
３２０＿１、３２０＿２：一般記憶空間
Ｚ０、Ｚ１、Ｚ２、Ｚ３：領域
ＬＢＡ＿ｋ～ＬＢＡ＿（ｋ＋ｘ－１）：論理アドレス
５００～５０８：ステップ
Ｂ３、Ｂ７、Ｂ８、Ｂ１２、Ｂ９９、Ｂ６：ブロック
Ｐ１～ＰＭ：データページ
７００、７１０、７２０、７３０：Ｌ２Ｐマッピング表
８００～８０６：ステップ
９００～９０６：ステップ
１１００Ａ、１１００Ｂ：Ｌ２Ｐマッピング表
１１３０Ａ、１１３０Ｂ：共通ブロック表
１２３０：共通ブロック表
１３００～１３０６：ステップ
１４００～１４０８：ステップ
Ｂ２０、Ｂ３０、Ｂ３５：ブロック
１６００：Ｌ２Ｐマッピング表
１７００～１７０６：ステップ
１８００～１８０６：ステップ
２０００：Ｌ２Ｐマッピング表
２１００～２１０６：ステップ
２２１０、２２２０、２２３０、２２４０：フレッシュメモリチップ
２２１２、２２１４、２２２２、２２２４、２２３２、２２３４、２２４２、２２４４：データプレーン
２２６１、２２６２：スーパーブロック
２３００～２３０６：ステップ
２４１２、２４１４、２４２２、２４２４、２４３２、２４３４、２４４２，２４４４：データプレーン
２４６１、２４６２：スーパーブロック

Claims (20)

  1. フレッシュメモリコントローラに応用される制御方法であって、
    前記フレッシュメモリコントローラは、フレッシュメモリモジュールにアクセスするために用いられ、前記フレッシュメモリモジュールは複数のブロックを含み、各ブロックは複数のデータページを含み、
    前記制御方法は、
    主装置からの設定指令を受信し、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳ（ｚｏｎｅｄ ｎａｍｅｓｐａｃｅ）と設定するために用いられ、前記ＺＮＳは複数の領域（ｚｏｎｅ）を論理的に含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、領域の間にはオーバーラップした論理アドレスが存在せず；
    第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、前記データは特定領域のすべてのデータであり；
    前記第一アクセスモードを用いる場合、
    前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び
    前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；
    前記第二アクセスモードを用いる場合、
    前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び
    前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；
    前記第三アクセスモードを用いる場合、
    前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び
    前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；及び
    前記第四アクセスモードを用いる場合、
    前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び
    前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができるステップを含む、制御方法。
  2. 請求項１に記載の制御方法であって、
    前記第一アクセスモード、前記第二アクセスモード、前記第三アクセスモード及び前記第四アクセスモードのうちの１つを用いるステップは、
    各領域のサイズが各ブロックのサイズよりも大きい場合、前記第一アクセスモード又は前記第二アクセスモードを使用し；及び
    各領域のサイズが各ブロックのサイズよりも小さい場合、前記第三アクセスモード又は前記第四アクセスモードを使用することを含む、制御方法。
  3. 請求項２に記載の制御方法であって、
    前記第一アクセスモード、前記第二アクセスモード、前記第三アクセスモード及び前記第四アクセスモードのうちの１つを用いるステップは、
    各領域のサイズが各ブロックのサイズよりも大きく、且つ前記ＺＮＳの、前記第一アクセスモードを用いるときに計画される容量が前記主装置の第一基準より高い場合、前記第一アクセスモードを使用し；
    各領域のサイズが各ブロックのサイズよりも大きく、且つ前記ＺＮＳの、前記第一アクセスモードを用いて計画される容量が前記主装置の前記第一基準よりも低い場合、前記第二アクセスモードを使用し；
    各領域のサイズが各ブロックのサイズよりも小さく、且つ前記ＺＮＳの、前記第三アクセスモードを用いるときに計画される容量が前記主装置の第二基準よりも高い場合、前記第三アクセスモードを使用し；及び
    各領域のサイズが各ブロックのサイズよりも小さく、且つ前記ＺＮＳの、前記第三アクセスモードを用いるときに計画される容量が前記主装置の前記第二基準よりも低い場合、前記第四アクセスモードを使用することを含む、制御方法。
  4. 請求項１に記載の制御方法であって、さらに、
    前記第一アクセスモードを用いる場合、
    前記主装置が前記データを伝送し、及び論理アドレスが前記データの最後の１つの論理アドレスに接続される他のデータを伝送するときに、前記他のデータを前記複数の特定ブロックとは異なる他のブロックに書き込み、前記他のデータを前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに書き込まないことを含む、制御方法。
  5. 請求項４に記載の制御方法であって、
    前記第一アクセスモードを用いる場合、前記主装置からのデータを記憶する角度から見れば、単一のブロックは単一の領域のデータのみを記憶し得る、制御方法。
  6. 請求項１に記載の制御方法であって、さらに。
    前記第二アクセスモードを用いる場合、
    前記主装置からの第一データを受信し、前記第一データは第一領域のすべてのデータであり；
    前記第一データの論理アドレスの順序に従って、前記第一データを前記フレッシュメモリモジュールの前記少なくとも１つの第一特定ブロック及び共通ブロックに順次書き込み、前記第一データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第一特定ブロックに記憶され、前記第一データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶され；
    前記主装置からの第二データを受信し、前記第二データは第二領域のすべてのデータであり；及び
    前記第二データの論理アドレスの順序に従って、前記第二データを前記フレッシュメモリモジュールの前記少なくとも１つの第二特定ブロック及び前記共通ブロックに順次書き込むことを含む、制御方法。
  7. 請求項６に記載の制御方法であって、
    前記第二データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第二特定ブロックに記憶され、前記第二データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶される、制御方法。
  8. 請求項６に記載の制御方法であって、
    前記主装置からのデータを記憶する角度から見れば、前記少なくとも１つの第一特定ブロックは前記第一領域に対応するデータのみを記憶し、前記少なくとも１つの第二特定ブロックは前記第二領域に対応するデータのみを記憶する、制御方法。
  9. 請求項６に記載の制御方法であって、
    前記第二データの１番目の論理アドレスは前記第一データの最後の１つの論理アドレスに接続され、前記主装置は前記第一データ及び前記第二データを前記フレッシュメモリコントローラに連続して伝送して、前記第一データの少なくとも一部及び前記第二データの少なくとも一部を前記共通ブロックに書き込むよう要求する、制御方法。
  10. 請求項１に記載の制御方法であって、
    前記主装置からのデータを記憶する角度から見れば、前記第三アクセスモードを用いる場合、単一のブロックは単一の領域のデータのみを記憶し得る、制御方法。
  11. 請求項１に記載の制御方法であって、さらに、
    前記第四アクセスモードを用いる場合、
    前記主装置からの第一データを受信し、前記第一データは第一領域のすべてのデータであり；
    前記第一データの論理アドレスの順序に従って、前記第一データを共通ブロックに順次書き込み；
    前記主装置からの第二データを受信し、前記第二データは第二領域のすべてのデータであり；及び
    前記第二データの論理アドレスの順序に従って、前記第二データを前記共通ブロック中の剰余データページに順次書き込むことを含む、制御方法。
  12. 請求項１１に記載の制御方法であって、
    前記第四アクセスモードを用いる場合、データにより満たされた何れのブロックは必ず複数の領域のデータを記憶する、制御方法。
  13. フレッシュメモリコントローラであって、
    前記フレッシュメモリコントローラはフレッシュメモリモジュールにアクセスするために用いられ、前記フレッシュメモリモジュールは複数のブロックを含み、各ブロックは複数のデータページを含み、
    前記フレッシュメモリコントローラは、
    プログラムコードを記憶するためのリードオンリーメモリ；
    前記プログラムコードを実行して、前記フレッシュメモリモジュールに対してのアクセスを制御するためのマイクロプロセッサー；及び
    バッファメモリを含み、
    前記マイクロプロセッサーは主装置からの設定指令を受信し、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳ（ｚｏｎｅｄ ｎａｍｅｓｐａｃｅ）と設定し、前記ＺＮＳは複数の領域（ｚｏｎｅ）を論理的に含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、領域の間にはオーバーラップした論理アドレスが存在せず；
    前記マイクロプロセッサーは第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、前記データは特定領域のすべてのデータであり；
    前記マイクロプロセッサーが前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；
    前記マイクロプロセッサーが前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；
    前記マイクロプロセッサーが前記第三アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；
    前記マイクロプロセッサーが前記第四アクセスモードを用いるときに、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができる、フレッシュメモリコントローラ。
  14. 請求項１３に記載のフレッシュメモリコントローラであって、
    各領域のサイズが各ブロックのサイズよりも大きい場合、前記マイクロプロセッサーは前記第一アクセスモード又は前記第二アクセスモードを使用し；各領域のサイズが各ブロックのサイズよりも小さい場合、前記マイクロプロセッサーは前記第三アクセスモード又は前記第四アクセスモードを使用する、フレッシュメモリコントローラ。
  15. 請求項１３に記載のフレッシュメモリコントローラであって、
    前記第一アクセスモードを選択する場合、前記主装置が前記データを伝送し、及び論理アドレスが前記データの最後の１つの論理アドレスに接続される他のデータを伝送するときに、前記マイクロプロセッサーは前記他のデータを前記複数の特定ブロックとは異なる他のブロックに書き込み、前記他のデータを前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに書き込まない、フレッシュメモリコントローラ。
  16. 請求項１５に記載のフレッシュメモリコントローラであって、
    前記第一アクセスモードを選択する場合、単一のブロックは単一の領域のデータのみを記憶する、フレッシュメモリコントローラ。
  17. 請求項１３に記載のフレッシュメモリコントローラであって、
    前記マイクロプロセッサーが前記第二アクセスモードを用いる場合、前記マイクロプロセッサーは、以下の操作を実行し、即ち、前記主装置からの第一データを受信し、前記第一データは第一領域のすべてのデータであり；前記第一データの論理アドレスの順序に従って、前記第一データを前記フレッシュメモリモジュールの前記少なくとも１つの第一特定ブロック及び共通ブロックに順次書き込み、前記第一データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第一特定ブロックに記憶され、前記第一データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶され；前記主装置からの第二データを受信し、前記第二データは第二領域のすべてのデータであり；及び、前記第二データの論理アドレスの順序に従って、前記第二データを前記フレッシュメモリモジュールの前記少なくとも１つの第二特定ブロック及び前記共通ブロックに順次書き込み、前記第二データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第二特定ブロックに記憶され、且つ前記第二データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶される、フレッシュメモリコントローラ。
  18. 記憶装置であって、
    複数のブロックを含み、各ブロックが複数のデータページを含むフレッシュメモリモジュール；及び
    前記フレッシュメモリモジュールにアクセスするために用いられるフレッシュメモリコントローラを含み、
    前記フレッシュメモリコントローラは主装置からの設定指令を受信し、前記設定指令はフレッシュメモリモジュールの少なくとも一部をＺＮＳ（ｚｏｎｅｄ ｎａｍｅｓｐａｃｅ）と設定し、前記ＺＮＳは論理的に複数の領域（ｚｏｎｅ）を含み、前記主装置の前記ＺＮＳに対してのデータの書き込み及びアクセスは必ず領域を単位として行われ、各領域のサイズはすべて同じであり、各領域内の対応する論理アドレスは必ず連続したものであり、且つ領域の間にはオーバーラップした論理アドレスが存在せず；
    前記フレッシュメモリコントローラは第一アクセスモード、第二アクセスモード、第三アクセスモード及び第四アクセスモードのうちの１つを用いて、前記主装置からのデータを前記フレッシュメモリモジュールに書き込み、前記データは特定領域のすべてのデータであり；
    前記フレッシュメモリコントローラが前記第一アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記複数の特定ブロックの最後の１つの特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；
    前記フレッシュメモリコントローラが前記第二アクセスモードを用いる場合、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの前記複数の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができ；
    前記フレッシュメモリコントローラが前記第三アクセスモードを用いるときに、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後に、前記特定ブロックの剰余データページに無効データを書き込み、又は剰余データページを空白に維持し且つ消去前に前記主装置の書き込み指令に基づいて前記主装置からのデータを書き込まず；
    前記フレッシュメモリコントローラが前記第四アクセスモードを用いるときに、前記データの論理アドレスの順序に従って、前記データを前記フレッシュメモリモジュールの単一の特定ブロックに順次書き込み；及び、前記データの書き込みが完了した後にのみ、前記最後の１つの特定ブロックの剰余データページは他の領域のデータの書き込み用に供することができる、記憶装置。
  19. 請求項１８に記載の記憶装置であって、
    各領域のサイズが各ブロックのサイズよりも大きい場合、前記フレッシュメモリコントローラは前記第一アクセスモード又は前記第二アクセスモードを選択し；各領域のサイズが各ブロックのサイズよりも小さい場合、前記フレッシュメモリコントローラは前記第三アクセスモード又は前記第四アクセスモードを選択する、記憶装置。
  20. 請求項１８に記載の記憶装置であって、
    前記前記フレッシュメモリコントローラが前記第二アクセスモードを用いる場合、前記フレッシュメモリコントローラは、以下の操作を実行し、即ち、前記主装置からの第一データを受信し、前記第一データは第一領域のすべてのデータであり；前記第一データの論理アドレスの順序に従って、前記第一データを前記フレッシュメモリモジュールの前記少なくとも１つの第一特定ブロック及び共通ブロックに順次書き込み、前記第一データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第一特定ブロックに記憶され、前記第一データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶され；前記主装置からの第二データを受信し、前記第二データは第二領域のすべてのデータであり；及び、前記第二データの論理アドレスの順序に従って、前記第二データを前記フレッシュメモリモジュールの前記少なくとも１つの第二特定ブロック及び前記共通ブロックに順次書き込み、前記第二データにおいて１番目の論理アドレスに対応する内容は前記少なくとも１つの第二特定ブロックに記憶され、且つ前記第二データにおいて最後の１つの論理アドレスに対応する内容は前記共通ブロックに記憶される、記憶装置。
JP2021029144A 2021-01-07 2021-02-25 記憶装置、フレッシュメモリコントローラ及びその制御方法 Active JP7026833B1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW110100581A TWI775268B (zh) 2021-01-07 2021-01-07 儲存裝置、快閃記憶體控制器及其控制方法
TW110100581 2021-01-07

Publications (2)

Publication Number Publication Date
JP7026833B1 true JP7026833B1 (ja) 2022-02-28
JP2022106634A JP2022106634A (ja) 2022-07-20

Family

ID=79025089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021029144A Active JP7026833B1 (ja) 2021-01-07 2021-02-25 記憶装置、フレッシュメモリコントローラ及びその制御方法

Country Status (6)

Country Link
US (2) US11593008B2 (ja)
EP (1) EP4033364A1 (ja)
JP (1) JP7026833B1 (ja)
KR (1) KR102596244B1 (ja)
CN (1) CN114741330A (ja)
TW (1) TWI775268B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11221958B2 (en) * 2017-08-29 2022-01-11 Samsung Electronics Co., Ltd. System and method for LBA-based RAID
TWI775268B (zh) 2021-01-07 2022-08-21 慧榮科技股份有限公司 儲存裝置、快閃記憶體控制器及其控制方法
US11940925B2 (en) * 2021-12-29 2024-03-26 Micron Technology, Inc. Performing memory access operations with a logical-to-physical mapping table with reduced size
US11966605B2 (en) * 2022-03-09 2024-04-23 Kioxia Corporation Superblock-based write management in non-volatile memory devices
US12056361B2 (en) 2022-07-26 2024-08-06 Macronix International Co., Ltd. Memory device and operation method thereof
TWI835221B (zh) * 2022-07-26 2024-03-11 旺宏電子股份有限公司 記憶體裝置及其操作方法
JP2024036068A (ja) * 2022-09-05 2024-03-15 キオクシア株式会社 メモリシステムおよび制御方法
US12158841B2 (en) * 2023-03-20 2024-12-03 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007517335A (ja) * 2003-12-30 2007-06-28 サンディスク コーポレイション 不揮発性メモリおよびブロック管理システムを伴う方法
JP2010521718A (ja) * 2007-12-28 2010-06-24 株式会社東芝 半導体記憶装置及びその制御方法、コントローラ、情報処理装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8122179B2 (en) * 2007-12-14 2012-02-21 Silicon Motion, Inc. Memory apparatus and method of evenly using the blocks of a flash memory
US9811462B2 (en) * 2015-04-30 2017-11-07 Toshiba Memory Corporation Memory system executing garbage collection
JP6403162B2 (ja) * 2015-07-23 2018-10-10 東芝メモリ株式会社 メモリシステム
US20170123928A1 (en) * 2015-10-30 2017-05-04 Netapp, Inc. Storage space reclamation for zoned storage
US20170124104A1 (en) * 2015-10-31 2017-05-04 Netapp, Inc. Durable file system for sequentially written zoned storage
JP6524039B2 (ja) * 2016-09-23 2019-06-05 東芝メモリ株式会社 メモリシステム及び制御方法
TWI659304B (zh) * 2017-10-20 2019-05-11 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
US10437476B2 (en) 2017-10-23 2019-10-08 Micron Technology, Inc. Namespaces allocation in non-volatile memory devices
JP2019191909A (ja) * 2018-04-25 2019-10-31 東芝メモリ株式会社 メモリシステムおよび制御方法
TWI708144B (zh) 2018-06-22 2020-10-21 慧榮科技股份有限公司 快閃記憶體的命名空間操作裝置及電腦程式產品
US11204721B2 (en) 2019-05-06 2021-12-21 Micron Technology, Inc. Input/output size control between a host system and a memory sub-system
KR102739224B1 (ko) * 2019-05-10 2024-12-05 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US20200409601A1 (en) * 2019-06-28 2020-12-31 Western Digital Technologies, Inc. Hold of Write Commands in Zoned Namespaces
US11416161B2 (en) * 2019-06-28 2022-08-16 Western Digital Technologies, Inc. Zone formation for zoned namespaces
US20200089407A1 (en) * 2019-11-22 2020-03-19 Intel Corporation Inter zone write for zoned namespaces
US20210182166A1 (en) * 2019-12-12 2021-06-17 Western Digital Technologies, Inc. Zoned namespace management of non-volatile storage devices
CN111124305B (zh) * 2019-12-20 2021-08-31 浪潮电子信息产业股份有限公司 固态硬盘磨损均衡方法、装置及计算机可读存储介质
US11797433B2 (en) * 2019-12-20 2023-10-24 Sk Hynix Nand Product Solutions Corp. Zoned namespace with zone grouping
JP7366795B2 (ja) * 2020-02-14 2023-10-23 キオクシア株式会社 メモリシステムおよび制御方法
US11586385B1 (en) * 2020-05-06 2023-02-21 Radian Memory Systems, Inc. Techniques for managing writes in nonvolatile memory
CN111694515B (zh) * 2020-05-23 2023-01-10 苏州浪潮智能科技有限公司 一种基于ZNS固态硬盘的zone写分发方法及系统
US12093545B2 (en) * 2020-12-31 2024-09-17 Pure Storage, Inc. Storage system with selectable write modes
TWI775268B (zh) 2021-01-07 2022-08-21 慧榮科技股份有限公司 儲存裝置、快閃記憶體控制器及其控制方法
TWI808384B (zh) * 2021-02-23 2023-07-11 慧榮科技股份有限公司 儲存裝置、快閃記憶體控制器及其控制方法
US11733895B2 (en) * 2021-03-31 2023-08-22 Silicon Motion, Inc. Control method of flash memory controller and associated flash memory controller and storage device
US20230236765A1 (en) * 2022-01-26 2023-07-27 Samsung Electronics Co., Ltd. Storage controller performing active zone refresh, method of operating storage controller, and method of operating storage device having storage controller

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007517335A (ja) * 2003-12-30 2007-06-28 サンディスク コーポレイション 不揮発性メモリおよびブロック管理システムを伴う方法
JP2010521718A (ja) * 2007-12-28 2010-06-24 株式会社東芝 半導体記憶装置及びその制御方法、コントローラ、情報処理装置

Also Published As

Publication number Publication date
KR20220099874A (ko) 2022-07-14
CN114741330A (zh) 2022-07-12
JP2022106634A (ja) 2022-07-20
US12014063B2 (en) 2024-06-18
US20230153002A1 (en) 2023-05-18
US20220214808A1 (en) 2022-07-07
KR102596244B1 (ko) 2023-10-30
TWI775268B (zh) 2022-08-21
EP4033364A1 (en) 2022-07-27
TW202228136A (zh) 2022-07-16
US11593008B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
JP7026833B1 (ja) 記憶装置、フレッシュメモリコントローラ及びその制御方法
TWI418980B (zh) 記憶體控制器、用於格式化記憶體系統中之記憶體陣列和固態驅動器之方法及固態記憶體系統
TWI808384B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
TWI828085B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TWI821151B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
CN108932107A (zh) 数据存储装置及其操作方法
TWI859853B (zh) 快閃記憶體控制器的控制方法、快閃記憶體控制器以及儲存裝置
TWI844891B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
TWI821152B (zh) 儲存裝置、快閃記憶體控制器及其控制方法
US11693574B2 (en) Method of writing data in storage device and storage device performing the same
TWI867597B (zh) 借助隨機特性控制來進行記憶體裝置的資料存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的記憶體控制器
US20240320173A1 (en) Storage device providing direct memory access, computing system including the same, and operating method of the storage device
TW202403548A (zh) 借助隨機特性控制來進行記憶體裝置的資料存取管理的方法、記憶體裝置、電子裝置以及記憶體裝置的記憶體控制器
CN118672937A (zh) 快闪存储器控制器的控制方法、快闪存储器控制器以及储存装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220215

R150 Certificate of patent or registration of utility model

Ref document number: 7026833

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250