JP2003123486A - マルチレベル不揮発性メモリ内にデータを記憶および読み出す方法、並びにそのアーキテクチャ - Google Patents
マルチレベル不揮発性メモリ内にデータを記憶および読み出す方法、並びにそのアーキテクチャInfo
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- G11C11/5642—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】
【課題】 不揮発性メモリの記憶装置キャパシティの増
大を可能にする。 【解決手段】 マルチレベルのプログラミング方法で
は、各メモリ領域をレベルの非バイナリ数でプログラム
でき、ビットの整数例えば５が隣り合うメモリ領域に記
憶される。そのため２つのメモリ領域に記憶されるビッ
トが２つのセットに分割され、第１セットが非バイナリ
数のレベルより大きなバイナリ数のレベルを規定する。
プログラミング中に書込んだ第１セットがレベルの非バ
イナリ数より小に対応する時、第１セットは第１領域
に、第２セットは第２領域に書込まれる(33,34)。それ
がレベルの非バイナリ数より大の時、第１セットが第２
領域に、第２セットが第１領域に書込まれる(35,36)。
第２領域に書込まれた第１セットは第２セットに関して
異なるレベルで記憶される。その結果第１セットに保有
されたレベルの書込みが確認され、２つの領域で読出さ
れたビットは２セットのビットに略関連する。
大を可能にする。 【解決手段】 マルチレベルのプログラミング方法で
は、各メモリ領域をレベルの非バイナリ数でプログラム
でき、ビットの整数例えば５が隣り合うメモリ領域に記
憶される。そのため２つのメモリ領域に記憶されるビッ
トが２つのセットに分割され、第１セットが非バイナリ
数のレベルより大きなバイナリ数のレベルを規定する。
プログラミング中に書込んだ第１セットがレベルの非バ
イナリ数より小に対応する時、第１セットは第１領域
に、第２セットは第２領域に書込まれる(33,34)。それ
がレベルの非バイナリ数より大の時、第１セットが第２
領域に、第２セットが第１領域に書込まれる(35,36)。
第２領域に書込まれた第１セットは第２セットに関して
異なるレベルで記憶される。その結果第１セットに保有
されたレベルの書込みが確認され、２つの領域で読出さ
れたビットは２セットのビットに略関連する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチレベル不揮
発性メモリ内にデータを記憶および読み出しをする方法
と、そのアーキテクチャとに関する。
発性メモリ内にデータを記憶および読み出しをする方法
と、そのアーキテクチャとに関する。
【０００２】
【従来の技術】ごく最近のマーケット調査によれば、今
後、不揮発性メモリ、特にEPROMおよびFLASHのうち最も
期待できる応用は、最近著しく発展を経ているデジタル
オーディオ／ビデオセクター内のデータ記憶装置に主に
関係するだろう。
後、不揮発性メモリ、特にEPROMおよびFLASHのうち最も
期待できる応用は、最近著しく発展を経ているデジタル
オーディオ／ビデオセクター内のデータ記憶装置に主に
関係するだろう。
【０００３】ご存じのように、前述の応用は、益々大き
なメモリを必要とし、たとえば、同一媒体上で幾つかの
曲の音楽を記憶することを可能にすること、または、写
真の品質を（たとえば、画素数の増大によって）増大す
ることを必要とする。
なメモリを必要とし、たとえば、同一媒体上で幾つかの
曲の音楽を記憶することを可能にすること、または、写
真の品質を（たとえば、画素数の増大によって）増大す
ることを必要とする。
【０００４】そのために重要な設計技術は、複数のレベ
ルの中から選択された１つのレベルでそれぞれのメモリ
セルをプログラミングする可能性を含んでいる。現在、
１つのセルをプログラミングするために使用可能な電圧
レベルはバイナリレベルである（ｍ＝２nを満たすｍに
等しく、ｎはセル内に記憶可能な情報ビット数であ
る）。実際には、マルチレベルの読み出しおよび書き込
みを支配する規則は、メモリがバイナリデータを処理す
る限りにおいて、すなわち２つの電圧レベル（電気的な
観点から、グラウンド電圧および供給電圧に対応する高
いまたは低いの何れか一方）で、バイナリタイプであ
る。
ルの中から選択された１つのレベルでそれぞれのメモリ
セルをプログラミングする可能性を含んでいる。現在、
１つのセルをプログラミングするために使用可能な電圧
レベルはバイナリレベルである（ｍ＝２nを満たすｍに
等しく、ｎはセル内に記憶可能な情報ビット数であ
る）。実際には、マルチレベルの読み出しおよび書き込
みを支配する規則は、メモリがバイナリデータを処理す
る限りにおいて、すなわち２つの電圧レベル（電気的な
観点から、グラウンド電圧および供給電圧に対応する高
いまたは低いの何れか一方）で、バイナリタイプであ
る。
【０００５】最近、１セル毎に２ビットを備えるメモ
リ、すなわち４ビットメモリが、開発の進歩的な段階で
あり、メモリのキャパシタを２倍にできる。さらに、８
レベルおよび１６レベルに対応して、１セル毎に非常に
多くのビットを備えたメモリ、要するに、１セル毎に３
ビットまたは４ビットさえ備えたメモリが研究中であ
る。これらのメモリに対して、とりわけ１６レベルの場
合には、４レベルメモリ用の回路と同じ回路を使用する
ことは困難である；その結果として、製品を開発する際
に費やされる時間がかなり増大し、取得されるノウハウ
は相変わらず未開発のままである。実際上、設計および
工業技術の開発の観点から、マルチレベルのアーキテク
チャは非常にやっかいである。
リ、すなわち４ビットメモリが、開発の進歩的な段階で
あり、メモリのキャパシタを２倍にできる。さらに、８
レベルおよび１６レベルに対応して、１セル毎に非常に
多くのビットを備えたメモリ、要するに、１セル毎に３
ビットまたは４ビットさえ備えたメモリが研究中であ
る。これらのメモリに対して、とりわけ１６レベルの場
合には、４レベルメモリ用の回路と同じ回路を使用する
ことは困難である；その結果として、製品を開発する際
に費やされる時間がかなり増大し、取得されるノウハウ
は相変わらず未開発のままである。実際上、設計および
工業技術の開発の観点から、マルチレベルのアーキテク
チャは非常にやっかいである。
【０００６】
【発明が解決しようとする課題】それ故に、技術的スタ
ッフが非常に多額の費用を伴う製品を開発し続ける必要
性を阻止するために、従来のノウハウを最大限に利用
し、マルチレベルメモリの設計を短い工程で向上可能に
し、そして従来技術からできるだけ少ししか逸脱しない
アーキテクチャを開発することが好適である。
ッフが非常に多額の費用を伴う製品を開発し続ける必要
性を阻止するために、従来のノウハウを最大限に利用
し、マルチレベルメモリの設計を短い工程で向上可能に
し、そして従来技術からできるだけ少ししか逸脱しない
アーキテクチャを開発することが好適である。
【０００７】従って、本発明の目的は、従来技術に関し
てメモリの完全な再設計を必要とせずに、不揮発性メモ
リの記憶装置キャパシティの増大を可能にする管理方法
とアーキテクチャとを提供することにある。
てメモリの完全な再設計を必要とせずに、不揮発性メモ
リの記憶装置キャパシティの増大を可能にする管理方法
とアーキテクチャとを提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、請求項
１，７および８でそれぞれ規定されるように、マルチレ
ベル不揮発性記憶装置内にデータを記憶する方法、マル
チレベル不揮発性記憶装置内にデータを書き込む方法、
および、マルチレベル不揮発性メモリデバイスが提供さ
れる。
１，７および８でそれぞれ規定されるように、マルチレ
ベル不揮発性記憶装置内にデータを記憶する方法、マル
チレベル不揮発性記憶装置内にデータを書き込む方法、
および、マルチレベル不揮発性メモリデバイスが提供さ
れる。
【０００９】その方法は、複数のメモリ領域を備えるマ
ルチレベル記憶装置内にデータを記憶可能である。メモ
リ領域のそれぞれは複数の電圧レベルでプログラム可能
である。その方法は、Ｎ個（Ｎは２の累乗でない）の電
圧レベルの幾つかでメモリ領域のそれぞれをプログラム
すること、メモリ領域内に記憶されるべき値がＮ−１個
の基準点の間に収まる場所に依存することを伴う。
ルチレベル記憶装置内にデータを記憶可能である。メモ
リ領域のそれぞれは複数の電圧レベルでプログラム可能
である。その方法は、Ｎ個（Ｎは２の累乗でない）の電
圧レベルの幾つかでメモリ領域のそれぞれをプログラム
すること、メモリ領域内に記憶されるべき値がＮ−１個
の基準点の間に収まる場所に依存することを伴う。
【００１０】本発明をより良く理解するために、その好
適な実施の形態が、添付された図面に関して、全く限定
されない例として説明される。
適な実施の形態が、添付された図面に関して、全く限定
されない例として説明される。
【００１１】
【発明の実施の形態】本発明の実施の形態によれば、マ
ルチレベルメモリの各セル内には、レベルの非バイナリ
数が記憶されている。特に、レベルｍ＝（２n＋２）の
数、たとえば６が記憶されている。とにかくメモリに供
給されるべきデータがバイナリタイプでなければならな
いので、バイナリコードに対して、記憶された非バイナ
リレベルの関わりを容易にするエンコーディング方法が
提供される。
ルチレベルメモリの各セル内には、レベルの非バイナリ
数が記憶されている。特に、レベルｍ＝（２n＋２）の
数、たとえば６が記憶されている。とにかくメモリに供
給されるべきデータがバイナリタイプでなければならな
いので、バイナリコードに対して、記憶された非バイナ
リレベルの関わりを容易にするエンコーディング方法が
提供される。
【００１２】この目的に対して、セルの隣接する対は、
相互に関連しているので、同時に読み出しおよび書き込
み可能である。本発明は特定な場合に限定されないが、
例として提供され、後述されるように１セル毎に６個の
レベルを記憶する場合には、これは、セルの各対の情報
コンテンツである異なった１２個のレベルを記憶する可
能性に対応している。１２＝８＋４であるから、この情
報コンテンツは、３＋２ビット、要するに２つのメモリ
セル毎に５ビットを有することに対応している。たとえ
ば、１２８Ｍセルメモリでは、バイナリ情報コンテンツ
は、４レベルメモリ（異なる４つの電圧レベルで各セル
をプログラム可能）で得られることもある２５６Ｍビッ
トの代わりに、（５／２）*１２８＝３２０Ｍビットで
ある。
相互に関連しているので、同時に読み出しおよび書き込
み可能である。本発明は特定な場合に限定されないが、
例として提供され、後述されるように１セル毎に６個の
レベルを記憶する場合には、これは、セルの各対の情報
コンテンツである異なった１２個のレベルを記憶する可
能性に対応している。１２＝８＋４であるから、この情
報コンテンツは、３＋２ビット、要するに２つのメモリ
セル毎に５ビットを有することに対応している。たとえ
ば、１２８Ｍセルメモリでは、バイナリ情報コンテンツ
は、４レベルメモリ（異なる４つの電圧レベルで各セル
をプログラム可能）で得られることもある２５６Ｍビッ
トの代わりに、（５／２）*１２８＝３２０Ｍビットで
ある。
【００１３】このような種類の構成を利用して、メモリ
セルは、各メモリセルに対して関連され、少なくとも６
レベルを識別できる読み出し回路を使った対の中で読み
出される。メモリセルが対の中で読み出されるので、一
対のメモリセルまたは一対の隣接する物理的セル（以
下、隣接するメモリ領域としても説明される）が仮想セ
ルを形成し、単一アドレス（Ａｘ，Ａｙ）によりアドレ
ス指定される。
セルは、各メモリセルに対して関連され、少なくとも６
レベルを識別できる読み出し回路を使った対の中で読み
出される。メモリセルが対の中で読み出されるので、一
対のメモリセルまたは一対の隣接する物理的セル（以
下、隣接するメモリ領域としても説明される）が仮想セ
ルを形成し、単一アドレス（Ａｘ，Ａｙ）によりアドレ
ス指定される。
【００１４】上記の状況において、可能な解決法によれ
ば、書き込みまたは読み出しされるべき５ビットの各セ
ットが、３ビットから成る第１セットのビットと、２ビ
ットから成る第２セットのビットとに分解される。第１
セットのビットは、記憶されるべき異なった８個のレベ
ルを必要とする。これらの異なった８個のレベルは次の
ように記憶される：第１領域が最初に６個のレベルを記
憶し、第２領域が残りの２個のレベルを記憶し、その２
個のレベルは第２領域内で利用可能な高い２個のレベル
の中から選択されることが好ましい；第２セットのビッ
トは異なった４個のレベルを必要とし、その４個のレベ
ルは、第１セットのビット用に使用される領域と異なっ
た領域内に記憶されなければならない。
ば、書き込みまたは読み出しされるべき５ビットの各セ
ットが、３ビットから成る第１セットのビットと、２ビ
ットから成る第２セットのビットとに分解される。第１
セットのビットは、記憶されるべき異なった８個のレベ
ルを必要とする。これらの異なった８個のレベルは次の
ように記憶される：第１領域が最初に６個のレベルを記
憶し、第２領域が残りの２個のレベルを記憶し、その２
個のレベルは第２領域内で利用可能な高い２個のレベル
の中から選択されることが好ましい；第２セットのビッ
トは異なった４個のレベルを必要とし、その４個のレベ
ルは、第１セットのビット用に使用される領域と異なっ
た領域内に記憶されなければならない。
【００１５】その結果として、第１セットのビットが、
（説明したように、第１領域内に記憶可能である）第１
セットのビットにおける最初の６個のレベルのうち１つ
をエンコードする時に、第２セットのビットが第２領域
内に記憶可能になる。これは、図１ａに示される状況で
あり、その状況は第１領域内に使用可能な６個のレベル
と第２領域内に使用可能な４個のレベルとを例示してい
る。この場合には、第２領域のうちより高い２個のレベ
ルが「禁止」レベルである。すなわち、それらのレベル
をプログラムできない。
（説明したように、第１領域内に記憶可能である）第１
セットのビットにおける最初の６個のレベルのうち１つ
をエンコードする時に、第２セットのビットが第２領域
内に記憶可能になる。これは、図１ａに示される状況で
あり、その状況は第１領域内に使用可能な６個のレベル
と第２領域内に使用可能な４個のレベルとを例示してい
る。この場合には、第２領域のうちより高い２個のレベ
ルが「禁止」レベルである。すなわち、それらのレベル
をプログラムできない。
【００１６】その代わりに、（説明したように、第２領
域内に記憶される）第１セットのビットの第７レベルお
よび第８レベルを記憶できる時に、第２セットのビット
を第２領域内に記憶できず、このように第１領域を使用
する。これは、図１ｂで示された状況であり、その状況
は第２領域内に記憶された第１セットのビットの第７レ
ベルおよび第８レベルと第１領域内に記憶された第２セ
ットのビットの４個のレベルとを例示している。この場
合には、第２領域のより低い４個のレベルと第１領域の
より高い２個のレベルとが「禁止」レベルである。すな
わち、それらのレベルを使用できない。
域内に記憶される）第１セットのビットの第７レベルお
よび第８レベルを記憶できる時に、第２セットのビット
を第２領域内に記憶できず、このように第１領域を使用
する。これは、図１ｂで示された状況であり、その状況
は第２領域内に記憶された第１セットのビットの第７レ
ベルおよび第８レベルと第１領域内に記憶された第２セ
ットのビットの４個のレベルとを例示している。この場
合には、第２領域のより低い４個のレベルと第１領域の
より高い２個のレベルとが「禁止」レベルである。すな
わち、それらのレベルを使用できない。
【００１７】実際には、図１ａおよび図１ｂで示された
エンコーディング方法を使って、第２領域のより高い２
個のレベルを読み出すことで、次の２つの状況のうちど
れが現存するかが示される：第２領域における最後の２
個のレベルが使用されなかった場合には、このことは、
第１領域の読み出しが第１セットの３ビットを供給し、
かつ、第２領域の読み出しが第２セットの２ビットを供
給することを意味する；その代わりに、第２領域のより
高い２個のレベルが使用された場合には、このことは、
第１領域の読み出しが第２セットの２ビットを供給し、
かつ、第２領域の読み出しが第１セットの３ビットを供
給することを意味する。
エンコーディング方法を使って、第２領域のより高い２
個のレベルを読み出すことで、次の２つの状況のうちど
れが現存するかが示される：第２領域における最後の２
個のレベルが使用されなかった場合には、このことは、
第１領域の読み出しが第１セットの３ビットを供給し、
かつ、第２領域の読み出しが第２セットの２ビットを供
給することを意味する；その代わりに、第２領域のより
高い２個のレベルが使用された場合には、このことは、
第１領域の読み出しが第２セットの２ビットを供給し、
かつ、第２領域の読み出しが第１セットの３ビットを供
給することを意味する。
【００１８】何れの場合でも、２つの領域における最後
の２個のレベルは同時に使用不可能である。
の２個のレベルは同時に使用不可能である。
【００１９】図２ａおよび図２ｂは、図１ａおよび図１
ｂで示された２つの場合において、メモリ領域を読み出
しために使用される基準レベルの配置を示している。従
来技術に従い、６個のレベルを識別するための回路に関
して、５つの基準ＲＥＦ１，・・・，ＲＥＦ５が使用さ
れ、連続するレベルの対の間のほぼ中間に配列されてい
る。
ｂで示された２つの場合において、メモリ領域を読み出
しために使用される基準レベルの配置を示している。従
来技術に従い、６個のレベルを識別するための回路に関
して、５つの基準ＲＥＦ１，・・・，ＲＥＦ５が使用さ
れ、連続するレベルの対の間のほぼ中間に配列されてい
る。
【００２０】図３は、２つの隣り合ったメモリ領域内に
収容された情報をデコーディングするための回路系のブ
ロック図を示す。そのメモリ領域は、符号１０ａおよび
１０ｂによって示され、上述の方法で構成され、そして
メモリデバイス５に属する。図３の回路系は、周知の通
り、最も単純であり、電気的な観点から最高の性能を提
供する並列センシングを実行する。
収容された情報をデコーディングするための回路系のブ
ロック図を示す。そのメモリ領域は、符号１０ａおよび
１０ｂによって示され、上述の方法で構成され、そして
メモリデバイス５に属する。図３の回路系は、周知の通
り、最も単純であり、電気的な観点から最高の性能を提
供する並列センシングを実行する。
【００２１】図３のブロック図では、メモリ領域１０
ａ，１０ｂは、アドレッシング回路（公知であるので図
示せず）を介して電流−電圧コンバータ１１ａ，１１ｂ
にそれぞれ接続されている。電流−電圧コンバータ１１
ａの出力は、５つのセンスアンプ１２ａ１，・・・，１
２ａ５の第１入力に接続され、そのセンスアンプは、そ
れぞれの電流−電圧コンバータ１３ａを介して５つの基
準ＲＥＦ１，・・・，ＲＥＦ５のうちの１つを受け取る
第２入力を有している。同様に、電流−電圧コンバータ
１１ｂの出力は、５つのセンスアンプ１２ｂ１，・・
・，１２ｂ５の第１入力に接続され、そのセンスアンプ
の第２入力は、それぞれの電流−電圧コンバータ１３ｂ
を介して５つの基準ＲＥＦ１，・・・，ＲＥＦ５のうち
の１つを受け取る。
ａ，１０ｂは、アドレッシング回路（公知であるので図
示せず）を介して電流−電圧コンバータ１１ａ，１１ｂ
にそれぞれ接続されている。電流−電圧コンバータ１１
ａの出力は、５つのセンスアンプ１２ａ１，・・・，１
２ａ５の第１入力に接続され、そのセンスアンプは、そ
れぞれの電流−電圧コンバータ１３ａを介して５つの基
準ＲＥＦ１，・・・，ＲＥＦ５のうちの１つを受け取る
第２入力を有している。同様に、電流−電圧コンバータ
１１ｂの出力は、５つのセンスアンプ１２ｂ１，・・
・，１２ｂ５の第１入力に接続され、そのセンスアンプ
の第２入力は、それぞれの電流−電圧コンバータ１３ｂ
を介して５つの基準ＲＥＦ１，・・・，ＲＥＦ５のうち
の１つを受け取る。
【００２２】第２領域１０ｂに接続され、基準ＲＥＦ
４，ＲＥＦ５を受け取るセンスアンプ１２ｂ４，１２ｂ
５の出力は、ＮＯＲゲート１５の各入力に接続されてい
る。ＮＯＲゲート１５は、信号ｅｎ２を供給するインバ
ータ１６にカスケード接続され、それに接続された２つ
のセンスアンプ１２ｂ４，１２ｂ５のうち少なくとも１
つが高出力を有する時のみ高いロジックレベルである。
実際には、第２メモリ領域が第１セットのビットの第７
レベルまたは第８レベルを記憶する時に、信号ｅｎ２は
高くなる；そうでない時に、信号ｅｎ２はゼロになる。
その結果として、その値は、第１セットのビットが第１
メモリ領域１０ａ内で読み出されるべきか否か、およ
び、第２セットのビットが第２メモリ領域１０ｂ内で読
み出されるべきか否かを示し（ｅｎ２＝０）、または、
その逆を示す（ｅｎ２＝１）。
４，ＲＥＦ５を受け取るセンスアンプ１２ｂ４，１２ｂ
５の出力は、ＮＯＲゲート１５の各入力に接続されてい
る。ＮＯＲゲート１５は、信号ｅｎ２を供給するインバ
ータ１６にカスケード接続され、それに接続された２つ
のセンスアンプ１２ｂ４，１２ｂ５のうち少なくとも１
つが高出力を有する時のみ高いロジックレベルである。
実際には、第２メモリ領域が第１セットのビットの第７
レベルまたは第８レベルを記憶する時に、信号ｅｎ２は
高くなる；そうでない時に、信号ｅｎ２はゼロになる。
その結果として、その値は、第１セットのビットが第１
メモリ領域１０ａ内で読み出されるべきか否か、およ
び、第２セットのビットが第２メモリ領域１０ｂ内で読
み出されるべきか否かを示し（ｅｎ２＝０）、または、
その逆を示す（ｅｎ２＝１）。
【００２３】センスアンプ１２ａ１，・・・，１２ａ５
の出力は、ｅｎ２＝０の時に閉じられるように信号ｅｎ
２によって制御されたＣＭＯＳスイッチ２１のそれぞれ
を介して３ビットエンコーダ２０に接続されている。セ
ンスアンプ１２ｂ１，・・・，１２ｂ５の出力は、ｅｎ
２＝１の時に閉じられるように信号ｅｎ２によって制御
されたＣＭＯＳスイッチ２２のそれぞれを介して３ビッ
トエンコーダ２０に接続されている。それによって、ｅ
ｎ２＝０の時に３ビットエンコーダ２０がセンスアンプ
１２ａ１，・・・，１２ａ５の出力を受け取り、ｅｎ２
＝１の時に３ビットエンコーダ２０はセンスアンプ１２
ｂ１，・・・，１２ｂ５の出力を受け取る。さらに、３
ビットエンコーダ２０は、第５および第６レベルを第７
および第８レベルと識別するように、信号ｅｎ２を受け
取る。
の出力は、ｅｎ２＝０の時に閉じられるように信号ｅｎ
２によって制御されたＣＭＯＳスイッチ２１のそれぞれ
を介して３ビットエンコーダ２０に接続されている。セ
ンスアンプ１２ｂ１，・・・，１２ｂ５の出力は、ｅｎ
２＝１の時に閉じられるように信号ｅｎ２によって制御
されたＣＭＯＳスイッチ２２のそれぞれを介して３ビッ
トエンコーダ２０に接続されている。それによって、ｅ
ｎ２＝０の時に３ビットエンコーダ２０がセンスアンプ
１２ａ１，・・・，１２ａ５の出力を受け取り、ｅｎ２
＝１の時に３ビットエンコーダ２０はセンスアンプ１２
ｂ１，・・・，１２ｂ５の出力を受け取る。さらに、３
ビットエンコーダ２０は、第５および第６レベルを第７
および第８レベルと識別するように、信号ｅｎ２を受け
取る。
【００２４】センスアンプ１２ａ１，・・・，１２ａ３
の出力は、ｅｎ２＝１の時に閉じられるように信号ｅｎ
２によって制御されたＣＭＯＳスイッチ２４のそれぞれ
を介して２ビットエンコーダ２３に接続されている。セ
ンスアンプ１２ｂ１，・・・，１２ｂ３の出力は、ｅｎ
２＝０の時に閉じられるように信号ｅｎ２によって制御
されたＣＭＯＳスイッチ２５のそれぞれを介して２ビッ
トエンコーダ２３に接続されている。それによって、ｅ
ｎ２＝０の時に２ビットエンコーダ２３はセンスアンプ
１２ｂ１，・・・，１２ｂ３の出力を受け取り、ｅｎ２
＝１の時に２ビットエンコーダ２３はセンスアンプ１２
ａ１，・・・，１２ａ３の出力を受け取る。
の出力は、ｅｎ２＝１の時に閉じられるように信号ｅｎ
２によって制御されたＣＭＯＳスイッチ２４のそれぞれ
を介して２ビットエンコーダ２３に接続されている。セ
ンスアンプ１２ｂ１，・・・，１２ｂ３の出力は、ｅｎ
２＝０の時に閉じられるように信号ｅｎ２によって制御
されたＣＭＯＳスイッチ２５のそれぞれを介して２ビッ
トエンコーダ２３に接続されている。それによって、ｅ
ｎ２＝０の時に２ビットエンコーダ２３はセンスアンプ
１２ｂ１，・・・，１２ｂ３の出力を受け取り、ｅｎ２
＝１の時に２ビットエンコーダ２３はセンスアンプ１２
ａ１，・・・，１２ａ３の出力を受け取る。
【００２５】３ビットエンコーダ２０と２ビットエンコ
ーダ２３とはそれぞれの出力ライン２６に接続され、そ
の出力ライン２６に沿ってスイッチ２７が配列され、ス
イッチ２７は３つのアドレス信号Ａｚ（０），Ａｚ
（１），Ａｚ（２）を順番に受け取るアドレスエンコー
ダの出力信号によって制御される。
ーダ２３とはそれぞれの出力ライン２６に接続され、そ
の出力ライン２６に沿ってスイッチ２７が配列され、ス
イッチ２７は３つのアドレス信号Ａｚ（０），Ａｚ
（１），Ａｚ（２）を順番に受け取るアドレスエンコー
ダの出力信号によって制御される。
【００２６】公知の方法でアドレス変化検出信号ＡＴＤ
（図示せず）のパルスの発生を引き起こすアドレス｛Ａ
ｘ，Ａｙ｝（図４）内で変化が存在するたびに、２つの
メモリ領域１０ａ，１０ｂ内に収容された情報の読み出
しが起こる。そのアドレス変化検出信号ＡＴＤは、当業
者にとって公知である全ての読み出し同調信号を順番に
発生させる。その結果として、アドレス指定された２つ
のメモリ領域１０ａ，１０ｂのコンテンツが、図３の回
路系によって読み出され、エンコードされ、そして、以
前に説明した方法で、第１セットのビットおよび第２セ
ットのビットの値を選ぶ。このようにエンコードされた
ビットは、図４のタイミングで示されるように、アドレ
ス｛Ａｚn｝の適切な組合せを順に使って出力される。
（図示せず）のパルスの発生を引き起こすアドレス｛Ａ
ｘ，Ａｙ｝（図４）内で変化が存在するたびに、２つの
メモリ領域１０ａ，１０ｂ内に収容された情報の読み出
しが起こる。そのアドレス変化検出信号ＡＴＤは、当業
者にとって公知である全ての読み出し同調信号を順番に
発生させる。その結果として、アドレス指定された２つ
のメモリ領域１０ａ，１０ｂのコンテンツが、図３の回
路系によって読み出され、エンコードされ、そして、以
前に説明した方法で、第１セットのビットおよび第２セ
ットのビットの値を選ぶ。このようにエンコードされた
ビットは、図４のタイミングで示されるように、アドレ
ス｛Ａｚn｝の適切な組合せを順に使って出力される。
【００２７】アドレス（Ａｘ，Ａｙ）の仮想セルを書き
込むと共に読み出すための基本的な動作は、図５および
図６で示される。
込むと共に読み出すための基本的な動作は、図５および
図６で示される。
【００２８】書き込みに関連する図５によれば、最初
に、記憶されるべきビットの一組が、ステップ３０で、
２セットまたはそれ以上のセットに分割される。それか
ら、ステップ３１で、アドレス（Ａｘ，Ａｙ）の仮想セ
ルがアドレス指定される。ステップ３２で、第１セット
のビット（上記で検討された実例では３ビット）が、単
一領域内に記憶可能なレベル数（実例ではレベル７また
はレベル８が記憶されるか否か）より多くの数をエンコ
ードするか否かが確かめられる。エンコードされなかっ
た場合には、第１セットのビットが第１領域内（実例で
は、第１メモリ領域１０ａ内）に記憶される。すなわ
ち、ステップ３３で、第１領域が、第１セットのビット
によってエンコードされた値に対応するレベルにプログ
ラムされる。第２セットのビットが第２領域内（実例で
は、第２メモリ領域１０ｂ内）に記憶される。すなわ
ち、ステップ３４で、第２領域が、第２セットのビット
によりエンコードされた値によって与えられるレベルに
プログラムされる。肯定（ＹＥＳ）の場合には、ステッ
プ３５で第１セットのビットが第２領域内に記憶され、
ステップ３６で第２セットのビットが第１領域内に記憶
される（第２セットのビットによってエンコードされた
値で第１領域のプログラミング）。
に、記憶されるべきビットの一組が、ステップ３０で、
２セットまたはそれ以上のセットに分割される。それか
ら、ステップ３１で、アドレス（Ａｘ，Ａｙ）の仮想セ
ルがアドレス指定される。ステップ３２で、第１セット
のビット（上記で検討された実例では３ビット）が、単
一領域内に記憶可能なレベル数（実例ではレベル７また
はレベル８が記憶されるか否か）より多くの数をエンコ
ードするか否かが確かめられる。エンコードされなかっ
た場合には、第１セットのビットが第１領域内（実例で
は、第１メモリ領域１０ａ内）に記憶される。すなわ
ち、ステップ３３で、第１領域が、第１セットのビット
によってエンコードされた値に対応するレベルにプログ
ラムされる。第２セットのビットが第２領域内（実例で
は、第２メモリ領域１０ｂ内）に記憶される。すなわ
ち、ステップ３４で、第２領域が、第２セットのビット
によりエンコードされた値によって与えられるレベルに
プログラムされる。肯定（ＹＥＳ）の場合には、ステッ
プ３５で第１セットのビットが第２領域内に記憶され、
ステップ３６で第２セットのビットが第１領域内に記憶
される（第２セットのビットによってエンコードされた
値で第１領域のプログラミング）。
【００２９】図６と、図３の回路のために説明されたこ
ととによれば、ステップ４０で、読み出し中に最初にア
ドレス（Ａｘ，Ａｙ）の仮想セルがアドレス指定され
る。それから、ステップ４１でセルが読み出される。ス
テップ４２で、第１セットのビットに保有される第２領
域のレベルのうち１つが書き込まれたか否か（実例で
は、第２メモリ領域１０ｂのレベル５および／またはレ
ベル６が書き込まれたか否か）が確かめられる。書き込
まれていない場合には、ステップ４３で第１領域の読み
出し回路が第１セットのビットのエンコーダに接続さ
れ、そして、ステップ４４で第２領域の読み出し回路が
第２セットのビットのエンコーダに（実例では２ビット
エンコーダ２３に）接続される。肯定（ＹＥＳ）の場合
には、ステップ４５で第１領域の読み出し回路が第２セ
ットのビットのエンコーダに接続され、そして、ステッ
プ４６で第２領域の読み出し回路が第１セットのビット
のエンコーダに接続される。
ととによれば、ステップ４０で、読み出し中に最初にア
ドレス（Ａｘ，Ａｙ）の仮想セルがアドレス指定され
る。それから、ステップ４１でセルが読み出される。ス
テップ４２で、第１セットのビットに保有される第２領
域のレベルのうち１つが書き込まれたか否か（実例で
は、第２メモリ領域１０ｂのレベル５および／またはレ
ベル６が書き込まれたか否か）が確かめられる。書き込
まれていない場合には、ステップ４３で第１領域の読み
出し回路が第１セットのビットのエンコーダに接続さ
れ、そして、ステップ４４で第２領域の読み出し回路が
第２セットのビットのエンコーダに（実例では２ビット
エンコーダ２３に）接続される。肯定（ＹＥＳ）の場合
には、ステップ４５で第１領域の読み出し回路が第２セ
ットのビットのエンコーダに接続され、そして、ステッ
プ４６で第２領域の読み出し回路が第１セットのビット
のエンコーダに接続される。
【００３０】ここで説明された解決法は重要な利点を、
すなわち、できるだけ全体にわたる寸法とできるだけ論
理的な複雑さとを使って、公知なマルチレベル技術を利
用して、不揮発性メモリセル内に記憶された情報を読み
出すための非バイナリアーキテクチャを実行する点を与
える。
すなわち、できるだけ全体にわたる寸法とできるだけ論
理的な複雑さとを使って、公知なマルチレベル技術を利
用して、不揮発性メモリセル内に記憶された情報を読み
出すための非バイナリアーキテクチャを実行する点を与
える。
【００３１】最後に、添付された請求項で規定されるよ
うに、この中で説明および例示された方法およびメモリ
に対して、多くの変更および変形をなし得るが、全て本
発明の請求項の範囲に収まることは明白である。特に、
同じアーキテクチャは、それぞれのメモリ領域内に、レ
ベルの何らかの非バイナリ数を記憶するために適用され
ることもある。各セットのビットを記憶するために使用
されるべき特定の領域の選択は任意に行われる。各セッ
トのビットに関連されるレベルは、例示されたものと異
なる方法で選択され得る。第１セットのビットによって
エンコードされ、第２メモリ領域内に記憶されるレベル
は、例示されたもの（たとえば、第２メモリ領域１０ｂ
は、第１セットのビットにおけるレベル７またはレベル
８の代わりにレベル１およびレベル２を記憶でき；この
場合には第１メモリ領域は第１セットのビットのレベル
３〜レベル８を記憶するべきである）と異なることもあ
る。最後に、読み出しは、単にシリアルの、二股の、結
合並列シリアルのセンシングなどのようなマルチレベル
センシングの異なるタイプを介して実行されることもあ
る。さらに、理論的な観点から、２つより多くの隣接す
るメモリ領域内に、２セットより多くのビットを記憶で
きる。
うに、この中で説明および例示された方法およびメモリ
に対して、多くの変更および変形をなし得るが、全て本
発明の請求項の範囲に収まることは明白である。特に、
同じアーキテクチャは、それぞれのメモリ領域内に、レ
ベルの何らかの非バイナリ数を記憶するために適用され
ることもある。各セットのビットを記憶するために使用
されるべき特定の領域の選択は任意に行われる。各セッ
トのビットに関連されるレベルは、例示されたものと異
なる方法で選択され得る。第１セットのビットによって
エンコードされ、第２メモリ領域内に記憶されるレベル
は、例示されたもの（たとえば、第２メモリ領域１０ｂ
は、第１セットのビットにおけるレベル７またはレベル
８の代わりにレベル１およびレベル２を記憶でき；この
場合には第１メモリ領域は第１セットのビットのレベル
３〜レベル８を記憶するべきである）と異なることもあ
る。最後に、読み出しは、単にシリアルの、二股の、結
合並列シリアルのセンシングなどのようなマルチレベル
センシングの異なるタイプを介して実行されることもあ
る。さらに、理論的な観点から、２つより多くの隣接す
るメモリ領域内に、２セットより多くのビットを記憶で
きる。
【図面の簡単な説明】
【図１ａ】２つの異なる場合において２つの隣接するメ
モリセル内の電圧レベルの構成を示す図である。
モリセル内の電圧レベルの構成を示す図である。
【図１ｂ】２つの異なる場合において２つの隣接するメ
モリセル内の電圧レベルの構成を示す図である。
モリセル内の電圧レベルの構成を示す図である。
【図２ａ】図１ａで例示されたレベルにおける構成で使
用可能な基準電圧の位置を示す図である。
用可能な基準電圧の位置を示す図である。
【図２ｂ】図１ｂで例示されたレベルにおける構成で使
用可能な基準電圧の位置を示す図である。
用可能な基準電圧の位置を示す図である。
【図３】図１ａおよび図１ｂで示された構成に従って、
かつ、図２ａおよび図２ｂの基準を使って、プログラム
された隣接するセルの対のための読み出し回路を示す図
である。
かつ、図２ａおよび図２ｂの基準を使って、プログラム
された隣接するセルの対のための読み出し回路を示す図
である。
【図４】予めセットされた構成で読み出し中のタイミン
グ信号の波形を示す図である。
グ信号の波形を示す図である。
【図５】図１ａおよび図１ｂの２つの場合における電圧
レベルを記憶するためのフローチャートである。
レベルを記憶するためのフローチャートである。
【図６】図１ａおよび図１ｂで示された２つの場合にお
ける電圧レベルを読み出すためのフローチャートであ
る。
ける電圧レベルを読み出すためのフローチャートであ
る。
５ メモリデバイス
１０ａ，１０ｂ メモリ領域
１１ａ，１１ｂ コンバータ
１２ａ１，・・・，１２ａ５ センスアンプ
１２ｂ１，・・・、１２ｂ５ センスアンプ
１３ａ，１３ｂ コンバータ
１５ ＮＯＲゲート
１６ インバータ
２０ ３ビットエンコーダ
２１、２２ ＣＭＯＳスイッチ
２３ ２ビットエンコーダ
２４，２５ ＣＯＭＳスイッチ
Claims (21)
- 【請求項１】 複数のメモリ領域を有し、その各々が複
数の電圧レベルでプログラム可能であるマルチレベル不
揮発性記憶装置内に、データを記憶する方法であって、 Ｎ個（Ｎは２の累乗でない）の電圧レベルの幾つかで前
記メモリ領域のそれぞれをプログラムし、 前記メモリ領域内に記憶されるべき値がＮ−１基準点の
間に収まる場所に依存する工程を有することを特徴とす
るデータの記憶方法。 - 【請求項２】 請求項１記載の方法において、 Ｎが２n＋２かつｎ≧２であることを特徴とするデータ
の記憶方法。 - 【請求項３】 請求項２記載の方法において、 Ｎが６であることを特徴とするデータの記憶方法。
- 【請求項４】 請求項１記載の方法において、 ビットの整数が少なくとも２つのメモリ領域内に記憶さ
れていることを特徴とするデータの記憶方法。 - 【請求項５】 請求項４記載の方法において、 ａ）前記ビットの整数を少なくとも２セットのビットに
分割し、少なくとも１つの第１セットのビットが、前記
非バイナリ数より大きなバイナリ数のレベルを規定し、 ｂ）前記第１セットのビットが、前記メモリ領域の第１
の中に記憶されるべき値をエンコードするか否かをチェ
ックし、 ｃ１）ステップｂ）の結果が肯定である場合には、前記
第１メモリ領域の中に前記第１セットのビットを記憶
し、前記メモリ領域の第２の中に第２セットのビットを
記憶し、 ｃ２）ステップｂ）の結果が否定である場合には、前記
第２メモリ領域の中に前記第１セットのビットを記憶
し、前記第１メモリ領域の中に第２セットのビットを記
憶する工程を有することを特徴とするデータの記憶方
法。 - 【請求項６】 請求項５記載の方法において、 前記ステップｃ１）が、前記第２メモリ領域の第１サブ
セットのレベル内に、前記第２セットのビットを記憶す
ることから成り、 前記ステップｃ２）が、前記第２メモリ領域の第２サブ
セットのレベル内に、前記第１セットのビットを記憶す
ることから成り、 前記第２サブセットのレベルが前記第１サブセットのレ
ベルから分離していることを特徴とするデータの記憶方
法。 - 【請求項７】 請求項６記載の方法において、 ｄ）前記メモリ領域の第１および第２を読み出し、 ｅ）前記メモリ領域の前記第２サブセットのレベルにお
けるレベルのうちの１つが書き込まれたか否かをチェッ
クし、 ｆ１）結果が肯定である場合には、前記第２サブセット
のレベルにおける前記レベルを前記第１セットのビット
に割り当て、前記第１メモリ領域の中で読み出されたレ
ベルを前記第２セットのビットに割り当て、 ｆ２）結果が否定である場合には、前記第１メモリ領域
の中で読み出されたレベルを前記第１セットのビットに
割り当て、前記第２メモリ領域の中で読み出されたレベ
ルを前記第２セットのビットに割り当てる工程を有する
ことを特徴とするデータの記憶方法。 - 【請求項８】 複数のメモリセルから成り、各メモリセ
ルが、ビットの奇数を続けて記憶する一対のメモリ領域
を備えることを特徴とするマルチレベルの不揮発性メモ
リデバイス。 - 【請求項９】 請求項８記載の不揮発性メモリデバイス
において、 前記メモリセルから選択された１つの第１メモリ領域に
結合される第１セットのセンスアンプと、 前記選択されたメモリセルの第２メモリ領域に結合され
る第２セットのセンスアンプと、 前記メモリセルの電圧レベルをビット値にエンコードす
る第１エンコーダと、 前記選択されたメモリセルの前記第１メモリ領域内に記
憶された電圧レベルの値に依存する前記第１セットのセ
ンスアンプまたは前記第２セットのセンスアンプに、前
記第１エンコーダを交互かつ電気的に接続するように構
成されるルーティング回路とをさらに備えることを特徴
とする不揮発性メモリデバイス。 - 【請求項１０】 請求項９記載の不揮発性メモリデバイ
スにおいて、 前記メモリセルの電圧レベルをビット値にエンコードす
る第２エンコーダをさらに備え、 前記ルーティング回路が、前記選択されたメモリセルの
前記第１メモリ領域内に記憶された前記電圧レベルの前
記値に依存する前記第２セットのセンスアンプまたは前
記第１セットのセンスアンプに、前記第２エンコーダを
交互かつ電気的に接続するように構成されていることを
特徴とする不揮発性メモリデバイス。 - 【請求項１１】 請求項８記載の不揮発性メモリデバイ
スにおいて、 前記メモリセルのそれぞれが、単一アドレスによってア
ドレス指定されることを特徴とする不揮発性メモリデバ
イス。 - 【請求項１２】 請求項８記載の不揮発性メモリデバイ
スにおいて、 各メモリセルにおける前記メモリ領域が隣接することを
特徴とする不揮発性メモリデバイス。 - 【請求項１３】 請求項８記載の不揮発性メモリデバイ
スにおいて、 前記メモリセルから選択された１つにおける前記ビット
の奇数を、第１および第２セットのビットに分割する手
段と、 前記第１セットのビットが、前記選択されたメモリセル
における前記メモリ領域の第１の中に記憶されるべき値
をエンコードしたか否かをチェックし、第１値および第
２値を有する記憶情報を発生させる第１チェック手段
と、 前記第１メモリ領域内に前記第１セットのビットを書き
込み、前記選択されたメモリセルにおける前記メモリ領
域の第２の中に書き込み、前記記憶情報における前記第
１値の存在状態で起動される第１プログラミング手段
と、 前記第２メモリ領域内に前記第１セットのビットを書き
込み、前記第１メモリ領域内に前記第２セットのビット
を書き込み、前記記憶情報における前記第２値の存在状
態で起動される第２プログラミング手段とをさらに備え
ることを特徴とする不揮発性メモリデバイス。 - 【請求項１４】 請求項１３記載の不揮発性メモリデバ
イスにおいて、 前記第１プログラミング手段は、前記第２メモリ領域に
おける第１サブセットのレベルの中に前記第２セットの
ビットを書き込むための第１書き込み手段から成り、前
記第１書き込み手段が前記記憶情報における前記第１値
の存在状態で起動され、 前記第２プログラミング手段は、前記第２メモリ領域に
おける第２サブセットのレベルの中に前記第１セットの
ビットを記憶するための第２書き込み手段から成り、前
記第２サブセットのレベルが前記第１サブセットのレベ
ルから分離され、前記第２書き込み手段が前記記憶情報
における前記第２値の存在状態で起動されることを特徴
とする不揮発性メモリデバイス。 - 【請求項１５】 請求項１４記載の不揮発性メモリデバ
イスにおいて、 前記第１メモリ領域に関連される第１読み出し回路と、 前記第２メモリ領域に関連される第２読み出し回路と、 前記第２メモリ領域における前記第２サブセットのレベ
ルにあるレベルのうちの１つが書き込まれたか否かをチ
ェックし、第１値および第２値を有するレベルチェック
信号を生成する第２チェック手段と、 前記第１セットのビット用の第１エンコーダと、 前記第２セットのビット用の第２エンコーダと、 前記レベルチェック信号における前記第１値の存在状態
で前記第１読み出し回路を前記第１エンコーダに接続
し、前記レベルチェック信号における前記第２値の存在
状態で前記第１読み出し回路を前記第２エンコーダに接
続する第１ルーティング手段と、 前記レベルチェック信号における前記第１値の存在状態
で前記第２読み出し回路を前記第２エンコーダに接続
し、前記レベルチェック信号における前記第２値の存在
状態で前記第２読み出し回路を前記第１エンコーダに接
続する第２ルーティング手段とを備えることを特徴とす
る不揮発性メモリデバイス。 - 【請求項１６】 第１および第２メモリ領域内に１グル
ープのビットを記憶する方法であって、 前記１グループのビットを第１および第２セットのビッ
トに分割し、 前記第１セットの前記ビットの値が基準値より小さい場
合には前記第２メモリ領域内に前記第２セットを記憶
し、 前記第１セットの前記ビットの値が前記基準より小さく
ない場合には前記第１メモリ領域内に前記第２セットを
記憶する工程を有することを特徴とする１グループのビ
ットの記憶方法。 - 【請求項１７】 請求項１６記載の方法において、 前記第１セットの前記ビットの前記値が前記基準より小
さい場合には前記第１メモリ領域内に前記第１セットを
記憶し、 前記第１セットの前記ビットの前記値が前記基準値より
小さくない場合には前記第２メモリ領域内に第１セット
を記憶する工程をさらに有することを特徴とする１グル
ープのビットの記憶方法。 - 【請求項１８】 請求項１６記載の方法において、 前記第１および第２セットのうち一方がビットの奇数か
ら成り、前記第１および第２セットのうち他方がビット
の偶数から成ることを特徴とする１グループのビットの
記憶方法。 - 【請求項１９】 マルチレベル不揮発性メモリデバイス
であって、 それぞれの電圧値を記憶するように構成された複数のメ
モリ領域と、 前記メモリ領域に結合され、Ｎ個（Ｎは２の累乗ではな
い）の予め設定された範囲内でそれぞれの前記電圧値を
備えた前記メモリ領域をプログラムするように構成され
た書き込み回路とを備えることを特徴とする不揮発性メ
モリデバイス。 - 【請求項２０】 請求項１９記載の不揮発性メモリデバ
イスにおいて、 前記メモリ領域の対が相互に関連され、複数の仮想メモ
リセルを形成し、前記メモリセルのそれぞれが単一アド
レスによってアドレス指定されることを特徴とする不揮
発性メモリデバイス。 - 【請求項２１】 請求項２０記載の不揮発性メモリデバ
イスにおいて、 各メモリセルにおける前記メモリ領域が隣接することを
特徴とする不揮発性メモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01830614A EP1298670B1 (en) | 2001-09-28 | 2001-09-28 | Method for storing and reading data in a multilevel nonvolatile memory with a non-binary number of levels, and architecture therefor |
| EP01830614.2 | 2001-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003123486A true JP2003123486A (ja) | 2003-04-25 |
Family
ID=8184713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002287067A Pending JP2003123486A (ja) | 2001-09-28 | 2002-09-30 | マルチレベル不揮発性メモリ内にデータを記憶および読み出す方法、並びにそのアーキテクチャ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6816407B2 (ja) |
| EP (1) | EP1298670B1 (ja) |
| JP (1) | JP2003123486A (ja) |
| DE (1) | DE60127125D1 (ja) |
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|---|---|---|---|---|
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| JP2008198265A (ja) * | 2007-02-09 | 2008-08-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
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