KR100634333B1 - 멀티레벨 메모리를 제공하는 방법, 이 방법을 프로세서기반 시스템으로 하여금 수행하도록 하는 인스트럭션을저장하는 매체를 포함하는 제품 및 멀티레벨 메모리 - Google Patents

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Abstract

멀티레벨 셀 메모리(30)는 적어도 두 개의 상태 비트를 포함할 수 있고, 이 상태 비트를 조사하여 전력 손실이 발생한 후 기록 동작이 성공적이었는지 여부를 판별할 수 있다.

Description

멀티레벨 메모리를 제공하는 방법, 이 방법을 프로세서 기반 시스템으로 하여금 수행하도록 하는 인스트럭션을 저장하는 매체를 포함하는 제품 및 멀티레벨 메모리{USING MULTIPLE STATUS BITS PER CELL FOR HANDLING POWER FAILURES DURING WRITE OPERATIONS}
본 발명은 반도체 메모리에 관한 것으로, 보다 구체적으로는, 멀티레벨 셀 메모리에 관한 것이다.
멀티레벨 셀 메모리는 멀티레벨 셀들로 구성되며, 이들 멀티레벨 셀들의 각각은 다수의 전하 상태 또는 레벨을 저장할 수 있다. 각각의 전하 상태는 메모리 소자 비트 패턴과 관련된다.
플래시 전기적 소거 및 프로그램가능 판독 전용 메모리(EEPROM)의 메모리 셀 및 다른 유형의 메모리 셀은 다수의 임계 레벨(VT)을 저장하도록 구성될 수 있다. 예를 들어, 셀 당 두 개의 비트를 저장할 수 있는 메모리 셀에서, 네 개의 임계 레벨(VT)이 사용된다. 비트는 각각의 임계 레벨마다 값을 할당받는다.
일 실시예에서, 멀티레벨 셀은 네 개의 전하 상태를 저장할 수 있다. 레벨 3은 레벨 2보다 높은 전하를 유지하고, 레벨 2는 레벨 1보다 높은 전하를 유지하며, 레벨 1은 레벨 0보다 높은 전하를 유지한다. 기준 전압은 다양한 전하 상태를 구분할 수 있다. 예를 들어, 제 1 기준 전압은 레벨 3과 레벨 2를 구분할 수 있고, 제 2 기준 전압은 레벨 2와 레벨 1을 구분할 수 있으며, 제 3 기준 전압은 레벨 1과 레벨 0을 구분할 수 있다.
멀티레벨 셀 메모리는 전하 상태의 수에 기초하여 1 비트 이상의 데이터를 저장할 수 있다. 예를 들어, 4개의 전하 상태를 저장할 수 있는 멀티레벨 셀 메모리는 2비트의 데이터를 저장할 수 있고, 8개의 전하 상태를 저장할 수 있는 멀티레벨 셀 메모리는 3비트의 데이터를 저장할 수 있으며, 16개의 전하 상태를 저장할 수 있는 멀티레벨 셀 메모리는 4비트의 데이터를 저장할 수 있다. 각각의 N비트 멀티레벨 셀 메모리마다, 다양한 메모리 소자 비트 패턴은 각각의 상이한 전하 상태와 연관될 수 있다.
그러나, 멀티레벨 셀에 저장가능한 전하 상태의 수는 2의 거듭 제곱으로 제한되지 않는다. 예를 들어, 세 개의 전하 상태를 갖는 멀티레벨 셀 메모리는 1.5비트의 데이터를 저장한다. 이 멀티레벨 셀은 부가적인 디코딩 로직과 조합되고 제 2의 유사한 멀티레벨 셀에 연결되는 경우, 두 개의 셀 조합의 출력으로서 3비트의 데이터가 제공된다. 다른 다양한 멀티 셀 조합도 가능하다.
셀 당 비트가 하나인 메모리의 경우에는, 프로그래밍 또는 기록 동작이 전력 장애로 인해 방해를 받은 경우에 셀이 프로그래밍되었는지의 여부를 판별하기 위해 하나의 비트가 상태 비트로서 사용될 수 있다. 멀티 레벨 셀 메모리에서는, 보다 많은 셀 레벨이 있기 때문에 셀을 프로그래밍하는 경우에 보다 많은 천이가 가능하다. 그 결과, 단일 비트의 상태 비트는 전력 장애가 발생하면 정보를 제공할 수 없다(non-informing).
그러므로, 멀티레벨 메모리 기록 동작과 관련하여 전력 장애가 발생하는 경우, 상태 정보를 제공하는 시스템이 필요하다,
도 1은 본 발명의 일 실시예에 따라 멀티레벨 메모리 셀을 개략적으로 도시하는 도면,
도 2는 본 발명의 일 실시예를 수행하는 소프트웨어의 흐름도,
도 3은 본 발명의 다른 실시예를 수행하는 소프트웨어의 흐름도,
도 4는 본 발명의 일 실시예에 따른 멀티레벨 메모리를 개략적으로 도시하는 도면.
도 1을 참조하면, 멀티레벨 셀 메모리의 실시예는 두 개의 상태 비트, 즉 최상위 비트(MSB)인 하나의 상태 비트 및 최하위 비트(LSB)인 다른 상태 비트를 포함할 수 있다. 그러므로, 양 상태 비트가 1인 소거된 상태에서 양 상태 비트가 0인 프로그램된 상태로 천이되는 경우, 메모리는 레벨 0에서 최상위 비트가 1이고 최하위 비트가 0인 레벨 1과 최상위 비트가 0이고 최하위 비트가 1인 레벨 2를 지나 레벨 3으로 천이한다.
셀 당 비트가 하나인 메모리와 관련하여 사용되는 상태 비트에서, 비트가 0에서 1로 변경되는 천이는 허용되지 않는다. 시스템을 나타내는 단일 비트 상태와 호환될 수 있도록 하기 위해, 멀티비트 경우에서도 0에서 1로의 천이를 피할 수 있다. 그러므로, 도 1에 도시된 플래시 셀이 프로그래밍되지 않고, 이에 따라 상태 비트는 예를 들어 "1,0"에서 "0,1"로 천이되지 않는다. 셀을 잘못된 상태로 남게하는 전력 손실의 경우, 0에서 1로의 상태 비트 천이가 허용된다면 정확한 상태는 판별될 수 없다. 이것은 다수의 비트 전력 손실 복구 시스템이 제공되어 단일 멀티레벨 메모리 셀에 하나 이상의 상태가 존재한다는 사실을 보상할 수 있다. 그러므로, 상태 비트를 0에서 1로 변경하는 천이 동안, 시스템은 셀을 때로는 "1,0" 상태 비트를 판독하고 때로는 "0,1" 상태 비트를 판독하는 불확정한 상태에 있게 하는 전력 손실의 가능성을 피할 수 있다.
도 1에 도시된 유형의 장치에서, 셀 당 두 개의 비트를 사용하면, 단일 메모리 셀은 네 개의 가능한 상태 비트 상태, 즉 11, 10, 01 및 00을 갖는다. 이 상태는 프로그램 또는 기록 동작 동안 전력이 손실되는 경우, 다음 상태로 복구되는 것이 항상 가능하도록 정의될 수 있다. 전력이 손실되어도 데이터를 보존할 수 있도록, 셀 당 비트가 두 개인 장치 내의 각각의 셀이 하나의 상태를 나타낸다. 이것은 비확정된 상태를 야기하는 셀의 수를 보다 적게 한다.
그러므로, 셀은 레벨 0에서 레벨 1로, 레벨 1에서 레벨 3으로, 유사하게 레벨 2에서 레벨 3으로 천이할 수 있다. 그러나, 일 실시예에서 다른 천이는 허용되지 않는다. 임의의 다른 천이는 셀 당 비트가 두 개인 시스템에서 0 비트에서 1 비트로의 천이를 포함한다.
도 2를 참조하면, 메모리 셀의 초기화 시, 소프트웨어(10)는 예를 들어 셀 당 비트가 두 개인 예에서 메모리 셀이 최상위 및 최하위 비트 모두에 대해 1의 값을 갖는 상태 비트를 갖는지를 판별할 수 있다. 물론 다른 실시예는 두 개의 비트보다 많은 상태 비트를 가질 수 있다.
전력 장애 후, 양 상태 비트 모두가 1인 경우, 프로그램 동작은 이루어지지 않은 것으로 추정된다. 그 경우에는, 블록(14)에서 나타낸 바와 같이, 비트들은 "1" 상태 비트로 남겨진다.
반대로, 다이아몬드(12)에서 판별된 바와 같이 두 비트 모두가 1이 아닌 경우, 두 비트 모두는 1로 바뀌고, 기록 동작은 이루어진 것으로 추정된다. 그러므로, 일 실시예에서 상태 비트는 항상 0에서 1로 천이되고 0에서 1로는 결코 천이되지 않는다.
도 3을 참조하면, 소프트웨어(20)는 정상적 판독 동작 동안, 즉 메모리 셀의 초기화 이후 상태를 확인한다. 판독이 이루어진 경우, 다이아몬드(24)에서의 체크는 상태 비트의 최상위 비트가 1인지를 판별한다. 그러한 경우, 블록(26)에서 나타낸 바와 같이, 기록 동작은 이루어지지 않은 것으로 추정된다. 그렇지 않은 경우, 블록(28)에서 나타낸 바와 같이, 기록 동작은 이루어진 것으로 추정된다.
끝으로, 도 4를 참조하면, 멀티레벨 메모리(30)는 버스(32)를 통해 소자(36)에 결합되는 프로세서(34)를 포함할 수 있다. 소자(36)는 메모리 셀 어레이(38), 인터페이스 제어기(40) 및 기록 상태 머신(42)을 포함할 수 있다. 기록 상태 머신(42)은 메모리 어레이(28)에 기록하는 역할을 한다. 인터페이스 제어기(40)는 메모리 어레이(38)의 판독 동작을 제어할 수 있다. 인터페이스 제어기(40)는 일 실시예에서 프로그램(10, 20)을 저장할 수 있다.
소프트웨어 제어가 사용되는 실시예가 예시되어 있다. 물론, 하드와이어 실시예도 사용될 수 있다. 또한, 본 발명의 실시예들은 두 개의 상태 비트만을 사용하는 것과 관련하여 설명되고 있지만, 본 발명은 다수의 상태 비트 및 다수의 레벨을 갖는 멀티레벨 메모리 셀에 적용될 수 있다.
본 발명은 제한된 수의 실시예에 관해서 설명되고 있지만, 당업자라면 그로부터 다수의 수정 및 변형이 가능하다는 것을 이해할 것이다. 첨부되는 청구의 범위는 본 발명의 진정한 사상 및 범주 내에 이러한 모든 수정 및 변형을 포괄하고자 하는 것이다.

Claims (26)

  1. 멀티레벨 메모리에 셀 당 적어도 두 개의 상태 비트를 제공하는 단계와,
    전력 손실 이후 상기 상태 비트를 사용하여 상기 셀의 프로그래밍 상태를 판별하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    0에서 1로의 상태 비트 천이를 방지하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서,
    초기화 시, 적어도 두 개의 상태 비트가 모두 1인지를 판별하는 단계를 포함하는 방법.
  4. 제 3 항에 있어서,
    양 상태 비트 모두가 1인 경우, 프로그래밍 동작이 이루어지지 않았다는 것을 나타내는 방법.
  5. 제 3 항에 있어서,
    양 상태 비트 모두가 1이 아닌 경우, 양 비트를 0으로 변경하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서,
    판독 동작이 발생한 경우, 최상위 상태 비트가 1인지를 판별하는 단계를 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 최상위 상태 비트가 1인 경우, 기록 동작이 이루어지지 않았다는 것을 나타내는 방법.
  8. 제 7 항에 있어서,
    상기 최상위 비트가 1이 아닌 경우, 상기 기록 동작이 이루어졌다는 것을 나타내는 방법.
  9. 프로세서 기반 시스템으로 하여금,
    멀티레벨 메모리에 셀 당 적어도 두 개의 상태 비트를 제공하게 하고,
    전력 손실 이후 상기 상태 비트를 사용하여 상기 셀의 프로그래밍 상태를 판별하게 하는
    인스트럭션을 저장하는 매체를 포함하는 제품.
  10. 제 9 항에 있어서,
    프로세서 기반 시스템으로 하여금 0에서 1로의 상태 비트 천이를 방지하게 하는 인스트럭션을 저장하는 매체를 포함하는 제품
  11. 제 9 항에 있어서,
    프로세서 기반 시스템으로 하여금, 초기화 시, 적어도 두 개의 상태 비트가 모두 1인지를 판별하게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  12. 제 11 항에 있어서,
    프로세서 기반 시스템으로 하여금 양 상태 비트 모두가 1인 경우 프로그래밍 동작이 이루어지지 않았다는 것을 나타내게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  13. 제 11 항에 있어서,
    프로세서 기반 시스템으로 하여금 양 상태 비트 모두가 1이 아닌 경우 양 비트를 0으로 변경하게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  14. 제 9 항에 있어서,
    프로세서 기반 시스템으로 하여금 최상위 상태 비트가 1인지를 판독 동작 동안 판별하게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  15. 제 14 항에 있어서,
    프로세서 기반 시스템으로 하여금 상기 최상위 상태 비트가 1인 경우 상기 판독 동작이 이루어지지 않았다는 것을 나타내게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  16. 제 15 항에 있어서,
    프로세서 기반 시스템으로 하여금 상기 최상위 비트가 1이 아닌 경우 상기 기록 동작이 이루어졌다는 것을 나타내게 하는 인스트럭션을 저장하는 매체를 포함하는 제품.
  17. 적어도 두 개의 상태 비트를 갖는 셀과,
    전력 손실 이후 상기 상태 비트를 이용하여 상기 셀의 프로그래밍 상태를 판별하는 인터페이스
    를 포함하는 멀티레벨 메모리.
  18. 제 17 항에 있어서,
    상기 인터페이스는 0에서 1로의 상태 비트 천이를 방지하는 메모리.
  19. 제 17 항에 있어서,
    상기 인터페이스는, 초기화 시, 적어도 두 개의 상태 비트가 모두 1인지를 판별하는 메모리.
  20. 제 19 항에 있어서,
    양 상태 비트 모두가 1인 경우, 상기 인터페이스는 프로그래밍 동작이 이루어지지 않았다는 것을 나타내는 메모리.
  21. 제 19 항에 있어서,
    초기화 이후, 상기 인터페이스는 양 상태 비트 모두가 1이 아닌 경우 양 비트를 0으로 설정하는 메모리.
  22. 제 17 항에 있어서,
    상기 인터페이스는 최상위 상태 비트가 1인지를 판독 동작 동안 판별하는 메모리.
  23. 제 22 항에 있어서,
    상기 최상위 상태 비트가 1인 경우, 상기 인터페이스는 상기 기록 동작이 이루어지지 않았다는 것을 나타내는 메모리.
  24. 제 23 항에 있어서,
    상기 최상위 비트가 1이 아닌 경우, 상기 인터페이스는 상기 기록 동작이 이루어졌다는 것을 나타내는 메모리.
  25. 제 17 항에 있어서,
    상기 인터페이스는 상태 머신인 메모리.
  26. 제 17 항에 있어서,
    상기 메모리는 플래시 메모리인 메모리.
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