JPH01223698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01223698A JPH01223698A JP63048222A JP4822288A JPH01223698A JP H01223698 A JPH01223698 A JP H01223698A JP 63048222 A JP63048222 A JP 63048222A JP 4822288 A JP4822288 A JP 4822288A JP H01223698 A JPH01223698 A JP H01223698A
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Links
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わり、特に、複数の記憶セ
ルの内容の多数決に基づいて真の内容を決定する半導体
記憶装置に関する。
ルの内容の多数決に基づいて真の内容を決定する半導体
記憶装置に関する。
一般の不輝発性半導体記憶装置においては、半導体基板
のＰＮ接合に逆バイアス電圧を印加してなだれ現象を惹
起させ、なだれ現象によって生じた高エネルギのキャリ
アをフローティングゲートに蓄積して情報を記憶させる
。
のＰＮ接合に逆バイアス電圧を印加してなだれ現象を惹
起させ、なだれ現象によって生じた高エネルギのキャリ
アをフローティングゲートに蓄積して情報を記憶させる
。
一方、情報を書き換えるためには、紫外線等を照射し、
蓄積されているキャリアを逆電界をかけて放電した後、
再び情報の書き込みを行う、しかしながら、かかる情報
の書き換え゛ が多数回繰り返されるうちに記憶素子の
特性が劣化し、データの保持不良が発生する。また、コ
ンデンサをデータ蓄積手段として用いた１トランジスタ
型のダイナミック（揮発性）半導体記憶装置においては
、Ｘ線等によってコンデンサに蓄積された負荷が減少す
ることにより、保持データが反転し、誤動作に至るとい
うソフトエラーの問題が存している。このような保持情
報の信頼性の低下を防止するために、記憶される１バイ
ト分の情報に対し４ビットのパリティビットを付加する
か、全ビットをそれぞれ複数の記憶素子で構成し、これ
ら複数の記憶素子に記憶されている情報の多数決で真値
を判断する等の対策が施されている。
蓄積されているキャリアを逆電界をかけて放電した後、
再び情報の書き込みを行う、しかしながら、かかる情報
の書き換え゛ が多数回繰り返されるうちに記憶素子の
特性が劣化し、データの保持不良が発生する。また、コ
ンデンサをデータ蓄積手段として用いた１トランジスタ
型のダイナミック（揮発性）半導体記憶装置においては
、Ｘ線等によってコンデンサに蓄積された負荷が減少す
ることにより、保持データが反転し、誤動作に至るとい
うソフトエラーの問題が存している。このような保持情
報の信頼性の低下を防止するために、記憶される１バイ
ト分の情報に対し４ビットのパリティビットを付加する
か、全ビットをそれぞれ複数の記憶素子で構成し、これ
ら複数の記憶素子に記憶されている情報の多数決で真値
を判断する等の対策が施されている。
しかしながら、従来の多数決により真の値を判別する半
導体記憶装置においては、情報の書き込み、消去の頻度
に関係な（固定数（複数）の記憶素子に保持させていた
ので、多数決に依存する必要のない情報も複数の記憶素
子に記憶されることになり、また、その固定数は最も書
き込み、消去の頻度が高い使用方法を想定して決定して
いる。そのため、単一の半導体記憶装置に保持可能な情
報量が制限されるという問題があった。
導体記憶装置においては、情報の書き込み、消去の頻度
に関係な（固定数（複数）の記憶素子に保持させていた
ので、多数決に依存する必要のない情報も複数の記憶素
子に記憶されることになり、また、その固定数は最も書
き込み、消去の頻度が高い使用方法を想定して決定して
いる。そのため、単一の半導体記憶装置に保持可能な情
報量が制限されるという問題があった。
さらに、書き込み、消去の頻度が異なると、記憶素子の
データ保持不良の発生する確立が高くなるので、同一ビ
ットを固定数の記憶素子に保持させても、書き込み、消
去の頻度の差により情報の信頼性に差が生じ、情報処理
上対処しにくいという問題点もあった。
データ保持不良の発生する確立が高くなるので、同一ビ
ットを固定数の記憶素子に保持させても、書き込み、消
去の頻度の差により情報の信頼性に差が生じ、情報処理
上対処しにくいという問題点もあった。
従って、本発明の目的は記憶可能な情ｆＩ４の制限を緩
和できる半導体記憶装置を提供することである。
和できる半導体記憶装置を提供することである。
本発明の他の目的は記憶可能な情報量を可変できる半導
体記憶装置を提供することである。
体記憶装置を提供することである。
本発明の更に他の目的は情報の信頼性が均一な半導体記
憶装置を提供することである。
憶装置を提供することである。
本発明は以上述べた目的を実現するため、同一ビット情
報を記憶させる記憶素子を複数指定し、複数の記憶素子
の情報の多数決論理に基づいて真価を決定するようにし
、そのとき情報の書き込み、消去の頻度に応じて変化す
る多数決制御信号によって同一ビットの情報を保持する
記憶素子数を変更できるようにした半導体記憶装置を提
供する。従って、その頻度が少ないときは、多数決論理
によらない記憶モードを採用する。
報を記憶させる記憶素子を複数指定し、複数の記憶素子
の情報の多数決論理に基づいて真価を決定するようにし
、そのとき情報の書き込み、消去の頻度に応じて変化す
る多数決制御信号によって同一ビットの情報を保持する
記憶素子数を変更できるようにした半導体記憶装置を提
供する。従って、その頻度が少ないときは、多数決論理
によらない記憶モードを採用する。
即ち、本発明の半導体記憶装置は、１ビツトの情報に対
して１個以上の複数の記憶セルをアドレス指定し、書込
時には前記複数の記憶セルから複数の情報を読み出し、
前記複数の情報についての多数決論理に基づいて真価を
決定する不輝発性半導体記憶装置において、１ビットの
情報に対して複数の記憶セルをアドレス指定するアドレ
ス手段と１ 、 情報の書き込み、消去の頻度に応じて変化する多数
決制御信号を発生する信号発生手段と、 前記多数決制御信号に基づいて前記複数の記憶セルの数
を変更する制御手段を有する。
して１個以上の複数の記憶セルをアドレス指定し、書込
時には前記複数の記憶セルから複数の情報を読み出し、
前記複数の情報についての多数決論理に基づいて真価を
決定する不輝発性半導体記憶装置において、１ビットの
情報に対して複数の記憶セルをアドレス指定するアドレ
ス手段と１ 、 情報の書き込み、消去の頻度に応じて変化する多数
決制御信号を発生する信号発生手段と、 前記多数決制御信号に基づいて前記複数の記憶セルの数
を変更する制御手段を有する。
本発明では、複数の記憶セルを使用しない単一記憶セル
方式と、複数の記憶セルを使用する多数決記憶セル方式
との間の切り換えを含むものとする。従って、前記複数
の記憶セルの数をｎとするとき、ｎ−１，３，５，７−
曲−−−−−−とする。以下の実施例では、ｎ＝３およ
びｎ＝１の場合について説明する。
方式と、複数の記憶セルを使用する多数決記憶セル方式
との間の切り換えを含むものとする。従って、前記複数
の記憶セルの数をｎとするとき、ｎ−１，３，５，７−
曲−−−−−−とする。以下の実施例では、ｎ＝３およ
びｎ＝１の場合について説明する。
次に本発明の半導体記憶装置の実施例について図面を参
照して説明する。
照して説明する。
第１図は本発明の基本的構成を示すブロック図であり、
ｌは不輝発性メモリアレイ、２はアドレスデコーダ、３
は多数決回路を含む読み出し／書き込みバッファ回路を
表す、４は多数決信号制御回路であり、多数決制御信号
ＣＳを形成する。この制御信号ＣＳは書き込み、消去の
頻度に応じて変化し、多数決論理に従った読み出し、ま
たは書き込みを制御する。ここで述べている多数決論理
とは、３ビットの多数決の場合、同一の内容の２ビット
の情報を出力とし、５ビットの多数決の場合、同一の内
容の３ビットの情報を出力するものであり、その多数決
の値を真の値として出力することを意味する。
ｌは不輝発性メモリアレイ、２はアドレスデコーダ、３
は多数決回路を含む読み出し／書き込みバッファ回路を
表す、４は多数決信号制御回路であり、多数決制御信号
ＣＳを形成する。この制御信号ＣＳは書き込み、消去の
頻度に応じて変化し、多数決論理に従った読み出し、ま
たは書き込みを制御する。ここで述べている多数決論理
とは、３ビットの多数決の場合、同一の内容の２ビット
の情報を出力とし、５ビットの多数決の場合、同一の内
容の３ビットの情報を出力するものであり、その多数決
の値を真の値として出力することを意味する。
第２図は１６ビットのアドレスデコーダ２の出力（ＬＯ
〜Ｌ３）を示す。この場合、アドレスデコーダ２の出力
を７ビットの多数決論理番地として使用すると、例えば
、ＬＳＢが「０」の場合、△を付し、これをＡ７１とす
る。
〜Ｌ３）を示す。この場合、アドレスデコーダ２の出力
を７ビットの多数決論理番地として使用すると、例えば
、ＬＳＢが「０」の場合、△を付し、これをＡ７１とす
る。
ＬＳＢが「１」の場合、Ａ？２とする。このようにして
、２番地群を作ることができる。同様に、５ビットだけ
の多数決論理番地を２番地群作ることができ、その内の
１つの番地群に口を付し、Ａ５１とする。更に、３ビッ
トだけの多数決論理番地はＬｌとＬｏとに基づき５番地
群作ることができる。その内の１つの番地群に・を付し
、Ａ３２とする。これらの多数決論理番地は予め回路的
に用意しておき、多数決制御信号回路４で発生させられ
るようにしておいても良い。第２図の場合、次のような
デコーダ出力を作ることができる。Ａ７１、Ａ７２は７
ビットの多数決論理番地、Ａ５１、Ａ５２は５ビットの
多数決論理番地、Ａ３１〜Ａ３５は３ビットの多数決論
理番地を表す。
、２番地群を作ることができる。同様に、５ビットだけ
の多数決論理番地を２番地群作ることができ、その内の
１つの番地群に口を付し、Ａ５１とする。更に、３ビッ
トだけの多数決論理番地はＬｌとＬｏとに基づき５番地
群作ることができる。その内の１つの番地群に・を付し
、Ａ３２とする。これらの多数決論理番地は予め回路的
に用意しておき、多数決制御信号回路４で発生させられ
るようにしておいても良い。第２図の場合、次のような
デコーダ出力を作ることができる。Ａ７１、Ａ７２は７
ビットの多数決論理番地、Ａ５１、Ａ５２は５ビットの
多数決論理番地、Ａ３１〜Ａ３５は３ビットの多数決論
理番地を表す。
Ａ７１＝τ丁・Ｌｌ・Ｌ２・Ｌ３
Ａ７２＝Ｌ Ｏ−Ｌ １・Ｌ −Ｌ ′Ａ３１＝
Ｌ了・Ｌｌ・Ｌ −Ｌ ・ｒＴτＴ丁Ａ３２＝ＬＯ・Ｌ
ｌ・Ｌ２・Ｌ３・Ｌ２・Ｌ３Ａ３１＝τ■τＬｌ−Ｌ２
・Ｌ３ Ａ３２＝丁丁・１丁−”ＵＴ７τ丁 Ａ３３＝ｒ丁・Ｌｌ・Ｌ２・Ｌ３ Ａ３４＝ＬＯ・τ１−Ｌ２・Ｌ３ Ａ３５＝ＬＯ・Ｌｌ・τＴττ丁 上記のアドレスデコーダ出力と単一出力１６ビットのデ
コーダ出力を用意し、メモリ使用者はこれらを任意に組
み合わせて使用する。
Ｌ了・Ｌｌ・Ｌ −Ｌ ・ｒＴτＴ丁Ａ３２＝ＬＯ・Ｌ
ｌ・Ｌ２・Ｌ３・Ｌ２・Ｌ３Ａ３１＝τ■τＬｌ−Ｌ２
・Ｌ３ Ａ３２＝丁丁・１丁−”ＵＴ７τ丁 Ａ３３＝ｒ丁・Ｌｌ・Ｌ２・Ｌ３ Ａ３４＝ＬＯ・τ１−Ｌ２・Ｌ３ Ａ３５＝ＬＯ・Ｌｌ・τＴττ丁 上記のアドレスデコーダ出力と単一出力１６ビットのデ
コーダ出力を用意し、メモリ使用者はこれらを任意に組
み合わせて使用する。
例えば、７ビットの多数決論理番地Ａ７１を１番地、３
ビットの多数決論理番地Ａ３４、Ａ３５の２番地、その
他車一番地３番地の組み合わせで構成することが可能で
ある。次に読み出し時には多数決制御信号ＣＳにより読
み出し／書き込みバッファ回路３内の多数決論理回路が
７ビットの場合、３ビットの場合で制御される。また、
読み出し時のアドレスの選択はスタティックで同時に選
択する方法と時分割で選択し、読み出した結果をラッチ
回路に順次入力していく方法のどちらでも可能である。
ビットの多数決論理番地Ａ３４、Ａ３５の２番地、その
他車一番地３番地の組み合わせで構成することが可能で
ある。次に読み出し時には多数決制御信号ＣＳにより読
み出し／書き込みバッファ回路３内の多数決論理回路が
７ビットの場合、３ビットの場合で制御される。また、
読み出し時のアドレスの選択はスタティックで同時に選
択する方法と時分割で選択し、読み出した結果をラッチ
回路に順次入力していく方法のどちらでも可能である。
本方式はもちろんマイクロコンピュータと同一チップで
構成し、命令により制御することも可能である。
構成し、命令により制御することも可能である。
第３図を参照して本発明の具体的実施例について説明す
る。
る。
メモリセルアレイ１１．１２はワードｉＷＬ。
〜Ｗ Ｌ ｎと、３つのグループのデジットＸＤＡＯ−
ＤＡＴ、ＤＢＯ−ＤＢ？、ＤＣＯ−ＤＣ７と、各ワード
線とデジット線にそれぞれ接続されたメモリセルＭＣを
有する。行デコーダ（図示せず）は行アドレス信号ＡＲ
Ｏ−ＡＲｍを受けてワード線ＷＬＯ〜ＷＬｎの一つを選
択する。列選択回路１３は列デコーダ１４からの列デコ
ード出力ＡＯ−Ａ７、ＢＯ−Ｂ７、Ｃ０−Ｃ７を受け、
列デコード出力の後、選択された出力、例えば、Ａ７が
選択された時、トラスファゲートＴＡ７をオンさせてデ
ジット線ＤＡＴをパスラインＲＢに接続する。このよう
な行選択、列選択は周知のものである０本実施例では、
デジット線ＤＡＯ−ＤＡ７、ＤＢ ０−ＤＢ ？、ＤＣ
Ｏ−ＤＣ？、列デコード出力ＡＯ−Ａ？、ＢＯ−Ｂ７、
Ｃｏ−Ｃ７、列選択用トランスファゲートＴＡ ０−Ｔ
Ａ ７、ＴＢ Ｏ−ＴＢ ７、ＴＣＯ−Ｔｅ３は３つの
グループにそれぞれ区分されている。パスラインＲＢは
センスアンプ１７を介して多数決読み出し回路１８に入
力される。
ＤＡＴ、ＤＢＯ−ＤＢ？、ＤＣＯ−ＤＣ７と、各ワード
線とデジット線にそれぞれ接続されたメモリセルＭＣを
有する。行デコーダ（図示せず）は行アドレス信号ＡＲ
Ｏ−ＡＲｍを受けてワード線ＷＬＯ〜ＷＬｎの一つを選
択する。列選択回路１３は列デコーダ１４からの列デコ
ード出力ＡＯ−Ａ７、ＢＯ−Ｂ７、Ｃ０−Ｃ７を受け、
列デコード出力の後、選択された出力、例えば、Ａ７が
選択された時、トラスファゲートＴＡ７をオンさせてデ
ジット線ＤＡＴをパスラインＲＢに接続する。このよう
な行選択、列選択は周知のものである０本実施例では、
デジット線ＤＡＯ−ＤＡ７、ＤＢ ０−ＤＢ ？、ＤＣ
Ｏ−ＤＣ？、列デコード出力ＡＯ−Ａ？、ＢＯ−Ｂ７、
Ｃｏ−Ｃ７、列選択用トランスファゲートＴＡ ０−Ｔ
Ａ ７、ＴＢ Ｏ−ＴＢ ７、ＴＣＯ−Ｔｅ３は３つの
グループにそれぞれ区分されている。パスラインＲＢは
センスアンプ１７を介して多数決読み出し回路１８に入
力される。
列デコーダ１４中の群デコーダ１５は２ビットの列アド
レス信号ＰＫ２、ＰＸ３についてそれぞれインバータ２
１．２２によって補信号を生成させ、これらの信号をＮ
ＯＲゲート２３．２４．２５でデコードすることによっ
て群デコード信号ＰＡ、ＰＢ、ＰＣを発生している。群
デコード信号ＰＡ、ＰＢ、ＰＣはそれぞれデコード信号
群ＡＯ−Ａ７、ＢＯ−Ｂ７、Ｃ０−Ｃ７を選択する信号
である。３ビットのアドレス信号ＰＫＩ、ＰＫＯ，ＰＪ
３を受けるビット選択デコーダ１６は各列群ＡＯ−Ａ７
、ＢＯ−Ｂ７、Ｃ０−Ｃ７の内の１つを選択するデコー
ダであり、インバータ４７．４８．４９、ＲＯＭ５０を
有している。ここでは、２つの出力線ＲＤＯ，ＲＤ７に
ついて代表的に図示している。ＮＯＲゲート２６．２７
．２８はタイミング信号Ｍ、、Ｍ２ 、Ｍ３をリセット
信号■によってＡＮＤゲート２９．３１．３３にそれぞ
れゲートするものである。ＡＮＤゲート２９．３Ｌ ３
３は多数決制御信号Ｃ３がローレベルの時にそれぞれタ
イミング信号Ｍｒ 、Ｍｚ 、Ｍ３をＮ。
レス信号ＰＫ２、ＰＸ３についてそれぞれインバータ２
１．２２によって補信号を生成させ、これらの信号をＮ
ＯＲゲート２３．２４．２５でデコードすることによっ
て群デコード信号ＰＡ、ＰＢ、ＰＣを発生している。群
デコード信号ＰＡ、ＰＢ、ＰＣはそれぞれデコード信号
群ＡＯ−Ａ７、ＢＯ−Ｂ７、Ｃ０−Ｃ７を選択する信号
である。３ビットのアドレス信号ＰＫＩ、ＰＫＯ，ＰＪ
３を受けるビット選択デコーダ１６は各列群ＡＯ−Ａ７
、ＢＯ−Ｂ７、Ｃ０−Ｃ７の内の１つを選択するデコー
ダであり、インバータ４７．４８．４９、ＲＯＭ５０を
有している。ここでは、２つの出力線ＲＤＯ，ＲＤ７に
ついて代表的に図示している。ＮＯＲゲート２６．２７
．２８はタイミング信号Ｍ、、Ｍ２ 、Ｍ３をリセット
信号■によってＡＮＤゲート２９．３１．３３にそれぞ
れゲートするものである。ＡＮＤゲート２９．３Ｌ ３
３は多数決制御信号Ｃ３がローレベルの時にそれぞれタ
イミング信号Ｍｒ 、Ｍｚ 、Ｍ３をＮ。
Ｒゲート３５．３６．３７に伝達し、また、ＮＯＲゲー
ト３５．３６．３７には、群デコード信号ＰＡ。
ト３５．３６．３７には、群デコード信号ＰＡ。
ＰＢ、ＰＣ，タイミング信号Ｍ、 、および多数決制御
信号ＣＳをそれぞれ受けるＡＮＤゲート３０．３２．３
４の出力がチップ選択信号ＣＨＩＰと共に入力されてい
る。ＮＯＲゲート３５の出力はインバータ３８、ＮＡＮ
Ｄゲート４１を介してＡ群（７）ＮＯＲゲート４４−０
〜４４−７に入力されている。ＮＯＲゲート３６の出力
はインバータ３９、ＮＡＮＤゲート４２を介してＢ群の
ＮＯＲゲート４５−０〜４４−７に入力されている。Ｎ
ＯＲゲート３７の出力はインバータ４０゜ＮＡＮＤゲー
ト４３を介してＣ群のＮＯＲゲート４６−０〜４６−７
に入力されている。
信号ＣＳをそれぞれ受けるＡＮＤゲート３０．３２．３
４の出力がチップ選択信号ＣＨＩＰと共に入力されてい
る。ＮＯＲゲート３５の出力はインバータ３８、ＮＡＮ
Ｄゲート４１を介してＡ群（７）ＮＯＲゲート４４−０
〜４４−７に入力されている。ＮＯＲゲート３６の出力
はインバータ３９、ＮＡＮＤゲート４２を介してＢ群の
ＮＯＲゲート４５−０〜４４−７に入力されている。Ｎ
ＯＲゲート３７の出力はインバータ４０゜ＮＡＮＤゲー
ト４３を介してＣ群のＮＯＲゲート４６−０〜４６−７
に入力されている。
３ビットの多数決読み出し動作の時には多数決制御信号
Ｃ８はローレベルであり、信号ＰＡ、ＰＢ、ＰＣを受け
るＡＮＤゲート３０゜３２．３４がタイミング信号Ｍ＋
、Ｍｔ 、Ｍ３に同期してハイレベルとなる０例えば
、群デコード信号ＰＡがハイの時はタイミング信号Ｖ、
がローであるとＡ群のＮＯＲゲート４４−〇〜４４−７
にローレベルを入力するため、Ａ群のゲートの内、デコ
ーダ１６で選択された一つが能動状態となる。同様に、
タイミング信号−Ｍ−２、”Ｍ、がローレベルの時には
群デコード信号ＰＢ、ＰＣがハイならＢ群、Ｃ群のＮＯ
Ｒゲートの内の１つがデコーダ１６によってそれぞれ活
性化される。よって、タイミング信号■１がローレベル
のタイミングでＤＡＯ〜ＤＡＴの内の１つが、タイミン
グ信号■２でＤＢＯ〜ＤＢ７の内の１つが、タイミング
信号■、でＤＣＯ〜ＤＣ７の内１つが順次読み出される
。タイミング信号Ｍ、で読み出されたデータは多数決読
み出し回路１８でインバータ６０の出力としてインバー
タ５６．５７によるラッチ回路によって保持され、タイ
ミング信号■３のデータは直接ＡＮＤゲート５４．５５
に入力される。このため、３つのＡＮＤＮＯゲート、５
４．５５はＯＲゲート５２を介してタイミング信号Ｍ３
で多数決の結果を下表の通り出力する。
Ｃ８はローレベルであり、信号ＰＡ、ＰＢ、ＰＣを受け
るＡＮＤゲート３０゜３２．３４がタイミング信号Ｍ＋
、Ｍｔ 、Ｍ３に同期してハイレベルとなる０例えば
、群デコード信号ＰＡがハイの時はタイミング信号Ｖ、
がローであるとＡ群のＮＯＲゲート４４−〇〜４４−７
にローレベルを入力するため、Ａ群のゲートの内、デコ
ーダ１６で選択された一つが能動状態となる。同様に、
タイミング信号−Ｍ−２、”Ｍ、がローレベルの時には
群デコード信号ＰＢ、ＰＣがハイならＢ群、Ｃ群のＮＯ
Ｒゲートの内の１つがデコーダ１６によってそれぞれ活
性化される。よって、タイミング信号■１がローレベル
のタイミングでＤＡＯ〜ＤＡＴの内の１つが、タイミン
グ信号■２でＤＢＯ〜ＤＢ７の内の１つが、タイミング
信号■、でＤＣＯ〜ＤＣ７の内１つが順次読み出される
。タイミング信号Ｍ、で読み出されたデータは多数決読
み出し回路１８でインバータ６０の出力としてインバー
タ５６．５７によるラッチ回路によって保持され、タイ
ミング信号■３のデータは直接ＡＮＤゲート５４．５５
に入力される。このため、３つのＡＮＤＮＯゲート、５
４．５５はＯＲゲート５２を介してタイミング信号Ｍ３
で多数決の結果を下表の通り出力する。
一方、１ビット読み出し動作時には多数決制御信号Ｃ３
はハイレベルであり（多数決論理全必要としない）、Ａ
ＮＤ回路３ｏ、３２．３４は群デコード信号ＰＡ、ＰＢ
、ＰＣとタイミング信号Ｍ３で選ばれたものだけ能動状
態にする。従って、Ａ群、Ｂ群、Ｃ群のうちの１つだけ
が選択される。この時には多数決読み出し回路１８はイ
ンバータ６２へ出力するＮｏＲ回路５１がローレベルと
な゛るため、インバータ６１の出力を受けるランチ回路
５８．５９はランチ回路として動作せず、タイミング信
号Ｍ３で読み出される出力が３人力の多数決回路の２人
力に入力されることになるため、３ビット読み出しと同
様に動作する。
はハイレベルであり（多数決論理全必要としない）、Ａ
ＮＤ回路３ｏ、３２．３４は群デコード信号ＰＡ、ＰＢ
、ＰＣとタイミング信号Ｍ３で選ばれたものだけ能動状
態にする。従って、Ａ群、Ｂ群、Ｃ群のうちの１つだけ
が選択される。この時には多数決読み出し回路１８はイ
ンバータ６２へ出力するＮｏＲ回路５１がローレベルと
な゛るため、インバータ６１の出力を受けるランチ回路
５８．５９はランチ回路として動作せず、タイミング信
号Ｍ３で読み出される出力が３人力の多数決回路の２人
力に入力されることになるため、３ビット読み出しと同
様に動作する。
以上の実施例では、１ビットと、３ビントの多数決論理
の間で動作の切り換えを行ったが、他のビット間、例え
ば、７ビットと５ビットの多数決論理の間で動作の切り
換えを行うこともできる。
の間で動作の切り換えを行ったが、他のビット間、例え
ば、７ビットと５ビットの多数決論理の間で動作の切り
換えを行うこともできる。
以上説明したように、本発明の半導体記憶装置によると
、１個以上の複数の記憶素子に同一ビットの情報を書き
込み、あるいは読み出して多数決論理に従い真値を決定
するようにし、そのとき書き込み、消去の頻度に応じて
同一ビットの情報を保持する記憶素子数を変更できるよ
うにしたため、不輝発性メモリ等の記憶素子のデータ保
持不良等の発生確立を少なくし、これによって書き込み
、消去の頻度の影響を排除し、データの信輔性を上げる
ことができる。
、１個以上の複数の記憶素子に同一ビットの情報を書き
込み、あるいは読み出して多数決論理に従い真値を決定
するようにし、そのとき書き込み、消去の頻度に応じて
同一ビットの情報を保持する記憶素子数を変更できるよ
うにしたため、不輝発性メモリ等の記憶素子のデータ保
持不良等の発生確立を少なくし、これによって書き込み
、消去の頻度の影響を排除し、データの信輔性を上げる
ことができる。
第１図は本発明の基本的構成を示すブロック図、第２図
は多数決制御のモードを説明する図、第３図は本発明の
具体的実施例を示すブ白ツク図である。 符号の説明 ■ 不輝発性メモリアレイ ２−−〜− アドレスデコーダ ３−−−一読み出し／書き込みハソファ４ − 多数決
信号制御回路 １１．１２−−−一不輝発性メモリアレイ１３−
列選択回路 １４− 列デコーダ１５−一一一−−
群デコーダ １６ −ビット選択デコーダ １７〜−− センスアンプ １８ −−一多数決読み出し回路
は多数決制御のモードを説明する図、第３図は本発明の
具体的実施例を示すブ白ツク図である。 符号の説明 ■ 不輝発性メモリアレイ ２−−〜− アドレスデコーダ ３−−−一読み出し／書き込みハソファ４ − 多数決
信号制御回路 １１．１２−−−一不輝発性メモリアレイ１３−
列選択回路 １４− 列デコーダ１５−一一一−−
群デコーダ １６ −ビット選択デコーダ １７〜−− センスアンプ １８ −−一多数決読み出し回路
Claims (1)
- 【特許請求の範囲】 １ビットの情報に対して１個以上の複数の 記憶セルをアドレス指定し、書込時には前記複数の記憶
セルから複数の情報を読み出し、前記複数の情報につい
ての多数決論理に基づいて真値を決定する不輝発性半導
体記憶装置において、 １ビットの情報に対して複数の記憶セルを アドレス指定するアドレス手段と、 情報の書き込み、消去の頻度に応じて変化 する多数決制御信号を発生する信号発生手段と、 前記多数決制御信号に基づいて前記複数の 記憶セルの数を変更する制御手段を有することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048222A JPH01223698A (ja) | 1988-03-01 | 1988-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048222A JPH01223698A (ja) | 1988-03-01 | 1988-03-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223698A true JPH01223698A (ja) | 1989-09-06 |
Family
ID=12797391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048222A Pending JPH01223698A (ja) | 1988-03-01 | 1988-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
-
1988
- 1988-03-01 JP JP63048222A patent/JPH01223698A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
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