JPS62143295A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデータの読み出し速度を速めた半導体メモリ
に関する。

［発明の技術的背景］ 本発明者は特開昭５３−１１７３４０＠の出願において
、非選択列線の電位を電圧センス回路の＠値電圧近辺に
保持することにより、データの読み出し速度を向上させ
るようにした半導体メモリを提案した。この半導体メモ
リは第４図に示すように、例えば列選択信号ＹＯがゲー
トに供給されている列選択用のトランジスタ６１がオフ
のとき、つまり列！！８１６２が選択されていないとき
、信号ＹＯによりトランジスタ６３もオフにされている
。ここで一つの行駆動信号ＸＯがゲートに供給されてい
るメモリセル６４がオンすると、列線６２の電位はアー
ス電位となる。このとき、この列線６２の電位がゲート
に供給されているトランジスタ６５はオフ状態であるの
で、トランジスタ６６のゲートはトランジスタ６７を介
して電源電圧ＶＣに向かって上昇する。すると、トラン
ジスタ６６がオン状態となり、このトランジスタ６６を
介して列１ｉ１６２が充電されるので、この後、列線６
２の電位は上昇する。これによりトランジスタ６５はオ
ン状態となり、トランジスタ６６のゲート電位が降下す
る。これによりトランジスタ６６による列線６２の充電
が妨げられ、結局、列線６２はある電位つまりトランジ
スタ６Ｇとメモリ゛　セル６４による抵抗分割宵圧に落
着く。そしてこの電位を電圧センス回路６８の閾値電圧
近辺に設定しておけば、次にこの列線６２が選択されて
トランジスタ６１がオン状態になったとき、この列線６
２の電位が電圧センス回路６８の閾値電圧を横切るまで
の時間が極めて短くなる。従って、電圧センス回路６８
に対して迅速にメモリセルのデータを伝えることができ
、これによってデータの読み出し速度の向上が達成され
ている。

［背景技術の問題点］ しかしながらこのような半導体メモリでは、非選択状態
の列線に接続されたメモリセルのうち、゛１″レベルに
されている行駆動信号によって導通状態にされているメ
モリセルを介して電源ＶＣとアースとの間に電流が流れ
る。最近の半導体メモリでは大容徂化に伴って非選択列
線の数が増加し、非選択列線で消費される電流が全消費
電流のうち非常に大きな占めるようになってきている。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータの読み出し速度が速く、しかも
消費電流も少な（することができる半導体メモリを提供
することにある。

［発明の概要］ 上記目的を達成するため、この発明にあっては、メモリ
セルアレイを複数のメモリブロックに分割し、またすべ
ての列線の電位を電圧センス回路の閾値電圧近辺に保持
し、選択されたメモリブロック内の選択された行線に接
続されているメモリセルの一端を選択的に基準電位に接
続することによってデータの読み出しを可能とし、他の
行線に接続されているメモリセル及び非選択のメモリブ
ロック内のメモリセルの一端は基準電位から切り離して
おくことにより、これらのメモリセルに電流が流れない
ようにしつつ列線の電位をセンス回路の閾値電圧近辺に
保持するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体メモリをデータの読み出
しを専用に行なう読み出し専用メモリ（ＲＯＭ）に実施
した場合の回路図である。一般にＲＯＭでは８ビツトの
データをパラレルに読み出す８ビツト出力型のものが多
いが、この実施例では説明を簡単にするために４ビツト
出力型のものが示されている。図において１０はそれぞ
れ複数のメモリセル１１からなるメモリセルアレイであ
り、ここではこのメモリセルアレイ１０として１２Ａ、
１２８　、１２０からなる三つのメモリブロックを示し
ている。そしてそれぞれのメモリブロック１２内ではメ
モリブロック１２Ａで例示するように、複数のメモリセ
ル１１が行方向及び列方向にマトリクス状に配置されて
いる。これらメモリセル１１は例えば閾値電圧の大小に
より“１”レベル、１１０　ＩＩレベルのデータを予め
記憶しており、同一行に配置されている４個のメモリセ
ル１１のゲートは複数の行線１３のうちの一つに並列に
接続され、同一列に配置されている複数のメモリセル１
１のドレインは４本の列線１４Ａのうちの一つに並列に
接続されている。

他のメモリブロック１２３．１２Ｃでも上記メモリブロ
ック１２△と同様に複数のメモリセル１１が行方向及び
列方向にマトリクス状に配置され、同一行に配置されて
いる４個のメモリセル１１のゲートが上記複数の行線１
３のうちの一つに並列に接続され、同一列に配置されて
いる複数のメモリセル１１のドレインはそれぞれ４本の
列線１４Ｂもしくは１４Ｃそれぞれのうちの一つに並列
に接続されている。

また上記各メモリブロック１２Ａ、１２８，１２０では
、各行線１３に対応してそれぞれ１個のＭＯＳトランジ
スタ１５が設けられている。このＭｏ８　ｌ〜ランジス
タ１５のゲートは対応する行＄１１３に接続されており
、その一端には対応する行１１１３にゲートが接続され
ている４個のメモリセル１１のソースが共通に接続され
ている。そして上記各メモリブロック１２内の全てのＭ
ＯＳトランジスタ１５の他端は共通に接続されている。

上記複数の行線１３には複数ビットの行アドレス信号が
供給される行デコーダ１Ｇの各デコード出力１ｉ　＠　
Ｘ　０１Ｘ１、Ｘ２、×３・・・がそれぞれ供給される
ようになっている。上記メモリブロック１２Ａに接続さ
れた４本の列ＩＥＪ　１４Ａの一端には４個の２ｊ線選
択用のＭｏＳトランジスタ１７Ａの各一端が接続されて
いる。そしてこれら４個の列線選択用のＭｏ８ｔ−ラン
ジスタ１７Ａのゲートには、２ビツトの列アドレス信号
が供給される列デコーダ１８の一つのデコード出力信号
ＹＯが並列に供給されるようになっている。さらにこの
メモリブロック１２Ａ内の上記ＭＯＳトランジスタ１５
の他端共通接続線１９Ａには、上記列デコード出力信号
ＹＯがゲートに供給されるＭｏ８　トランジスタ２０Ａ
の一端が接続されている。そしてこのＭｏＳトランジス
タ２ＯＡの他端はアースに接続されている。同様に上記
メモリブロック１２Ｂに接続された４本の列線１４Ｂの
各一端には４個の列線選択用のＭＯＳトランジスタ１７
Ｂそれぞれの各一端が接続され、これら４個の列線選択
用のＭＯＳトランジスタ１７Ｂのゲートには列デコーダ
１８の一つのデコード出力信号Ｙ１が並列に供給される
ようになっている。さらにこのメモリブロック１２Ｂ内
の上記ＭＯＳトランジスタ１５の他端共通接続線１９Ｂ
には、上記列デコード出力信号Ｙ１がゲートに供給され
るＭＯＳトランジスタ２０Ｂの一端が接続されている。

そしてこのＭＯＳトランジスタ２０［３の他端もアース
に接続されている。上記メモリブロック１２Ｃに接続さ
れた４本の列線１４Ｇの各一端には４個の列線選択用の
ＭＯＳトランジスタ１７Ｃそれぞれの一端が接続され、
これら４個の列線選択用のＭＯＳトランジスタ１７Ｃの
ゲートには列デコーダ１８の一つのデコード出力信号Ｙ
２が並列に供給されるようになっている。ざらにこのメ
モリブロック１２Ｃ内の上記ＭＯＳトランジスタ１５の
他端共通接続線１９Ｃには、上記列デコード出力信号Ｙ
１がゲートに供給されるＭＯＳトランジスタ２０Ｃの一
端が接続されている。そしてこのＭＯＳトランジスタ２
０Ｇの他端もアースに接続されている。

上記それぞれ４個のＭＯＳトランジスタ１７Ａ１１７Ｂ
、１７Ｇそれぞれの他端は各メモリブロック１２におい
て対応する列線毎に共通に接続され、それぞれの共通接
続点２１ないし２４には４個の各電圧センス回路２５な
いし２８が接続されている。また上記共通接続点２１な
いし２４には負荷素子としてのデプレッション型の〜１
０Ｓトランジスタ２９ないし３２それぞれの一端が接続
されており、これらＭＯＳトランジスタ２りないし３２
の他端は共に電源ＶＣに接続されている。さらに上記共
通接続点２１ないし２４には４個の各ＭＯＳトランジス
タ３３ないし３６の一端が接続されており、これらＭＯ
Ｓトランジスタ３３ないし３６の他端は共に電源ＶＣに
接続されている。そして電源ＶＣとアースとの間には、
電源電圧ＶＣを分割するための一対の抵抗３１及び３８
が直列接続されており、ここで得られた分割電圧が上記
ＭＯＳトランジスタ３３ないし３６それぞれのゲートに
並列に供給されている。そして上記ＭＯＳトランジスタ
２９ないし３２、ＭＯＳトランジスタ３３ないし３６及
び抵抗３７．３８からなる回路は、上記共通接続点２１
ないし２４それぞれの負荷回路３９を構成している。

上記各メモリブロック１２に接続されたそれぞれ４本の
列線１４Ａ、１４Ｂ、１４Ｃの各他端にはＭＯＳトラン
ジスタ４１それぞれの一端が接続されており、これら〜
１０Ｓ１−ランジスタ４１の他端は共に電源ＶＣに接続
されている。また電源ＶＣとアースとの間には、電源電
圧ＶＣを分割するための一対の抵抗４２及び４３が直列
接続されており、ここで得られた分割電圧が上記Ｎ１１
０Ｓトランジスタ４１それぞれのゲートに並列に供給さ
れている。

このような構成において、上記各ＭＯＳトランジスタ４
１のゲートには抵抗４２及び４３によって分割形成され
た電源電圧ＶＣよりも低い電圧が供給されている。ここ
でこれら各ＭＯＳトランジスタ４１の一端の電圧が電圧
センス回路２５ないし２８それぞれの閾値電圧近辺の値
となるように抵抗４２及び４３の抵抗比が設定されてい
るとすれば、各メモリブロック１２に接続された列Ｉ！
３１４それぞれはこれらＭｏＳトランジスタ４１それぞ
れを介して、電圧センス回路２５ないし２８それぞれの
閾１１１！電圧近辺の値に保持される。従って、全ての
列線１４の電圧は電圧センス回路２５ないし２８それぞ
れの閾値電圧近辺の値に保持される。

次にこのような状態で行アドレス信号及び列アドレス信
号により例えば（１デコーダ１６のデコード出力信号Ｘ
Ｏとケｊデコーダ１８のデコード出力信号ＹＯとがそれ
ぞれ゛１°ルベルにされたとする。

これにより上記信号ＸＯが供給される一つの行線１３に
ゲートが接続された全てのメモリセル１１が駆動される
。さらに同時にこの行線１３にゲートが接続された全て
のメモリセルブロック１２Ａ、１２Ｂ、１２Ｃ内のＭＯ
Ｓトランジスタ１５がオン状態にされる。従って、三つ
の各メモリセルブロック１２Ａ、１２Ｂ、１２Ｃ内では
選択された行線１３にゲートが接続されているそれぞれ
４個のメモリセル１１のソースが各ＭＯＳトランジスタ
１５を介して他端共通接続線１９Ａ　、　１９Ｂ　、　
１９Ｃそれぞれに接続される。

一方、列デコーダ１８のデコード出力信号ＹＯが゛１°
ルベルにされたことにより、この信号ＹＯが並列に供給
される列線選択用のＭＯＳトランジスタ１７Ａ及びＭＯ
Ｓトランジスタ２ＯＡがオン状態にされる。これにより
メモリセルブロック１２Ａ内の選択されている一つの行
！１１３に接続されている一行分の４個のメモリセル１
１にそれぞれ接続された複数の列線１４Ａのみが負荷回
路３９内の共通接続点２１ないし２４それぞれに接続さ
れる。また、ＭＯＳトランジスタ２０Ａがオン状態とな
ることにより、上記他端共通接続Ｉ！１’ｌＡがこのＭ
ＯＳトランジスタ２ＯＡを介してアースに接続される。

従って、この場合にはメモリセルブロック１２Ａ内の選
択されている一つの行線１３に接続されている一行分の
４個のメモリセル１１が選択され、これらメモリセル１
１のソースはＭＯＳトランジスタ１５及び２０Ａを介し
てアースに接続される。そして上記選択された４個のメ
モリセル１１のうち、予め閾値電圧が低くされているも
ののみがオン状態となり、オン状態となったメモリセル
１１が接続されている列ＰＡ　１４Ａがアースに放電さ
れる。他方、上記選択された４個のメモリセル１１のう
ち、予め閾値電圧が高くされているものはオフ状態とな
り、このオフ状態となったメモリセル１１が接続されて
いる列線１４Ａは負荷回路３９によって高電、位に保持
される。

この後、負荷回路３９内の共通接続点２１ないし２４の
電位が電圧センス回路２５ないし２８で検出されること
によりデータが出力される。

ところで、上記メモリセルブロック１２Ａ内の選択され
ている一つの行線以外の行線１３に接続されているメモ
リセル１１は行線１３が駆動されずかつＭＯＳトランジ
スタ１５もオフ状態にされているので、これらのメモリ
セル１１には電流は流れない。

さらにこれ以外のメモリセルブロック１２Ｂ　、　１２
ＣではＭＯＳトランジスタ２０３　、２０Ｃがそれぞれ
オフ状態になっており、各メモリセル１１のソースはア
ースから切り超されているため、この二つのメモリブロ
ック１２８１１２Ｃ内のメモリセル１１にも電流は流れ
ず、各列線１４Ｂ、１４Ｃは前記のようにＭＯＳトラン
ジスタ４１それぞれによって電圧センス回路２５ないし
２８の閾値電圧に保持されたままである。

すなわち、この実施例のメモリでは選択されたメモリブ
ロック１２内のメモリセル１１にのみ電流が流れ、非選
択のメモリブロック１２内のメモリセル１１には電流が
流れない。このため、非選択列線で消費される電流はＯ
となり、人寄量化を図っても消費電流はほとんど増加し
ない。しかも、非選択列線は電圧センス回路２５ないし
２８の閾値電圧に保持されているため、次にこれらの非
選択列線が選択されたとき、その列線１４に接続されて
いるメモリセル１１からのデータの読み出し速度を速く
することができる。

第２図はこの発明の変形例の構成を示す回路図である。

この回路は上記実施例において各列線１４の電圧を電圧
センス回路２５ないし２８の＠ｒａ電圧に保持するため
の上記ＭｏＳトランジスタ４１と一対の抵抗４２．４３
の代わりに使用されるものである。

すなわち、電源ＶＣとアースとの間にはＭＯＳトランジ
スタ５１と５２とが直列接続されている。上記〜１０Ｓ
トランジスタ５１のゲートは電源ＶＣに接続され、ＭＯ
Ｓトランジスタ５１のゲートは上記列線１４の一つに接
続されている。さらに電源ＶＣと上記列５１１４との間
にはＭＯＳトランジスタ５３が接続され、このＭＯＳト
ランジスタ５３のゲートは上記ＭＯＳトランジスタ５１
と５２の直列接続点５４に接続されている。

このような回路において、列線１４の電圧がアースにさ
れている場合に髪まＭＯＳトランジスタ５２がオフする
ため、直列接続点５４の電圧はＶＣにされる。このとき
、ＭＯＳトランジスタ５３がオンし、列線１４は１ｒＡ
ｖｃに向かって充電される。従って、列線１４の電圧は
Ｍｏ８　Ｉ−ランジスタ５２と５３との電流供給能力に
よって定まる一定電圧に保持され、この電圧が電圧セン
ス回路２５ないし２８の閾値電圧近辺の値となるように
〜１０Ｓトランジスタ５２と５３との電流供給能力が調
整される。

第３図はこの発明の他の実施例の構成を示す回路図であ
る。この実ｈ＆例の半導体メモリでは前記抵抗４２．４
３の代わりに上記第２図に示すようなＩｖｌ　ＯＳ　ト
ランジスタ５１ないし５３からなる回路を使用するとと
もに、デプレッション型のＭＯＳトランジスタ５５を追
加して前記ＭＯＳトランジスタ２０と共にＥ／Ｄ型のイ
ンバータ５６を構成し、このインバータ５６の出力信号
を前記ＭＯ８ｔ−ランジスタ４１のゲートに並列に供給
するようにしたものである。

このような構成によれば、前記ＭＯＳトランジスタ２０
がオン状態にされない非選択のメモリブロック１２では
、インバータ５６の出力信号が゛１″レベルにされる。

これによりＭｏＳトランジスタ４１がオン状態となり、
各列線１４にはＭｏＳトランジスタ４１を介してＭＯＳ
トランジスタ５１な、いし５３からなる回路で形成され
た電圧が供給される。なお、この実施例では、ＭＯＳト
ランジスタ５１ないし５３からなる回路の代わりに前記
のような一対の抵抗４２．４３からなる回路を使用する
ようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、データの読み出
し速度が速く、しかも消費電流も少なくすることができ
る半導体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体メモリの一実施例を構成
を示す回路図、第２図は上記実施例の変形例の構成を示
す回路図、第３図はこの発明の他の実施例を構成を示す
回路図、第４図は従来の半導体メモリの構成を示す回路
図である。 １０・・・メモリセルアレイ、１１・・・メモリセル、
１２・・・メモリブロック、１３・・・行線、１４・・
・列線、１５．２０゜４１・・・ＭＯＳトランジスタ、
１６・・・行デコーダ、１７・・・列線選択用のＭＯＳ
トランジスタ、１８・・・列デコーダ、２５〜２８・・
・電圧センス回路、３９・・・負荷回路、４２゜４３・
・・抵抗。 出願人代理人　弁理士　鈴江武彦 ｖｃ　　　　ｖｃ 第２図 Ｃ 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）複数の行線と、行方向及び列方向にマトリクス状
   にそれぞれ複数のメモリセルが配置され、複数のメモリ
   ブロックに分割されたメモリセルアレイと、上記メモリ
   セルアレイ内の任意のメモリブロック内の一行分のメモ
   リセルを選択するメモリセル選択手段と、上記各メモリ
   セルからのデータを受ける複数の列線と、上記各列線の
   電位を検出するセンス回路と、上記各列線の電位を上記
   センス回路の閾値電圧近辺に保持する手段と、上記メモ
   リセル選択手段により選択された一行分のメモリセルの
   各一端を選択的に基準電位に接続する接続手段とを具備
   したことを特徴とする半導体メモリ。
2. （２）前記メモリセル選択手段が前記複数の行線を選択
   駆動する行デコーダ、列デコーダ及びこの列デコーダの
   デコード出力で選択的にスイッチ制御されそれぞれの一
   端が前記列線に接続された複数のスイッチ素子で構成さ
   れている特許請求の範囲第１項に記載の半導体メモリ。
3. （３）前記接続手段は、一端が同一行線に接続された前
   記メモリセルの各一端に並列に接続され、対応する行線
   の信号でスイッチ制御される第１のスイッチ素子と、一
   端が基準電位に、他端が上記第１のスイッチ素子の他端
   にそれぞれ接続され、対応するメモリブロックを選択す
   る前記列デコーダのデコード出力でスイッチ制御される
   第２のスイッチ素子とで構成されている特許請求の範囲
   第２項に記載の半導体メモリ。