JP5123140B2 - 強誘電体メモリ - Google Patents

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Description

本発明は、強誘電体メモリ、例えば、ＲＣ並列ユニット直列接続型の強誘電体メモリに関する。
ＦｅＲＡＭ（Ferroelectric Random Access Memory）の一種として、ＲＣ並列ユニット直列接続型ＦｅＲＡＭが知られている。ＲＣ並列ユニット直列接続型ＦｅＲＡＭは、強誘電体キャパシタとトランジスタとが並列接続された構造（ＲＣ並列ユニット）を直列接続して構成される。以下、ＲＣ並列ユニットを単にユニットと表記する。
ＲＣ並列ユニット直列接続型ＦｅＲＡＭでは、複数のユニットを有する２つのブロックが１本のプレート線を共有することが多い。
ここで、第１のプレート線を共有し、それぞれＮ1個及びＮ2個のユニットを有する第１及び第２のブロックと、第２のプレート線を共有し、それぞれＮ3個及びＮ4個のユニットを有する第３及び第４のブロックとを想定する。これらのブロックに関しては、第１のブロックと第３のブロックとが同じ側に位置し、第２のブロックと第４のブロックとが同じ側に位置すると想定する。
従来、Ｎ1，Ｎ2，Ｎ3，Ｎ4の値は、設計容易性からＮ1＝Ｎ2＝Ｎ3＝Ｎ4と等しく設定するのが一般的だった。また、Ｎ1，Ｎ2，Ｎ3，Ｎ4（Ｎ1＝Ｎ2＝Ｎ3＝Ｎ4）の値は、２のべき乗とするのが一般的だった。しかし近年、ＦｅＲＡＭの高集積化に伴い、メモリセル、ビット線、ワード線、プレート線の加工ピッチが小さくなっている。これにより、一般にＣｕやＡｌにより形成されるプレート線を、Ｎ1＝Ｎ2となるように配置することが困難になっている。そのため、Ｎ1≠Ｎ3となるようにプレート線を配置するケースが増えている。
従って、ＲＣ並列ユニット直列接続型ＦｅＲＡＭでは、ユニット数の異なるブロックが混在するケースが増えてきている。上記のＮ1からＮ4は例えば、Ｎ1＋Ｎ2＝Ｎ3＋Ｎ4＝８、Ｎ1＝３、Ｎ2＝５、Ｎ3＝５、Ｎ4＝３のように設定される。
このような場合には、冗長救済の方法が問題となる。上記ＦｅＲＡＭ用の冗長セルは、回路面積を低減するために、第１、第３のブロック側のみ、又は第２、第４のブロック側のみに設けることが望ましい。例えば、第１、第３のブロック側のみに冗長セルを設けるとすると、第１のブロックには５個の冗長セルが接続される。また、メモリセルアレイの対称性から、第３のブロックには３個の冗長セルが接続される。この場合、第１、第２のブロックを救済するには、前者の５個の冗長セルで十分であるが、第３、第４のブロックを救済するのに、後者の３個の冗長セルだけでは不足することが問題となる。
なお、特許文献１には、メモリセルアレイ内の不良救済機能を備える半導体記憶装置の例が記載されている。特許文献１に記載の半導体記憶装置では、正規メモリセルアレイ中の不良部分を含むワード線又はビット線へのアクセスが、冗長メモリセルアレイのワード線又はビット線へのアクセスに置き換えられる。
特開平９−１４８５３３号公報
本発明は、ユニット数の異なるブロックが混在する強誘電体メモリにも適用可能な冗長救済の手法を提供することを課題とする。
本発明の一の態様は例えば、強誘電体キャパシタとトランジスタとが並列接続されたユニットを複数備える強誘電体メモリであって、第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイ内にそれぞれ配置された第１及び第２のビット線と、前記第１のビット線に接続され、それぞれＮ1個及びＮ2個（Ｎ1及びＮ2は正の整数）のユニットを有する第１及び第２のブロックと、前記第１のメモリセルアレイ内に配置され、前記第１及び第２のブロックに共通に接続されている第１のプレート線と、前記第１及び第２のメモリセルアレイ内にそれぞれ配置された第３及び第４のビット線と、前記第３のビット線に接続され、それぞれＮ3個及びＮ4個（Ｎ3及びＮ4は正の整数）のユニットを有する第３及び第４のブロックと、前記第１のメモリセルアレイ内に配置され、前記第３及び第４のブロックに共通に接続されている第２のプレート線と、前記第１のビット線に接続され、少なくともＮ1個のユニットを有し、前記第１のブロックの救済用に使用される第１の冗長ブロックと、前記第２のビット線に接続され、少なくともＮ2個のユニットを有し、前記第２のブロックの救済用に使用される第２の冗長ブロックと、前記第３のビット線に接続され、少なくともＮ3個のユニットを有し、前記第３のブロックの救済用に使用される第３の冗長ブロックと、前記第４のビット線に接続され、少なくともＮ4個のユニットを有し、前記第４のブロックの救済用に使用される第４の冗長ブロックと、前記第１から第４の冗長ブロックにそれぞれ接続された第１から第４の冗長プレート線と、前記第１及び第２のビット線のいずれかと選択的に接続可能、且つ、前記第３及び第４のビット線のいずれかと選択的に接続可能なセンスアンプと、を備えることを特徴とする強誘電体メモリである。
本発明によれば、ユニット数の異なるブロックが混在する強誘電体メモリにも適用可能な冗長救済の手法を提供することが可能になる。
本発明の実施形態を、図面に基づいて説明する。
（第１実施形態）
図１は、第１実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。図１の強誘電体メモリ１０１は、第１及び第２のメモリセルアレイ１１１Ａ及びＢと、第１及び第２のスペアセルアレイ１１２Ａ及びＢと、ヒューズ等の不揮発性メモリ１２１と、アドレス比較器１２２と、第１及び第２のライン駆動回路１２３Ａ及びＢと、第１及び第２のスペアライン駆動回路１２４Ａ及びＢと、スペアライン制御回路１２５と、センスアンプ１３１とを備える。
第１，第２のメモリセルアレイ１１１Ａ，Ｂは、複数のメモリセルを有するセルアレイである。第１，第２のメモリセルアレイ１１１Ａ，Ｂはここでは共に、２５６×２５６個のメモリセルを有する。第１，第２のメモリセルアレイ１１１Ａ，Ｂには、紙面横方向に走る複数のビット線ＢＬと、紙面縦方向に走る複数のワード線ＷＬと、紙面縦方向に走る複数のプレート線ＰＬとが配置されている。
第１，第２のスペアセルアレイ１１２Ａ，Ｂは、複数のスペアセルを有するセルアレイである。第１，第２のスペアセルアレイ１１２Ａ，Ｂはここでは共に、５×２５６個のスペアセルを有する。第１，第２のスペアセルアレイ１１２Ａ，Ｂには、紙面横方向に走る複数のビット線ＢＬと、紙面縦方向に走る複数のスペアワード線ＳＷＬと、紙面縦方向に走る複数のスペアプレート線ＳＰＬとが配置されている。
ビット線ＢＬは、第１のメモリセルアレイ１１１Ａと第１のスペアセルアレイ１１２Ａとの間、第２のメモリセルアレイ１１１Ｂと第２のスペアセルアレイ１１２Ｂとの間で、それぞれ共有化されている。図１には、第１のメモリセルアレイ１１１Ａ，第１のスペアセルアレイ１１２Ａ内に配置された第１及び第３のビット線ＢＬ1及びＢＬ3と、第２のメモリセルアレイ１１１Ｂ，第２のスペアセルアレイ１１２Ｂ内に配置された第２及び第４のビット線ＢＬ2及びＢＬ4とが示されている。
スペアワード線ＳＷＬ及びスペアプレート線ＳＰＬは、冗長救済用に使用されるラインである。これらのラインは、本発明の冗長ワード線及び冗長プレート線の例である。
不揮発性メモリ１２１には、不良アドレス信号及びスペア活性信号が記憶されている。アドレス比較器１２２は、スペア活性信号がＨの場合、アドレス信号と不良アドレス信号とを比較する。アドレス比較器１２２は、これらの信号が一致した場合、一致信号を出力する。第１，第２のライン駆動回路１２３Ａ，Ｂは、一致信号に応じてワード線ＷＬ及びプレート線ＰＬを非活性にする。一方、第１，第２のスペアライン駆動回路１２４Ａ，Ｂは、一致信号を受信したスペアライン制御回路１２５による制御のもと、スペアワード線ＳＷＬ及びスペアプレート線ＳＰＬを活性化する。なお、不良アドレス信号はここでは、ワード線のアドレスを示す信号とする。
センスアンプ１３１は、ビット線ＢＬの電位変化を検出及び増幅することで、選択セルの記憶データを読み出す回路である。センスアンプ１３１は、第１及び第２のメモリセルアレイ１１１Ａ及びＢのメモリセルや、第１及び第２のスペアセルアレイ１１２Ａ及びＢのスペアセルから、記憶データを読み出すことができる。
なお、後述するように、図１の強誘電体メモリ１０１は、ＲＣ並列ユニット直列接続型ＦｅＲＡＭである。図１の各メモリセル及び各スペアセルは、後述のＲＣ並列ユニットに相当する。
図２は、図１の第１のメモリセルアレイ１１１Ａの回路構成を表す。第１のメモリセルアレイ１１１Ａは、図２に示すように、強誘電体キャパシタ２１１とトランジスタ２１２とが並列接続されたユニット２０１を複数備えている。これらのユニット２０１は、図２に示すように、行ごとに直列接続されている。このように、本実施形態の強誘電体メモリ１０１は、ＲＣ並列ユニット直列接続型ＦｅＲＡＭとなっており、図２のユニット２０１は、ＲＣ並列ユニットとなっている。
各ユニット２０１は、１つの強誘電体キャパシタ２１１と、１つのトランジスタ２１２とを有する。強誘電体キャパシタ２１１の一方の電極は、トランジスタ２１２のソースに接続されており、強誘電体キャパシタ２１１の他方の電極は、トランジスタ２１２のドレインに接続されている。トランジスタ２１２のゲートは、ワード線に接続されている。
図２には、第１のメモリセルアレイ１１１Ａを構成するユニット２０１として、１６個のユニットＵ1〜Ｕ16が示されている。図２では、８個のユニットＵ1〜Ｕ8が番号順に直列接続されると共に、８個のユニットＵ9〜Ｕ16が番号順に直列接続されている。
図２には更に、第１から第４のブロックＢ1〜Ｂ4が示されている。第１から第４のブロックＢ1〜Ｂ4はそれぞれ、Ｎ1〜Ｎ4個（Ｎ1〜Ｎ4は正の整数）のユニット２０１を有しており、第１から第４の選択トランジスタＳ1〜Ｓ4に接続されている。
図２には更に、第１のメモリセルアレイ１１１Ａに配置された第１及び第３のビット線ＢＬ1及びＢＬ3と、第１から第８のワード線ＷＬ1からＷＬ8と、第１及び第２のプレート線ＰＬ1及びＰＬ2とが示されている。
第１及び第２のブロックＢ1及びＢ2は共に、第１のビット線ＢＬ1に接続されている。第１のブロックＢ1は、３個のユニットＵ1〜Ｕ3を有しており、第２のブロックＢ2は、５個のユニットＵ4〜Ｕ8を有している。
第１のブロックＢ1の一端は、第１のプレート線ＰＬ1に接続されており、他端は第１の選択トランジスタＳ1を介して第１のビット線ＢＬ1に接続されている。第１の選択トランジスタＳ1のゲートは、第１のブロック選択線ＢＳ1に接続されている。また、第２のブロックＢ2の一端は、第１のプレート線ＰＬ1に接続されており、他端は第２の選択トランジスタＳ2を介して第１のビット線ＢＬ1に接続されている。第２の選択トランジスタＳ2のゲートは、第２のブロック選択線ＢＳ2に接続されている。このように、第１及び第２のブロックＢ1及びＢ2は、第１のプレート線ＰＬ1に共通に接続されている。
また、第３及び第４のブロックＢ3及びＢ4は共に、第３のビット線ＢＬ3に接続されている。第３のブロックＢ3は、５個のユニットＵ9〜Ｕ13を有しており、第４のブロックＢ4は、３個のユニットＵ14〜Ｕ16を有している。
第３のブロックＢ3の一端は、第２のプレート線ＰＬ2に接続されており、他端は第３の選択トランジスタＳ3を介して第３のビット線ＢＬ3に接続されている。第３の選択トランジスタＳ3のゲートは、第３のブロック選択線ＢＳ3に接続されている。また、第４のブロックＢ4の一端は、第２のプレート線ＰＬ2に接続されており、他端は第４の選択トランジスタＳ4を介して第３のビット線ＢＬ3に接続されている。第４の選択トランジスタＳ4のゲートは、第４のブロック選択線ＢＳ4に接続されている。このように、第３及び第４のブロックＢ3及びＢ4は、第２のプレート線ＰＬ2に共通に接続されている。
以上のように、図２では、Ｎ1＋Ｎ2＝Ｎ3＋Ｎ4＝８となっており、第１及び第２のブロックＢ1及びＢ2のユニット総数Ｎ1＋Ｎ2は、第３及び第４のブロックＢ3及びＢ4のユニット総数Ｎ3＋Ｎ4と等しくなっている。更に、図２では、Ｎ1＝３、Ｎ2＝５、Ｎ3＝５、Ｎ4＝３となっており、第１のブロックＢ1のユニット数Ｎ1は、第３のブロックＢ3のユニット数Ｎ3と異なっており、第２のブロックＢ2のユニット数Ｎ2は、第４のブロックＢ4のユニット数Ｎ4と異なっている。このように、図２では、ユニット数の異なるブロックが混在している。
また、ユニットＵ1〜Ｕ8のゲートはそれぞれ、第１から第８のワード線ＷＬ1〜ＷＬ8に接続されている。同様に、ユニットＵ9〜Ｕ16のゲートもそれぞれ、第１から第８のワード線ＷＬ1〜ＷＬ8に接続されている。よって、第１及び第３のブロックＢ1及びＢ3は、第１から第３のワード線ＷＬ1〜ＷＬ3に共通に接続されており、第２及び第４のブロックＢ2及びＢ4は、第６から第８のワード線ＷＬ6〜ＷＬ8に共通に接続されている。
このように、図２では、第１及び第３のブロックＢ1及びＢ3は、１本以上のワード線に共通に接続されており、第２及び第４のブロックＢ2及びＢ4もまた、１本以上のワード線に共通に接続されている。
ここで、第１のメモリセルアレイ１１１Ａの動作例を、図２に基づいて説明する。待機状態において、プレート線ＰＬ1及びＰＬ2はＬ、ワード線ＷＬ1からＷＬ8はＨ、ビット線ＢＬ1及びＢＬ3はＬ、ブロック選択線ＢＳ1からＢＳ4はＬとなっている。なお、Ｈ及びＬはそれぞれHigh及びLowを表す。
ユニットＵ1〜Ｕ3へのアクセスの際には、ワード線ＷＬ1〜ＷＬ3のいずれか１本がＬとなり、ブロック選択線ＢＳ1がＨとなり、その後プレート線ＰＬ1が駆動される。プレート線ＰＬ2については、待機状態の電位が維持される。
また、ユニットＵ4〜Ｕ8へのアクセスの際には、ワード線ＷＬ4〜ＷＬ8のいずれか１本がＬとなり、ブロック選択線ＢＳ2がＨとなり、その後プレート線ＰＬ1が駆動される。プレート線ＰＬ2については、待機状態の電位が維持される。
また、ユニットＵ9〜Ｕ13へのアクセスの際には、ワード線ＷＬ1〜ＷＬ5のいずれか１本がＬとなり、ブロック選択線ＢＳ3がＨとなり、その後プレート線ＰＬ2が駆動される。プレート線ＰＬ1については、待機状態の電位が維持される。
また、ユニットＵ14〜Ｕ16へのアクセスの際には、ワード線ＷＬ6〜ＷＬ8のいずれか１本がＬとなり、ブロック選択線ＢＳ4がＨとなり、その後プレート線ＰＬ2が駆動される。プレート線ＰＬ1については待機状態の電位が維持される。
以上、図２について説明したが、図２に関する上述の説明は、図１の第２のメモリセルアレイ１１１Ｂにも当てはまる。第２のメモリセルアレイ１１１Ｂは、第１のメモリセルアレイ１１１Ａと同様の回路構成を有する。
図３は、図１の第１及び第２のスペアセルアレイ１１２Ａ及びＢの回路構成を表す。第１及び第２のスペアセルアレイ１１２Ａ及びＢは、図３に示すように、強誘電体キャパシタ２１１とトランジスタ２１２とが並列接続されたユニット２０１を複数備えている。これらのユニット２０１は、図３に示すように、行ごとに直列接続されている。
図３には、第１のスペアセルアレイ１１２Ａを構成するユニット２０１として、１０個のユニットＵＸ1〜ＵＸ5及びＵＸ11〜ＵＸ15が示されている。図３では、５個のユニットＵＸ1〜ＵＸ5が番号順に直列接続されると共に、５個のユニットＵＸ11〜ＵＸ15が番号順に直列接続されている。
図３には更に、第２のスペアセルアレイ１１２Ｂを構成するユニット２０１として、１０個のユニットＵＸ6〜ＵＸ10及びＵＸ16〜ＵＸ20が示されている。図３では、５個のユニットＵＸ6〜ＵＸ10が番号順に直列接続されると共に、５個のユニットＵＸ16〜ＵＸ20が番号順に直列接続されている。
図３には更に、第１から第４のスペアブロックＳＢ1〜ＳＢ4が示されている。第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、第１から第４のブロックＢ1〜Ｂ4と同様にＮ1〜Ｎ4個のユニット２０１を有しており、第１から第４の冗長救済用の選択トランジスタＳＸ1〜ＳＸ4に接続されている。第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、後述するように、第１から第４のブロックＢ1〜Ｂ4の冗長救済用に使用される。第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、本発明の第１から第４の冗長ブロックの例である。
図３には更に、第１のスペアセルアレイ１１２Ａに配置された、第１及び第３のビット線ＢＬ1及びＢＬ3と、第１から第５のスペアワード線ＳＷＬ1からＳＷＬ5と、第１及び第３のスペアプレート線ＳＰＬ1及びＳＰＬ3とが示されている。
図３には更に、第２のスペアセルアレイ１１２Ｂに配置された、第２及び第４のビット線ＢＬ2及びＢＬ4と、第６から第１０のスペアワード線ＳＷＬ6からＳＷＬ10と、第２及び第４のスペアプレート線ＳＰＬ2及びＳＰＬ4とが示されている。
第１のスペアブロックＳＢ1は、第１のスペアセルアレイ１１２Ａ内に位置し、３個のユニットＵＸ1〜ＵＸ3を有している。第１のスペアブロックＳＢ1の一端は、第１のスペアプレート線ＳＰＬ1に接続されており、他端は第１の選択トランジスタＳＸ1を介して第１のビット線ＢＬ1に接続されている。第１の選択トランジスタＳＸ1のゲートは、第１のスペアブロック選択線ＳＢＳ1に接続されている。
また、第２のスペアブロックＳＢ2は、第２のスペアセルアレイ１１２Ｂ内に位置し、５個のユニットＵＸ6〜ＵＸ10を有している。第２のスペアブロックＳＢ2の一端は、第２のスペアプレート線ＳＰＬ2に接続されており、他端は第２の選択トランジスタＳＸ2を介して第２のビット線ＢＬ2に接続されている。第２の選択トランジスタＳＸ2のゲートは、第２のスペアブロック選択線ＳＢＳ2に接続されている。
また、第３のスペアブロックＳＢ3は、第１のスペアセルアレイ１１２Ａ内に位置し、３個のユニットＵＸ11〜ＵＸ15を有している。第３のスペアブロックＳＢ3の一端は、第３のスペアプレート線ＳＰＬ3に接続されており、他端は第３の選択トランジスタＳＸ3を介して第３のビット線ＢＬ3に接続されている。第３の選択トランジスタＳＸ3のゲートは、第３のスペアブロック選択線ＳＢＳ3に接続されている。
また、第４のスペアブロックＳＢ4は、第２のスペアセルアレイ１１２Ｂ内に位置し、３個のユニットＵＸ18〜ＵＸ20を有している。第４のスペアブロックＳＢ4の一端は、第４のスペアプレート線ＳＰＬ4に接続されており、他端は第４の選択トランジスタＳＸ4を介して第４のビット線ＢＬ4に接続されている。第４の選択トランジスタＳＸ4のゲートは、第４のスペアブロック選択線ＳＢＳ4に接続されている。
以上のように、第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、３個、５個、５個、３個のユニット２０１を有しており、第１から第４のブロックＢ1〜Ｂ4と同数のユニット２０１を有している。これにより、第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、後述するように、第１から第４のブロックＢ1〜Ｂ4の冗長救済に使用することが可能となっている。なお、第１から第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、３個、５個、５個、３個より多くのユニット２０１、即ち、Ｎ1〜Ｎ4個より多くのユニット２０１を有していても構わない。
なお、図３では、第１のスペアブロックＳＢ1と同じ行に、ユニットＵＸ4及びＵＸ5が設けられ、第４のスペアブロックＳＢ4と同じ行に、ユニットＵＸ16及びＵＸ17が設けられている。これらのユニットは、ダミーセル（ダミーユニット）となっている。本実施形態では、このようなダミーセルを設けることで、第１及び第２のスペアセルアレイ１１２Ａ及びＢの各行のユニット数が５個に統一されており、スペアセルアレイ１１２Ａ及びＢの対称性がよくなっている。図３では、Ｎ1＜Ｎ3，Ｎ2＞Ｎ4という設定に応じて、第１のスペアブロックＳＢ1にＮ3−Ｎ1個のダミーセルが接続され、第４のスペアブロックＳＢ4にＮ2−Ｎ4個のダミーセルが接続されている。なお、本実施形態では、このようなダミーセルを設けなくても構わない。
図３にはさらに、図１のセンスアンプ１３１が示されている。センスアンプ１３１は、図３に示すように、第１から第４のスイッチＳＷ1〜ＳＷ4を介して第１から第４のビット線ＢＬ1〜ＢＬ4に接続されている。これにより、センスアンプ１３１は、第１及び第２のビット線ＢＬ1及びＢＬ2のいずれかと選択的に接続可能、且つ、第３及び第４のビット線ＢＬ3及びＢＬ4のいずれかと選択的に接続可能となっている。
これにより、第１のメモリセルアレイ１１１Ａの冗長救済に、第１及び第２のスペアセルアレイ１１２Ａ及びＢを使用することが可能になる。本実施形態では、第１から第４のブロックＢ1〜Ｂ4の冗長救済にそれぞれ、第１から第４のスペアブロックＳＢ1〜ＳＢ4が使用される。即ち、第１及び第３のブロックＢ1，Ｂ3の冗長救済には、第１のスペアセルアレイ１１２Ａが使用され、第２及び第４のブロックＢ2，Ｂ4の冗長救済には、第２のスペアセルアレイ１１２Ｂが使用される。第１及び第２のスペアセルアレイ１１２Ａ及びＢはさらに、第２のメモリセルアレイ１１１Ｂの冗長救済にも使用される。即ち、本実施形態では、第１及び第２のスペアセルアレイ１１２Ａ及びＢが、第１及び第２のメモリセルアレイ１１１Ａ及びＢにより共用される。
以上のように、本実施形態では、１つのメモリセルアレイに、５個のユニットを有するブロックと３個のユニットを有するブロックとが混在している。にもかかわらず、本実施形態では、第１から第４のブロックＢ1〜Ｂ4の冗長救済にそれぞれ第１から第４のスペアブロックＳＢ1〜ＳＢ4が使用されることで、各スペアセルアレイの１行ごとのユニット数が、最大で５個という少数で済んでいる。このように、本実施形態によれば、ユニット数の異なるブロックが混在する強誘電体メモリの冗長救済を取り扱う場合にも、冗長救済の効率を維持することができ、これによりＬＳＩの歩留りを改善することができる。
さらに、ユニットＵＸ1〜ＵＸ10のゲートはそれぞれ、第１から第１０のスペアワード線ＳＷＬ1〜ＳＷＬ10に接続されている。同様に、ユニットＵＸ11〜ＵＸ20のゲートもそれぞれ、第１から第１０のスペアワード線ＳＷＬ1〜ＳＷＬ10に接続されている。よって、第１及び第３のスペアブロックＳＢ1及びＳＢ3は、第１から第３のスペアワード線ＳＷＬ1〜ＳＷＬ3に共通に接続されており、第２及び第４のスペアブロックＳＢ2及びＳＢ4は、第８から第１０のスペアワード線ＳＷＬ8〜ＳＷＬ10に共通に接続されている。
このように、図３では、第１及び第３のスペアブロックＳＢ1及びＳＢ3は、１本以上のスペアワード線に共通に接続されており、第２及び第４のスペアブロックＳＢ2及びＳＢ4もまた、１本以上のスペアワード線に共通に接続されている。
以下、図２及び図３に基づいて、本実施形態の強誘電体メモリ１０１における冗長救済について説明する。以下の文中、第１のメモリセルアレイ１１１Ａの構成要素については図２、第１及び第２のスペアセルアレイ１１２Ａ及びＢの構成要素については図３を参照されたい。
待機状態では、プレート線ＰＬ1及びＰＬ2はＬ、ワード線ＷＬ1からＷＬ8はＨ、ビット線ＢＬ1からＢＬ4はＬ、ブロック選択線ＢＳ1からＢＳ4はＬとなっている。更に、スペアプレート線ＳＰＬ1からＳＰＬ4はＬ、スペアワード線ＳＷＬ1からＳＷＬ10はＨ、スペアブロック選択線ＳＢＳ1からＳＢＳ4はＬとなっている。
本実施形態では、第１のワード線ＷＬ1に不良が発生した場合、第１のワード線ＷＬ1を第１のスペアワード線ＳＷＬ1に置き換える。具体的には、ＷＬ1を選択するアドレス信号が入力されると、ＷＬ1の代わりにＳＷＬ1がＬとなり、ＰＬ1又はＰＬ2の代わりにＳＰＬ1又はＳＰＬ3が活性化され、ＢＳ1又はＢＳ3の代わりにＳＢＳ1又はＳＢＳ3が活性化され、ＢＬ1及びＢＬ3がセンスアンプ１３１に接続される。これにより、ユニットＵ1又はＵ9がユニットＵＸ1又はＵＸ11に置き換えられる。
また、第２，第３のワード線ＷＬ2，ＷＬ3に不良が発生した場合も同様に、第２，第３のワード線ＷＬ2，ＷＬ3を第２，第３のスペアワード線ＳＷＬ2，ＳＷＬ3に置き換える。具体的には、ＷＬ2又はＷＬ3を選択するアドレス信号が入力されると、ＷＬ2又はＷＬ3の代わりにＳＷＬ2又はＳＷＬ3がＬとなり、ＰＬ1又はＰＬ2の代わりにＳＰＬ1又はＳＰＬ3が活性化され、ＢＳ1又はＢＳ3の代わりにＳＢＳ1又はＳＢＳ3が活性化され、ＢＬ1及びＢＬ3がセンスアンプ１３１に接続される。これにより、ユニットＵ2，Ｕ3，Ｕ10，又はＵ11がユニットＵＸ2，ＵＸ3，ＵＸ12，又はＵＸ13に置き換えられる。
第４，第５のワード線ＷＬ4，ＷＬ5に不良が発生した場合には、活性化するプレート線によって、選択するスペアワード線が異なる。
アクセス対象のユニットがＵ4又はＵ5の場合には、第１のプレート線ＰＬ1が活性化対象となる。この場合、第４，第５のワード線ＷＬ4，ＷＬ5は第６，第７のスペアワード線ＳＷＬ6，ＳＷＬ7に置き換えられる。具体的には、ＷＬ4又はＷＬ5が選択対象で、ＰＬ1が活性化対象の場合、ＷＬ4又はＷＬ5の代わりにＳＷＬ6又はＳＷＬ7がＬとなり、ＰＬ1の代わりにＳＰＬ2が活性化され、ＢＳ2の代わりにＳＢＳ2が活性化され、ＢＬ2及びＢＬ4がセンスアンプ１３１に接続される。これにより、ユニットＵ4又はＵ5がユニットＵＸ6又はＵＸ7に置き換えられる。
また、アクセス対象のユニットがＵ12又はＵ13の場合には、第２のプレート線ＰＬ2が活性化対象となる。この場合、第４，第５のワード線ＷＬ4，ＷＬ5は第４，第５のスペアワード線ＳＷＬ4，ＳＷＬ5に置き換えられる。具体的には、ＷＬ4又はＷＬ5が選択対象で、ＰＬ2が活性化対象の場合、ＷＬ4又はＷＬ5の代わりにＳＷＬ4又はＳＷＬ5がＬとなり、ＰＬ2の代わりにＳＰＬ3が活性化され、ＢＳ3の代わりにＳＢＳ3が活性化され、ＢＬ1及びＢＬ3がセンスアンプ１３１に接続される。これにより、ユニットＵ12又はＵ13がユニットＵＸ14又はＵＸ15に置き換えられる。
第６〜第８のワード線ＷＬ6〜ＷＬ8に不良が発生した場合には、第６〜第８のワード線ＷＬ6〜ＷＬ8を第８〜第１０のスペアワード線ＳＷＬ8〜ＳＷＬ10に置き換える。具体的には、ＷＬ6、ＷＬ7、又はＷＬ8を選択するアドレス信号が入力されると、ＷＬ6、ＷＬ7、又はＷＬ8の代わりにＳＷＬ8、ＳＷＬ9、又はＳＷＬ10がＬとなり、ＰＬ1又はＰＬ2の代わりにＳＰＬ2又はＳＰＬ4が活性化され、ＢＳ2又はＢＳ4の代わりにＳＢＳ2又はＳＢＳ4が活性化され、ＢＬ2及びＢＬ4がセンスアンプ１３１に接続される。これにより、ユニットＵ6〜Ｕ8又はＵ14〜Ｕ16がユニットＵＸ11〜ＵＸ15又はＵＸ18〜ＵＸ20に置き換えられる。
また、第１，第２のプレート線ＰＬ1，ＰＬ2に不良が発生した場合には、上記のようにＷＬ1〜ＷＬ7がＳＷＬ1〜ＳＷＬ10に置き換えられる。また、第１のブロック選択線ＢＳ1に不良が発生した場合には、上記のようにＷＬ1〜ＷＬ3がＳＷＬ1〜ＳＷＬ3に置き換えられる。また、第２のブロック選択線ＢＳ2に不良が発生した場合には、上記のようにＷＬ4〜ＷＬ8がＳＷＬ6〜ＳＷＬ10に置き換えられる。また、第３のブロック選択線ＢＳ3に不良が発生した場合には、上記のようにＷＬ1〜ＷＬ5がＳＷＬ1〜ＳＷＬ5に置き換えられる。また、第４のブロック選択線ＢＳ4に不良が発生した場合には、上記のようにＷＬ6〜ＷＬ8がＳＷＬ8〜ＳＷＬ10に置き換えられる。
本実施形態では、以上のような置き換え規則により、強誘電体メモリ１０１の冗長救済が行われる。当該置き換え規則を、図４の表に示す。例えば、不良ワード線がＷＬ1、アクセス対象のユニットがＵ1、活性化対象のプレート線がＰＬ1の場合には、代替ユニットはＵＸ1、代替スペアワード線はＳＷＬ1、代替スペアプレート線はＳＰＬ1となる。なお、不良ワード線がＷＬ4又はＷＬ5の場合には、矢印Ｘで示すように、活性化対象のプレート線によって、代替スペアワード線が異なる。
なお、本実施形態では例えば、ＷＬ1，ＷＬ2をそれぞれＳＷＬ1，ＳＷＬ2に置き換えているが、ＷＬ1，ＷＬ2をそれぞれＳＷＬ2，ＳＷＬ1に置き換えるようにしてもよい。このように、本実施形態では、ワード線とスペアワード線との組み合わせは、任意に設定することができる。
また、本実施形態では例えば、２本のスペアワード線ＳＷＬ4，ＳＷＬ6を１本のスペアワード線にまとめてもよい。同様に、２本のスペアワード線ＳＷＬ5，ＳＷＬ7を１本のスペアワード線にまとめてもよい。このように、本実施形態では、一のスペアワード線と他のスペアワード線とが、共にダミーセルに接続され、且つ、異なるスペアブロックに接続されている場合、これらを１本のスペアワード線にまとめることができる。
また、本実施形態では、１本のワード線に不良が存在する場合に、このワード線を含む２のｋ乗本（ｋは正の整数）のワード線を、２のｋ乗本のスペアワード線とまとめて置き換えるようにしてもよい。例えば、ＷＬ1及びＷＬ2のいずれかに不良が存在する場合に、ＷＬ1及びＷＬ2を、ＳＷＬ1及びＳＷＬ2とまとめて置き換えるようにしてもよい。また、ＷＬ1〜ＷＬ4のいずれかに不良が存在する場合に、ＷＬ1〜ＷＬ4を、ＳＷＬ1〜ＳＷＬ4とまとめて置き換えるようにしてもよい。
このような２k対２kの置き換えには例えば、アドレス比較器１２２（図１）による比較処理を簡易化できるという利点がある。この利点について、ＷＬ1〜ＷＬ4からＳＷＬ1〜ＳＷＬ4への４：４の置き換えを例として説明する。
この例では、ＷＬ1〜ＷＬ4のアドレスはそれぞれ、「＊＊＊＊００」「＊＊＊＊０１」「＊＊＊＊１０」「＊＊＊＊１１」であると想定する。但し、アドレス信号はＮビット信号（Ｎは正の整数）であるとし、「００」「０１」「１０」「１１」はアドレス信号の下位２ビットを表し、「＊＊＊＊」はアドレス信号の上位Ｎ−２ビットを表すとする。
上記比較処理では、アドレス信号と不良アドレス信号とが比較される。ここで、この例では、ＷＬ1〜ＷＬ4のいずれかに不良が存在すると想定する。よって、この例では、アドレス信号が「＊＊＊＊００」「＊＊＊＊０１」「＊＊＊＊１０」「＊＊＊＊１１」のいずれかであれば、ＷＬ1〜ＷＬ4がＳＷＬ1〜ＳＷＬ4に置き換えられる。すなわち、アドレス信号の上位Ｎ−２ビットが「＊＊＊＊」であれば、ＷＬ1〜ＷＬ4がＳＷＬ1〜ＳＷＬ4に置き換えられる。
このことから、上記比較処理では、Ｎビットのアドレス信号とＮビットの不良アドレス信号とを比較する必要はなく、アドレス信号の上位Ｎ−２ビットと不良アドレス信号の上位Ｎ−２ビットとを比較すれば十分であることが解る。よって、この例では、Ｎビットの比較処理に代えて、Ｎ−２ビットの比較処理を採用することが可能である。Ｎ−２ビットの比較処理を採用すれば、Ｎビットの比較処理に比べて処理が簡単で済む。更には、不揮発性メモリ１２１（図１）に記憶する不良アドレス信号を、Ｎビット信号ではなくＮ−２ビット信号としてもよいため、これによりメモリの節約が可能になる。
このように、４対４の置き換えを採用する場合には、アドレスの下位２ビットが共通の４本のワード線を一組のワード線群として取り扱うことで、比較処理の簡易化を実現することができる。また、２k対２kの置き換えを採用する場合には、アドレスの下位ｋビットが共通の２k本のワード線を一組のワード線群として取り扱うことで、比較処理の簡易化を実現することができる。
上述のように、本実施形態では、Ｎ1＋Ｎ2＝Ｎ3＋Ｎ4＝８となっており、第１及び第２のブロックＢ1及びＢ2のユニット総数Ｎ1＋Ｎ2は、第３及び第４のブロックＢ3及びＢ4のユニット総数Ｎ3＋Ｎ4と等しくなっている。しかしながら、Ｎ1＋Ｎ2やＮ3＋Ｎ4の値は、８以外の値でも構わない。
本実施形態では例えば、Ｎ1＋Ｎ2及びＮ3＋Ｎ4の値を、２のｎ乗個（ｎは正の整数）としてもよい。即ち、Ｎ1＋Ｎ2＝Ｎ3＋Ｎ4＝２nとしてもよい。これには例えば、２k対２kの置き換えを採用する場合に、第１〜第４のブロックＢ1〜Ｂ4用のワード線を、余りなくワード線群に分けられるという利点がある。
以上のように、本実施形態では、上述の第１から第４のブロックＢ1〜Ｂ4の冗長救済にそれぞれ、上述の第１から第４のスペアブロックＳＢ1〜ＳＢ4を使用する。これにより、本実施形態によれば、ユニット数の異なるブロックが混在する強誘電体メモリの冗長救済を取り扱う場合にも、冗長救済の効率を維持することが可能になる。
以下、第２から第４実施形態の強誘電体メモリ１０１について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図５は、第２実施形態の第１のメモリセルアレイ１１１Ａの回路構成を表す。図５の回路構成は、図２の回路構成の変形例である。なお、図１の回路図は、第１実施形態と第２実施形態とで共通である。
図５では、第１から第４のブロックＢ1〜Ｂ4がそれぞれ、５個，３個，３個，５個のユニット２０１を有している。これに伴い、第１のプレート線ＰＬ1は、第５のワード線ＷＬ5と第６のワード線ＷＬ6との間に位置しており、第２のプレート線ＰＬ2は、第３のワード線ＷＬ3と第４のワード線ＷＬ4との間に位置している。
このように、各ブロックのユニット数や各プレート線の配置は、第１実施形態におけるユニット数や配置のみに限定されるものではなく、例えば第２実施形態のようなユニット数や配置も採用可能である。
図６は、第２実施形態の第１及び第２のスペアセルアレイ１１２Ａ及びＢの回路構成を表す。図６の回路構成は、図３の回路構成の変形例である。
図６では、図５の回路構成に対応して、第１から第４のスペアブロックＳＢ1〜ＳＢ4がそれぞれ、５個，３個，３個，５個のユニット２０１を有している。図６では、ユニットＵＸ6，ＵＸ7，ＵＸ14，ＵＸ15がダミーセルとなっている。
図６では更に、図５の回路構成に対応して、第１のスペアプレート線ＳＰＬ1が、第５のスペアワード線ＳＷＬ5の右側に位置しており、第２のスペアプレート線ＳＰＬ2が、第７のスペアワード線ＳＷＬ7と第８のスペアワード線ＳＷＬ8との間に位置している。
図６では更に、図５の回路構成に対応して、第３のスペアプレート線ＳＰＬ3が、第３のスペアワード線ＳＷＬ3と第４のスペアワード線ＳＷＬ4との間に位置しており、第４のスペアプレート線ＳＰＬ4が、第６のスペアワード線ＳＷＬ6の左側に位置している。
第２実施形態における冗長救済の方法は、第１実施形態のそれと同様である。第２実施形態における冗長救済の規則を、図７の表に示す。図４の表と図７の表とを比較すると、不良ワード線がＷＬ4，ＷＬ5の場合の代替ユニットと代替スペアプレート線とが異なっていることが解る。
以上のように、本実施形態では、第１実施形態と同様に、１つのメモリセルアレイに、５個のユニットを有するブロックと３個のユニットを有するブロックとが混在している。にもかかわらず、本実施形態でもまた、第１から第４のブロックＢ1〜Ｂ4の冗長救済にそれぞれ第１から第４のスペアブロックＳＢ1〜ＳＢ4が使用されることで、各スペアセルアレイの１行ごとのユニット数が、最大で５個という少数で済んでいる。このように、本実施形態によれば、第１実施形態と同様に、ユニット数の異なるブロックが混在する強誘電体メモリの冗長救済を取り扱う場合にも、冗長救済の効率を維持することができ、これによりＬＳＩの歩留りを改善することができる。
なお、本実施形態では、図１の第１のメモリセルアレイ１１１Ａとして図２の回路構成を採用すると共に、図１の第１及び第２のスペアセルアレイ１１２Ａ及びＢとして図６の回路構成を採用することも可能である。即ち、メモリセルには第１実施形態の構成を採用して、スペアセルには第２実施形態の構成を採用してもよい。この場合の冗長救済の規則としては、図４の規則が採用可能である。
また、本実施形態では、図１の第１のメモリセルアレイ１１１Ａとして図５の回路構成を採用すると共に、図１の第１及び第２のスペアセルアレイ１１２Ａ及びＢとして図３の回路構成を採用することも可能である。即ち、メモリセルには第２実施形態の構成を採用して、スペアセルには第１実施形態の構成を採用してもよい。この場合の冗長救済の規則としては、図７の規則が採用可能である。
（第３実施形態）
図８は、第３実施形態の第１のメモリセルアレイ１１１Ａの回路構成を表す。図８の回路構成は、図２の回路構成の変形例である。なお、図１の回路図は、第１実施形態と第３実施形態とで共通である。
図８では、第１から第４のブロックＢ1〜Ｂ4がそれぞれ、２個，６個，６個，２個のユニット２０１を有している。これに伴い、第１のプレート線ＰＬ1は、第２のワード線ＷＬ2と第３のワード線ＷＬ3との間に位置しており、第２のプレート線ＰＬ2は、第６のワード線ＷＬ6と第７のワード線ＷＬ7との間に位置している。
図８のように、第３実施形態では、第１のメモリセルアレイ１１１Ａに、６個のユニットを有するブロックと２個のユニットを有するブロックとが混在している。このように、１つのメモリセルアレイに混在するブロックの組み合わせは、第１実施形態における組み合わせのみに限定されるものではなく、例えば第３実施形態のような組み合わせも採用可能である。
図９は、第３実施形態の第１及び第２のスペアセルアレイ１１２Ａ及びＢの回路構成を表す。図９の回路構成は、図３の回路構成の変形例である。
図９では、図８の回路構成に対応して、第１から第４のスペアブロックＳＢ1〜ＳＢ4がそれぞれ、２個，６個，６個，２個のユニット２０１を有している。第１及び第２のスペアセルアレイ１１２Ａ及びＢはそれぞれ、１２個のユニット２０１を有している。図９では、ユニットＵＸ3〜ＵＸ6，ＵＸ19〜ＵＸ22がダミーセルとなっている。
図９では更に、第１のスペアプレート線ＳＰＬ1が、第６のスペアワード線ＳＷＬ6の右側に位置しており、第２のスペアプレート線ＳＰＬ2が、第１０のスペアワード線ＳＷＬ10と第１１のスペアワード線ＳＷＬ11との間に位置している。
図９では更に、第３のスペアプレート線ＳＰＬ3が、第２のスペアワード線ＳＷＬ2と第３のスペアワード線ＳＷＬ3との間に位置しており、第４のスペアプレート線ＳＰＬ4が、第７のスペアワード線ＳＷＬ7の左側に位置している。
なお、本実施形態の強誘電体メモリ１０１は、第２実施形態で示した変形例でいえば、メモリセルに第１実施形態の構成を採用し、スペアセルに第２実施形態の構成を採用したような回路構成を有している。そのため、図９では、図３や図６とは異なり、スペアブロックの端部の位置と、スペアプレート線が配置された位置とにずれが見られる。
なお、第３実施形態における冗長救済は、第１及び第２実施形態のそれらと同様に実行可能である。
以上のように、本実施形態では、１つのメモリセルアレイに、６個のユニットを有するブロックと２個のユニットを有するブロックとが混在している。にもかかわらず、本実施形態では、第１から第４のブロックＢ1〜Ｂ4の冗長救済にそれぞれ第１から第４のスペアブロックＳＢ1〜ＳＢ4が使用されることで、各スペアセルアレイの１行ごとのユニット数が、最大で６個という少数で済んでいる。このように、本実施形態によれば、第１及び第２実施形態と同様に、ユニット数の異なるブロックが混在する強誘電体メモリの冗長救済を取り扱う場合にも、冗長救済の効率を維持することができ、これによりＬＳＩの歩留りを改善することができる。
（第４実施形態）
図１０は、第４実施形態の第１及び第２のスペアセルアレイ１１２Ａ及びＢの回路構成を表す。図１０の回路構成は、図３の回路構成の変形例である。なお、図１の回路図は、第１実施形態と第４実施形態とで共通である。
図１０には、４８個のユニットＵＸ1〜ＵＸ48と、第１〜第８のスペアブロックＳＢ1〜ＳＢ8とが示されている。
第１〜第４のスペアブロックＳＢ1〜ＳＢ4はそれぞれ、２個，６個，６個，２個のユニット２０１を有している。ＳＢ1の右側にはダミーセルＵＸ3〜ＵＸ6が設けられ、ＳＢ4の左側にはダミーセルＵＸ19〜ＵＸ22が設けられている。このように、図１０の第１〜第４のスペアブロックＳＢ1〜ＳＢ4は、図９の第１〜第４のスペアブロックＳＢ1〜ＳＢ4と同一の構成を有している。
また、第５〜第８のスペアブロックＳＢ5〜ＳＢ8はそれぞれ、５個，３個，３個，５個のユニット２０１を有している。ＳＢ5の右側にはダミーセルＵＸ30が設けられ、ＳＢ6の左側にはダミーセルＵＸ31〜ＵＸ39が設けられている。更に、ＳＢ7の右側にはダミーセルＵＸ40〜ＵＸ42が設けられ、ＳＢ8の左側にはダミーセルＵＸ43が設けられている。このように、図１０の第５〜第８のスペアブロックＳＢ5〜ＳＢ8は、図６の第１〜第４のスペアブロックＳＢ1〜ＳＢ4と同一の構成を有している。但し、図１０のＳＢ5〜ＳＢ8にはそれぞれ、図６のＳＢ1〜ＳＢ4に比べて、１個多くのダミーセルが接続されている。
このように、図１０の回路構成は、図９の回路構成と図６の回路構成とを組み合わせたような構成となっている。このような構成は例えば、第１のメモリセルアレイ１１１Ａの回路構成が、図８の回路構成と図５の回路構成とを組み合わせたような構成である場合に採用される。
図１０の回路の動作時には、ＳＢ1及びＳＢ2，ＳＢ3及びＳＢ4，ＳＢ5及びＳＢ6，ＳＢ7及びＳＢ8のいずれかの組が活性化される。活性化されない組については、そのビット線の待機状態が維持されるか、そのビット線が参照ビット線として使用される。
以上のように、本実施形態によれば、ユニット数の異なる３種類以上のブロックが混在する強誘電体メモリの冗長救済を取り扱う場合にも、冗長救済の効率を維持することが可能になる。例えば図１０においては、４種類のブロックが混在しているにもかかわらず、各スペアセルアレイの１行ごとのユニット数は、最大で６個という少数で済んでいる。
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
第１実施形態の強誘電体メモリの回路構成を表す模式図である。 第１実施形態の第１のメモリセルアレイの回路構成を表す。 第１実施形態の第１及び第２のスペアセルアレイの回路構成を表す。 第１実施形態における冗長救済の規則を示した表である。 第２実施形態の第１のメモリセルアレイの回路構成を表す。 第２実施形態の第１及び第２のスペアセルアレイの回路構成を表す。 第２実施形態における冗長救済の規則を示した表である。 第３実施形態の第１のメモリセルアレイの回路構成を表す。 第３実施形態の第１及び第２のスペアセルアレイの回路構成を表す。 第４実施形態の第１及び第２のスペアセルアレイの回路構成を表す。
符号の説明
１０１ 強誘電体メモリ
１１１ メモリセルアレイ
１１２ スペアセルアレイ
１２１ 不揮発性メモリ
１２２ アドレス比較器
１２３ ライン駆動回路
１２４ スペアライン駆動回路
１２５ スペアライン制御回路
１３１ センスアンプ
２０１ ユニット
２１１ 強誘電体キャパシタ
２１２ トランジスタ

Claims (5)

  1. 強誘電体キャパシタとトランジスタとが並列接続されたユニットを複数備える強誘電体メモリであって、
    第１及び第２のメモリセルアレイと、
    前記第１及び第２のメモリセルアレイ内にそれぞれ配置された第１及び第２のビット線と、
    前記第１のビット線に接続され、それぞれＮ1個及びＮ2個（Ｎ1及びＮ2は正の整数）のユニットを有する第１及び第２のブロックと、
    前記第１のメモリセルアレイ内に配置され、前記第１及び第２のブロックに共通に接続されている第１のプレート線と、
    前記第１及び第２のメモリセルアレイ内にそれぞれ配置された第３及び第４のビット線と、
    前記第３のビット線に接続され、それぞれＮ3個及びＮ4個（Ｎ3及びＮ4は正の整数）のユニットを有する第３及び第４のブロックと、
    前記第１のメモリセルアレイ内に配置され、前記第３及び第４のブロックに共通に接続されている第２のプレート線と、
    前記第１のビット線に接続され、少なくともＮ1個のユニットを有し、前記第１のブロックの救済用に使用される第１の冗長ブロックと、
    前記第２のビット線に接続され、少なくともＮ2個のユニットを有し、前記第２のブロックの救済用に使用される第２の冗長ブロックと、
    前記第３のビット線に接続され、少なくともＮ3個のユニットを有し、前記第３のブロックの救済用に使用される第３の冗長ブロックと、
    前記第４のビット線に接続され、少なくともＮ4個のユニットを有し、前記第４のブロックの救済用に使用される第４の冗長ブロックと、
    前記第１から第４の冗長ブロックにそれぞれ接続された第１から第４の冗長プレート線と、
    前記第１及び第２のビット線のいずれかと選択的に接続可能、且つ、前記第３及び第４のビット線のいずれかと選択的に接続可能なセンスアンプと、
    を備えることを特徴とする強誘電体メモリ。
  2. 前記第１及び第２のブロックに含まれるユニットの総数Ｎ1＋Ｎ2は、前記第３及び第４のブロックに含まれるユニットの総数Ｎ3＋Ｎ4に等しいことを特徴とする請求項１に記載の強誘電体メモリ。
  3. 前記第１のブロックに含まれるユニットの個数Ｎ1は、前記第３のブロックに含まれるユニットの個数Ｎ3と異なっており、
    前記第２のブロックに含まれるユニットの個数Ｎ2は、前記第４のブロックに含まれるユニットの個数Ｎ4と異なっていることを特徴とする請求項２に記載の強誘電体メモリ。
  4. 前記第１及び第２のブロックに含まれるユニットの総数Ｎ1＋Ｎ2は、２のｎ乗個（ｎは正の整数）であることを特徴とする請求項２又は３に記載の強誘電体メモリ。
  5. 前記第１のメモリセルアレイに配置された１本のワード線に不良が存在する場合、前記ワード線を含む２のｋ乗本（ｋは正の整数）のワード線を、２のｋ乗本の冗長ワード線と置き換えることを特徴とする請求項１から４のいずれか１項に記載の強誘電体メモリ。
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