JP3556477B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルブロックを有する半導体記憶装置に関する。
近年、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体記憶装置では、記憶容量の増大に伴うメモリセルブロック数の増加により、チップ面積も増加する傾向にある。そこで、記憶容量を減少させることなくチップ面積の縮小化が可能な半導体記憶装置が要求されている。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について説明する。
図１は、従来の半導体記憶装置のメモリセルブロック構成、及びその周辺回路の構成を示す。
図１（ａ）に示すように、半導体記憶装置１０１は、複数のバンクを有する構成（バンク１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ）とし、更にその各バンクは、１６のメモリセルブロック（ブロック構成１０３）により構成されている。尚、このバンク及びメモリセルブロックの数は、便宜的に取り決めたものであり、これに限らずメモリの記憶容量等にあわせた適当な数とする。
【０００３】
更に、各ブロック内（図１（ｂ）は、ブロック（０）内の例を示す）では、例えば、通常のＤＲＡＭ型のセル構造を有する複数のメモリセルがロー及びコラム方向に配置されたメモリセルアレイ１０４を形成する。この周辺には、ビット線毎に結合されたセンスアンプ列５（複数のセンスアンプを示す）が配置され、更にワード線毎に結合された複数のワードデコーダ（図示のワードデコーダ列１０６を示す）が配置され、それぞれメモリセルアレイ１０４に接続されている。この複数のワードデコーダは、ローアドレス信号に対応する複数のワード線を生成するための複数のＲｅａｌワードデコーダ１０６ａと、冗長用のワード線を生成するための冗長ワードデコーダ１０６ｂで構成されている。ワードデコーダ列１０６には、ワードデコーダ選択回路１０７が接続され、そのワードデコーダ選択回路１０７内では、外部からのアクセスに対して、冗長ワードデコーダ１０６ｂか、複数のＲｅａｌワードデコーダ１０６ａか、どちらのワードデコーダを使用するかを選択している。
【０００４】
このように、従来の半導体記憶装置では、各ブロックが１つのメモリセルアレイ１０４を有する構成としていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のように、各メモリセルブロックが１つのメモリセルアレイを有する構成では、センスアンプ列もブロック数分存在することになり、それに伴うチップ面積の増加が問題となる。
本発明は、各バンクにおけるブロック数を減らすことにより、チップ面積の縮小化を実現する半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１の発明において、複数のメモリセルブロックを有する半導体記憶装置は、前記メモリセルブロックが少なくとも２つのメモリセルアレイ（後述する実施例の第１のメモリセルアレイ４ａ、第２のメモリセルアレイ４ｂに相当）に分離され、分離されたメモリセルアレイ毎に、複数のワード線を生成するためのワードデコーダ列（後述する実施例の第１のワードデコーダ列６ａ、第２のワードデコーダ列６ｂに相当）と、外部からのローアドレス（後述する実施例のＲＡ２〜ＲＡ１１に相当）のデコード結果に基づいて、前記ワードデコーダ列を選択するためのワードデコーダ選択信号を活性化するワードデコーダ選択回路（後述する実施例の第１のワードデコーダ選択回路７ａ、第２のワードデコーダ選択回路７ｂに相当）とを有し、データ読出し及び書込み時、前記ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、１つのワードデコーダが選択されることを特徴とする。請求項１記載の発明は、チップ面積の縮小化を実現するための具体的な構成例を規定する。
【０００７】
本発明の半導体記憶装置では、従来よりもメモリセルブロック数を減らすために、メモリセルブロック内に配置された従来の１つのメモリセルアレイを、少なくとも２つ、即ち２つ以上配置（分割）する。例えば、メモリセルブロック内に従来のメモリセルアレイを２つ配置すると（分割すると）、従来と同じ記憶容量でメモリセルブロック数が半分になる。同様にメモリセルブロック内のメモリセルアレイを増加させる毎に、チップ全体のメモリセルブロック数を減らすことができる。これにより、各メモリセルブロック毎に有するセンスアンプ数も減らすことができる。
【０００８】
このように、バンクを構成する各メモリセルブロックが、少なくとも２つのメモリセルアレイに分離されると、メモリセルブロック数及びセンスアンプ数を減らすことができ、結果としてチップ面積の縮小化を実現することができる。
また、請求項２の発明において、請求項１記載の前記ローアドレスは、前記複数のメモリセルブロックの中から、１つのメモリセルブロックを選択する第１アドレス（後述する実施例の第１のローアドレス：ＲＡ９〜ＲＡ１１に相当）と、該メモリセルブロックを構成する前記少なくとも２つのメモリセルアレイの中から、１つのメモリセルアレイを選択する第２アドレス（後述する実施例の第２のローアドレス：ＲＡ８に相当）と、該メモリセルアレイに結合される複数のワード線を生成するためのワードデコーダ列の中から、１つのワードデコーダを選択する第３アドレス（後述する実施例の第３のローアドレス：ＲＡ２〜ＲＡ７に相当）から構成されることを特徴とする。請求項２記載の発明は、外部からのローアドレスが内部でどのようにデコードされているかを示す具体例を規定する。
【０００９】
本発明の半導体記憶装置は、外部からのアクセスに対して、上記のようにデコードされる。そして、このデコード結果に基づいて、ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、１つのワードデコーダが選択される。
また、請求項３の発明において、請求項２記載の前記ワードデコーダ選択回路は、前記第１アドレス（後述する実施例のブロックセレクト信号に相当）と前記第２アドレス（後述する実施例のＲＡ８に相当）に従い、該当するワードデコーダ列に対応するワードデコーダ選択信号を活性化することを特徴とする。請求項３記載の発明は、ワードデコーダ選択回路によるワードデコーダ選択信号の活性化に必要となるローアドレス信号を規定する。
【００１０】
例えば、従来の１６のメモリセルブロックを、本発明では、８つのメモリセルブロックとする場合について説明する。
従来のように、１６のメモリセルブロックの中から１つのメモリセルブロックを選択する場合、デコードには、４ビットのローアドレスを必要とした。
これに対し、本発明では、メモリセルブロック数を半分にすることで、デコードに必要なローアドレスが３ビットとなり、従来使用していた残り１ビットのローアドレスが使用されない。本発明の半導体記憶装置では、前記３ビットのローアドレスを第１アドレス、前記残り１ビットのローアドレスを第２アドレスとし、これらのアドレス信号のデコード結果により、指定されたワードデコーダ選択回路が所定のワードデコーダ選択信号を活性化している。
【００１１】
また、請求項４の発明において、請求項１乃至３いずれか一項記載の前記ワードデコーダ列は、前記ローアドレスのデコード結果に応じた複数のワード線を生成するための複数の第１のワードデコーダ（後述する実施例のＲｅａｌワードデコーダ８ａ、８ｂに相当）と、冗長用のメモリセルに結合する冗長用のワード線を生成するための第２のワードデコーダ（後述する実施例の冗長ワードデコーダ９ａ、９ｂに相当）で構成されることを特徴とする。請求項４記載の発明は、ワードデコーダ列の具体的な構成例を規定する。
【００１２】
これにより、第１のワードデコーダに結合されたメモリセルの１つに故障が発生した場合でも、第２のワードデコーダに結合されたメモリセルを使用でき、この故障を救済することができる。
また、請求項５の発明において、請求項４記載の前記ワードデコーダ選択回路は、前記複数の第１のワードデコーダを選択するための第１のワードデコーダ選択信号（後述する実施例のＲｅａｌワードデコーダ選択信号に相当）、または前記第２のワードデコーダを選択するための第２のワードデコーダ選択信号（後述する実施例の冗長ワードデコーダ選択信号に相当）を活性化することを特徴とする。請求項５記載の発明は、ワードデコーダ選択回路にて生成されるワードデコーダ選択信号の具体例を規定する。
【００１３】
これにより、第１のワードデコーダ、または第２のワードデコーダが駆動される。
また、請求項６の発明において、請求項５記載の前記ワードデコーダ選択回路は、第１の冗長判定信号と前記第２アドレスを受信し第２の冗長判定信号を発生する第１の回路、前記第１アドレスと該第１アドレスを受信し選択信号を発生する第２の回路、該選択信号が選択状態でありかつ該第２の冗長判定信号が第１の論理であることを検出して前記第１のワードデコーダ選択信号を発生する第３の回路、該選択信号が選択状態でありかつ該第２の冗長判定信号が第２の論理であることを検出して前記第２のワードデコーダ選択信号を発生する第４の回路、を備える。
【００１６】
即ち、前記冗長を判定するための信号が活性化されていない場合に活性化された誤った第２のワードデコーダ選択信号に対して、第２のワードデコーダ内でワード線の生成を防止できる。
【００１７】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の構成例を示す。尚、図２（ａ）はメモリセルのブロック構成を、図２（ｂ）は各メモリセルブロックの周辺回路の構成例をそれぞれ示す。
【００１８】
図２に示す本発明の半導体記憶装置は、例えば、各バンクが１６のメモリセルブロックにより構成されている図１の半導体記憶装置のチップ面積を縮小するために、各バンクを８つのメモリセルブロックにより構成した場合（即ち、半分にした場合）の例である。
半導体記憶装置１は、図２（ａ）に示すように、複数のバンクを有する構成（バンク２ａ、２ｂ、２ｃ、２ｄを示す）とし、更にその各バンクは、８つのメモリセルブロック（ブロック構成３：ブロック（０）〜ブロック（７）を示す）により構成されている。この場合は、各メモリセルブロック内のメモリセル数を、従来の各メモリセルブロック内のメモリセル数の２倍にすることにより、従来の記憶容量を減少させることなく、メモリセルブロック数を半減させている。尚、この原理を利用した場合、例えば、メモリセルブロック内のメモリセル数を従来の３倍、４倍、・・・、に増加すると、更にメモリセルブロック数を減少させることができる。
【００１９】
本発明の半導体記憶装置１では、メモリセルブロック数を半減させることにより、各メモリセルブロック毎に配置されるセンスアンプ数を減らしている。これにより、チップ面積の縮小化を実現することができる。
図２（ｂ）に示すように、各ブロック内（図２（ｂ）は、ブロック（０）内の例を示す）では、例えば、通常のＤＲＡＭ型のセル構造を有する複数のメモリセルがロー及びコラム方向に配置された第１のメモリセルアレイ４ａ、及び第２のメモリセルアレイ４ｂを形成する。尚、第１のメモリセルアレイ４ａ、及び第２のメモリセルアレイ４ｂの各々が、従来のブロック（０）内のメモリセルアレイ１０４と同一のメモリセル数を有する。
【００２０】
また、この周辺には、ビット線毎に結合されたセンスアンプ列５（複数のセンスアンプを示す）が配置され、更にワード線毎に結合された複数のワードデコーダ（図示の第１のワードデコーダ列６ａと第２のワードデコーダ列６ｂを示す）が配置され、それぞれメモリセルアレイ４ａ及び４ｂに接続されている。従って、第１のメモリセルアレイ４ａ及び第２のメモリセルアレイ４ｂに、それぞれ接続されているワードデコーダが、例えば、６４個の場合、ブロック（０）全体としては、１２８個のワードデコーダが接続されることになる。尚、前記ワードデコーダの個数は、説明の便宜上規定したものであり、この限りではない。
【００２１】
この複数のワードデコーダ（図２（ｄ）の各ワードデコーダ列６ａ、６ｂを示す）は、図２（ｄ）に示すように、ローアドレス信号に対応する複数のワード線を生成するための複数のＲｅａｌワードデコーダ８ａ及び８ｂと、メモリセルに故障が発生した場合にそのメモリセルを救済する冗長用のワード線を生成するための冗長ワードデコーダ９ａ及び９ｂで構成されている。
【００２２】
第１のワードデコーダ列６ａには、第１のワードデコーダ選択回路７ａが接続され、その第１のワードデコーダ選択回路７ａ内では、外部からのアクセスに対して、冗長ワードデコーダ９ａか、複数のＲｅａｌワードデコーダ８ａか、どちらのワードデコーダを使用するかを選択している。同様に第２のワードデコーダ列６ｂには、第２のワードデコーダ選択回路７ｂが接続され、その第２のワードデコーダ選択回路７ｂ内では、外部からのアクセスに対して、冗長ワードデコーダ９ｂか、複数のＲｅａｌワードデコーダ８ｂか、どちらのワードデコーダを使用するかを選択している。
【００２３】
このように、上記本発明の半導体記憶装置１は、各メモリセルブロック（ブロック（０）〜ブロック（７））が第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂとに分割された構成とし、更に第１のメモリセルアレイ４ａには第１のワードデコーダ列６ａと第１のワードデコーダ選択回路７ａが接続され、第２のメモリセルアレイ４ｂには第２のワードデコーダ列６ｂと第２のワードデコーダ選択回路７ｂが接続されている。
【００２４】
次に、上記図２のように構成される半導体記憶装置１の動作について説明する。尚、以後は、説明の便宜上Ｒｅａｌワードデコーダ８ａ及び８ｂの数をそれぞれ６４個とする。
半導体記憶装置１は、外部からデータ読出しまたはデータ書込みのアクセスがあると、共に入力されるローアドレスのデコード結果により、６４個のワードデコーダの中から、１つのｒｅａｌワードデコーダ８ａが選択される。そして、そのｒｅａｌワードデコーダ８ａにて生成されるワード線に結合されたメモリセルに対して、データ読出しまたはデータ書込みが行われる。
【００２５】
この場合、アクセスの対象となるメモリセルブロックは、例えば、第１のローアドレス、即ちＲＡ９からＲＡ１１をデコードすることにより選択される。このデコード結果は、対応するメモリセルブロックのワードデコーダ選択回路にブロックセレクト信号として入力される。更にＲＡ９からＲＡ１１により選択されたメモリセルブロック内のメモリセルアレイは、例えば、第２のローアドレス、即ちＲＡ８の論理によりいずれか１つ（メモリセルアレイ４ａ、４ｂのいずれか１つ）に選択される。このＲＡ８の論理は、ブロック分割アドレス相補信号Ｓ５、Ｓ６として、それぞれワードデコーダ選択回路７ａ、７ｂに入力される。更に選択されたメモリセルアレイに結合されるワード線は、例えば、第３のローアドレス、即ちＲＡ２〜ＲＡ７をデコードすることによりいずれか１つ選択される。このデコード結果は、プリデコード信号Ｓ８としてＲｅａｌワードデコーダ８ａに入力される。従って、半導体記憶装置１では、上記、ブロックセレクト信号、Ｓ５またはＳ６、及びＳ８により選択されたワード線に結合されたメモリセルの、データ読出しまたはデータ書込みが行われる。
【００２６】
図２に示す第１のワードデコーダ選択回路７ａは、前記ブロックセレクト信号、前記ブロック分割アドレス相補信号Ｓ５、及び冗長信号Ｓ７に従い、第１のメモリセルアレイ４ａに接続された第１のワードデコーダ列６ａに対応するワードデコーダ選択信号、即ち、Ｒｅａｌ用ワードデコーダ選択信号Ｓ１、または冗長用ワードデコーダ選択信号Ｓ３を活性化する。同様に、第２のワードデコーダ選択回路７ｂは、前記ブロックセレクト信号、前記ブロック分割アドレス相補信号Ｓ６、及び冗長信号Ｓ７に従い、第２のメモリセルアレイ４ｂに接続された第２のワードデコーダ列６ｂに対応するＲｅａｌ用ワードデコーダ選択信号Ｓ２、または冗長用ワードデコーダ選択信号Ｓ４を活性化する。
【００２７】
この第１のワードデコーダ選択回路７ａの動作を図４に示す回路例に基づいて説明する。尚、図示の第２のワードデコーダ選択回路７ｂ、他のブロック（図示のブロック（０）以外）の第１のワードデコーダ選択回路７ａと第２のワードデコーダ選択回路７ｂは同様の動作を行うため説明を省略する。
第１のワードデコーダ選択回路７ａは、冗長用ワードデコーダ選択回路２１とＲｅａｌワードデコーダ選択回路２２と単層化回路２３から構成されている。単層化回路２３は、ＮＯＲゲート１１とインバータ１２を有する。Ｒｅａｌワードデコーダ選択信号２２は、ＮＡＮＤゲート１６、１７とインバータ１８、１９を有する。冗長用ワードデコーダ選択回路２１は、ＮＯＲゲート１３、１４とインバータ１５を有する。
【００２８】
例えば、図４に示す第１のワードデコーダ選択回路７ａは、ブロック（０）に対して外部からのアクセス（読出し、または書込み）があると、ブロックセレクト信号及びデコーダセレクト信号にＨｉｇｈが入力され、信号ＣがＨｉｇｈ（アクティブ）となり、冗長用ワードデコーダ信号、またはＲｅａｌワードデコーダ信号のどちらか一方をＨｉｇｈにする（活性化する）。尚、デコーダセレクト信号は、外部からのアクセスに対応して発生するパルス信号である。
【００２９】
この時、いずれの信号をＨｉｇｈにするかは、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚ（図２のＳ７を示す）と、第２のローアドレスのＲＡ８（図２のＳ５を示す）により決定される。例えば、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚの少なくともどちらか一方にＨｉｇｈが入力されるか（信号ＡがＨｉｇｈ）、または第２のローアドレスのＲＡ８がＨｉｇｈになると、信号ＢがＬｏｗとなり、ＮＡＮＤゲート１７がマスクされる。即ち、ＮＡＮＤゲート１７の他方の入力に、Ｈｉｇｈ、Ｌｏｗのどちらが入力されても、Ｒｅａｌワードデコーダ選択信号（図２のＳ１を示す）は活性化されず、逆に冗長用ワードデコーダ選択信号（図２のＳ３を示す）が活性化される。一方、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚ、第２のローアドレスのＲＡ８が全てＬｏｗのとき、信号ＢがＨｉｇｈとなり、ＮＯＲゲート１４がマスクされる。即ち、ＮＯＲゲート１４の他方の入力に、Ｈｉｇｈ、Ｌｏｗのどちらが入力されても、冗長用ワードデコーダ選択信号は活性化されず、逆にＲｅａｌワードデコーダ選択信号が活性化される。
【００３０】
図３は、従来のワードデコーダ選択回路１０７であるが、この回路は、第１のワードデコーダ選択回路７ａの冗長用ワードデコーダ選択回路２１とＲｅａｌワードデコーダ選択回路２２だけで構成されている。この回路に対応するメモリセルブロックを、図１のブロック（０）とした場合に、例えば、ブロック（０）に対して外部からのアクセス（読出し、または書込み）があると、ブロックセレクト信号及びデコーダセレクト信号にＨｉｇｈが入力され、信号ＣがＨｉｇｈ（アクティブ）となり、冗長用ワードデコーダ信号、またはＲｅａｌワードデコーダ信号のどちらか一方をＨｉｇｈにする（活性化する）。
【００３１】
この時、いずれの信号をＨｉｇｈにするかは、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚにより決定されていた。例えば、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚの少なくともどちらか一方にＨｉｇｈが入力されると、信号ＢがＬｏｗとなり、ＮＡＮＤゲート１７がマスクされる。即ち、Ｒｅａｌワードデコーダ選択信号は活性化されず、逆に冗長用ワードデコーダ選択信号が活性化されていた。一方、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚが共にＬｏｗのとき、信号ＢがＨｉｇｈとなり、ＮＯＲゲート１４がマスクされる。即ち、冗長用ワードデコーダ選択信号は活性化されず、逆にＲｅａｌワードデコーダ選択信号が活性化されていた。
【００３２】
図１に示す従来の半導体記憶装置では、１６のメモリセルブロック（ブロック（０）からブロック（１５）の中から１つのメモリセルブロックを選択しているため、上記ブロック（０）に対応するブロックセレクト信号をアクティブにするためには、少なくとも４ビットのローアドレスを必要とする。そのため、従来は、ブロックを選択するためのローアドレスとして、ＲＡ８〜ＲＡ１１を使用していた。また、ブロック（０）には１つのメモリセルアレイ１０４が配置されており、ＲＡ２〜ＲＡ７の６ビットをデコードすることにより、所定のワード線を選択していた。
【００３３】
これに対し、本発明の半導体記憶装置１では、メモリセルブロック数を半分にすることで、ブロック（０）を選択するためのデコードに必要なローアドレスが３ビット（ＲＡ９からＲＡ１１）となり、従来使用していた残り１ビット（ＲＡ８）のローアドレスがこのデコードには使用されていない。
半導体記憶装置１では、このＲＡ８を図２（ｂ）に示す第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂの選択のために使用する。先に説明したように、本発明では、ブロック（０）内に第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂが配置されているため、ブロック（０）には、１２８個のＲｅａｌワードデコーダ８ａが接続されていることになる。従って、前記第３のローアドレス（ＲＡ２〜ＲＡ７）を１２８個のＲｅａｌワードデコーダ８ａ内でデコードすると、例えば、第１のワードデコーダ列６ａから出力されるワード線と、第２のワードデコーダ列６ａから出力されるワード線が、選択されるという問題が発生する。
【００３４】
また、この問題を解決するために、ＲＡ８を１２８個のＲｅａｌワードデコーダに入力し、７ビットのローアドレスをデコードすることにより、例えば、第１のワードデコーダ列６ａから出力されるワード線を選択する方法が可能である。しかしながら、ＲＡ８を１２８個のＲｅａｌワードデコーダ８ａに入力するということは、ブロック（０）だけに限らず、１２８×８（ブロック（０）〜ブロック（７））個のＲｅａｌワードデコーダ８ａ全てにＲＡ８を入力することになり、メモリセルブロック数を減少させることが配線を増加させ、チップ面積を増加させる原因となってしまう。
【００３５】
そこで、本発明の半導体記憶装置１では、各ブロックの第１のメモリセルアレイ４ａ及び第２のメモリセルアレイ４ｂに、それぞれに対応する第１のワードデコーダ選択回路７ａと第２のワードデコーダ選択回路７ｂを持たせ、この両方の回路にＲＡ８を入力している（反転入力）。即ち、２×８（ブロック（０）〜ブロック（７））個の回路にＲＡ８を入力するだけでよく、チップ面積を縮小させることができる。
【００３６】
このように、本発明の半導体記憶装置１は、前記第２のローアドレスのＲＡ８を、ブロック分割アドレス相補信号（Ｓ５）として第１のワードデコーダ選択回路７ａに入力することにより、適切なワードデコーダを選択できる。
図５は、本発明の半導体記憶装置１の冗長ワードデコーダ９ａ、９ｂの回路例を示す。この回路は、トランジスタ３１から３９にて構成される。
【００３７】
例えば、リセット信号がＨｉｇｈになると（リセット状態）と、冗長ワードデコーダ９ａ、９ｂは、冗長用ワードラインからＨｉｇｈを出力し（非活性）、リセット状態が解除されてもその状態（冗長用ワードラインのＨｉｇｈ出力）を保持する。この状態で、例えば、冗長用ワードデコーダ選択信号と冗長信号が共にＨｉｇｈになると、冗長用ワードラインからＬｏｗを出力する（活性）。尚、この冗長ワードデコーダ９ａ、９ｂは、冗長信号のＨｉｇｈを条件として、冗長用ワードラインを活性化しているため、ワードデコーダ選択回路でＲＡ８の論理だけで活性化された誤った冗長用ワードデコーダ選択信号が入力された場合でも、冗長用ワードラインを活性化しない。
【００３８】
図６は、本発明の半導体記憶装置１のＲｅａｌワードデコーダ８ａ、８ｂの回路例を示す。この回路は、トランジスタ４１から５０にて構成される。
例えば、リセット信号がＨｉｇｈになると（リセット状態）と、Ｒｅａｌワードデコーダ８ａ、８ｂは、ＲｅａｌワードラインからＨｉｇｈを出力し（非活性）、リセット状態が解除されてもその状態（ＲｅａｌワードラインのＨｉｇｈ出力）を保持する。この状態で、例えば、ＲＡ２〜ＲＡ７のプリデコード信号とＲｅａｌワードデコーダ選択信号が全てＨｉｇｈになると、ＲｅａｌワードラインからＬｏｗを出力する（活性）。
【００３９】
図７は、本発明の半導体記憶装置１の冗長判定を行う回路例、即ち、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚを生成する回路例を示す。この回路は、ＲＯＷアドレス入力部６１ａ〜６１ｇ、６２ａ〜６２ｃ、冗長判定部６３ａ〜６３ｈ、冗長信号生成部６４ａ、６４ｂ、６５ａ、６５ｂから構成される。
ＲＯＷアドレス入力部６１ａ〜６１ｇにてＲＡ２〜ＲＡ８を取り込み、ＲＯＷアドレス入力部６２ａ〜６２ｃにてＲＡ９〜ＲＡ１１を取り込む。決められたローアドレスの入力時に冗長信号を発生するために、ＲＯＷアドレス入力部６１ａ〜６１ｇ及びＲＯＷアドレス入力部６２ａ〜６２ｃ内のヒューズは、予め所定の規則に基づいて、接続するかまたは切断しておく。ヒューズ情報取り込み信号ｓ１のタイミングで取り込まれたヒューズ情報は、冗長判定部６３ａ〜６３ｈにて冗長かどうかを判定される。尚、この場合、冗長判定部６３ａ〜６３ｈ内のデコード部を構成するＡＮＤゲートは、これに限らず、冗長信号を発生させるローアドレスによる。
【００４０】
例えば、冗長の判定がなされた場合、冗長判定部６３ａ〜６３ｈは、冗長アドレス取り込み信号ｓ５のタイミングで、この情報を冗長信号生成部６４ａ、６４ｂ、６５ａ、６５ｂのいずれかに通知する。通知を受けた冗長信号生成部では、冗長信号を生成し、ワードデコーダ選択回路７ａ、７ｂ及び冗長ワードデコーダ９ａ、９ｂに出力する。
【００４１】
上記、本発明の半導体記憶装置１は、各バンクにおけるメモリセルブロック数を減らすことにより、チップ面積の縮小化を実現する。尚、図１及び図２におけるバンク及びメモリセルブロックの数は、便宜的に取り決めたものであり、これに限らずメモリの記憶容量等にあわせた適当な数とする。従って、ローアドレスの関しても、これに限らず記憶容量等にあわせた適当なビット数となる。
【００４２】
また、本発明の半導体記憶装置１は、例えば、各メモリセルブロックを３分割、４分割・・・とした場合、ブロック内に配置されるメモリセルアレイ数に応じた、冗長信号（ＲＯＭ２Ｚ、ＲＯＭ３Ｚ、・・・）を生成し、メモリセルに故障が発生したときに、各メモリセルアレイの冗長用のメモリセルにより故障を救済することとしても良い。また、特定のメモリセルアレイにのみ冗長用のメモリセルを配置して、メモリセルに故障が発生したときに、この冗長用のメモリセルにより故障を救済することとしても良い。
【００４３】
【発明の効果】
本発明の半導体記憶装置は、各メモリセルブロック内のメモリセル数を、従来のメモリセルブロック内のメモリセル数の２倍にすることにより、従来の記憶容量を減少させることなく、メモリセルブロック数を半減させている。また、この原理を利用した場合、例えば、メモリセルブロック内のメモリセル数を、従来の３倍、４倍、・・・、と増加するに従い、更にメモリセルブロック数を減少させることができる。
【００４４】
本発明の半導体記憶装置では、このようにメモリセルブロック数を減少させることにより、各メモリセルブロック毎に配置されるセンスアンプ数を減らし、チップ面積の縮小化を実現している。
従って、本発明によれば、各バンクにおけるメモリセルブロック数を減らすことにより、チップ面積の縮小化を実現する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の構成例である。
【図２】本発明の半導体記憶装置の構成例である。
【図３】従来のワードデコーダ選択回路である。
【図４】本発明のワードデコーダ選択回路である。
【図５】冗長ワードデコーダの回路例である。
【図６】Ｒｅａｌワードデコーダの回路例である。
【図７】冗長判定の回路例である。
【符号の説明】
１ 半導体記憶装置
２ａ，２ｂ，２ｃ，２ｄ バンク
３ ブロック構成
４ａ 第１のメモリセルアレイ
４ｂ 第２のメモリセルアレイ
５ センスアンプ
６ａ 第１のワードデコーダ列
６ｂ 第２のワードデコーダ列
７ａ 第１のワードデコーダ選択回路
７ｂ 第２のワードデコーダ選択回路
８ａ，８ｂ Ｒｅａｌワードデコーダ
９ａ，９ｂ 冗長ワードデコーダ
１１，１３，１４， ＮＯＲゲート
１２，１５，１８，１９ インバータ
１６，１７ ＮＡＮＤゲート
３１〜３９、４１〜５０ トランジスタ
１０１ 半導体記憶装置
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ バンク
１０３ ブロック構成
１０４ メモリセルアレイ
１０５ センスアンプ
１０６ ワードデコーダ列
１０６ａ Ｒｅａｌワードデコーダ
１０６ｂ 冗長ワードデコーダ
１０７ ワードデコーダ選択回路
【発明の属する技術分野】
本発明は、複数のメモリセルブロックを有する半導体記憶装置に関する。
近年、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体記憶装置では、記憶容量の増大に伴うメモリセルブロック数の増加により、チップ面積も増加する傾向にある。そこで、記憶容量を減少させることなくチップ面積の縮小化が可能な半導体記憶装置が要求されている。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について説明する。
図１は、従来の半導体記憶装置のメモリセルブロック構成、及びその周辺回路の構成を示す。
図１（ａ）に示すように、半導体記憶装置１０１は、複数のバンクを有する構成（バンク１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ）とし、更にその各バンクは、１６のメモリセルブロック（ブロック構成１０３）により構成されている。尚、このバンク及びメモリセルブロックの数は、便宜的に取り決めたものであり、これに限らずメモリの記憶容量等にあわせた適当な数とする。
【０００３】
更に、各ブロック内（図１（ｂ）は、ブロック（０）内の例を示す）では、例えば、通常のＤＲＡＭ型のセル構造を有する複数のメモリセルがロー及びコラム方向に配置されたメモリセルアレイ１０４を形成する。この周辺には、ビット線毎に結合されたセンスアンプ列５（複数のセンスアンプを示す）が配置され、更にワード線毎に結合された複数のワードデコーダ（図示のワードデコーダ列１０６を示す）が配置され、それぞれメモリセルアレイ１０４に接続されている。この複数のワードデコーダは、ローアドレス信号に対応する複数のワード線を生成するための複数のＲｅａｌワードデコーダ１０６ａと、冗長用のワード線を生成するための冗長ワードデコーダ１０６ｂで構成されている。ワードデコーダ列１０６には、ワードデコーダ選択回路１０７が接続され、そのワードデコーダ選択回路１０７内では、外部からのアクセスに対して、冗長ワードデコーダ１０６ｂか、複数のＲｅａｌワードデコーダ１０６ａか、どちらのワードデコーダを使用するかを選択している。
【０００４】
このように、従来の半導体記憶装置では、各ブロックが１つのメモリセルアレイ１０４を有する構成としていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のように、各メモリセルブロックが１つのメモリセルアレイを有する構成では、センスアンプ列もブロック数分存在することになり、それに伴うチップ面積の増加が問題となる。
本発明は、各バンクにおけるブロック数を減らすことにより、チップ面積の縮小化を実現する半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１の発明において、複数のメモリセルブロックを有する半導体記憶装置は、前記メモリセルブロックが少なくとも２つのメモリセルアレイ（後述する実施例の第１のメモリセルアレイ４ａ、第２のメモリセルアレイ４ｂに相当）に分離され、分離されたメモリセルアレイ毎に、複数のワード線を生成するためのワードデコーダ列（後述する実施例の第１のワードデコーダ列６ａ、第２のワードデコーダ列６ｂに相当）と、外部からのローアドレス（後述する実施例のＲＡ２〜ＲＡ１１に相当）のデコード結果に基づいて、前記ワードデコーダ列を選択するためのワードデコーダ選択信号を活性化するワードデコーダ選択回路（後述する実施例の第１のワードデコーダ選択回路７ａ、第２のワードデコーダ選択回路７ｂに相当）とを有し、データ読出し及び書込み時、前記ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、１つのワードデコーダが選択されることを特徴とする。請求項１記載の発明は、チップ面積の縮小化を実現するための具体的な構成例を規定する。
【０００７】
本発明の半導体記憶装置では、従来よりもメモリセルブロック数を減らすために、メモリセルブロック内に配置された従来の１つのメモリセルアレイを、少なくとも２つ、即ち２つ以上配置（分割）する。例えば、メモリセルブロック内に従来のメモリセルアレイを２つ配置すると（分割すると）、従来と同じ記憶容量でメモリセルブロック数が半分になる。同様にメモリセルブロック内のメモリセルアレイを増加させる毎に、チップ全体のメモリセルブロック数を減らすことができる。これにより、各メモリセルブロック毎に有するセンスアンプ数も減らすことができる。
【０００８】
このように、バンクを構成する各メモリセルブロックが、少なくとも２つのメモリセルアレイに分離されると、メモリセルブロック数及びセンスアンプ数を減らすことができ、結果としてチップ面積の縮小化を実現することができる。
また、請求項２の発明において、請求項１記載の前記ローアドレスは、前記複数のメモリセルブロックの中から、１つのメモリセルブロックを選択する第１アドレス（後述する実施例の第１のローアドレス：ＲＡ９〜ＲＡ１１に相当）と、該メモリセルブロックを構成する前記少なくとも２つのメモリセルアレイの中から、１つのメモリセルアレイを選択する第２アドレス（後述する実施例の第２のローアドレス：ＲＡ８に相当）と、該メモリセルアレイに結合される複数のワード線を生成するためのワードデコーダ列の中から、１つのワードデコーダを選択する第３アドレス（後述する実施例の第３のローアドレス：ＲＡ２〜ＲＡ７に相当）から構成されることを特徴とする。請求項２記載の発明は、外部からのローアドレスが内部でどのようにデコードされているかを示す具体例を規定する。
【０００９】
本発明の半導体記憶装置は、外部からのアクセスに対して、上記のようにデコードされる。そして、このデコード結果に基づいて、ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、１つのワードデコーダが選択される。
また、請求項３の発明において、請求項２記載の前記ワードデコーダ選択回路は、前記第１アドレス（後述する実施例のブロックセレクト信号に相当）と前記第２アドレス（後述する実施例のＲＡ８に相当）に従い、該当するワードデコーダ列に対応するワードデコーダ選択信号を活性化することを特徴とする。請求項３記載の発明は、ワードデコーダ選択回路によるワードデコーダ選択信号の活性化に必要となるローアドレス信号を規定する。
【００１０】
例えば、従来の１６のメモリセルブロックを、本発明では、８つのメモリセルブロックとする場合について説明する。
従来のように、１６のメモリセルブロックの中から１つのメモリセルブロックを選択する場合、デコードには、４ビットのローアドレスを必要とした。
これに対し、本発明では、メモリセルブロック数を半分にすることで、デコードに必要なローアドレスが３ビットとなり、従来使用していた残り１ビットのローアドレスが使用されない。本発明の半導体記憶装置では、前記３ビットのローアドレスを第１アドレス、前記残り１ビットのローアドレスを第２アドレスとし、これらのアドレス信号のデコード結果により、指定されたワードデコーダ選択回路が所定のワードデコーダ選択信号を活性化している。
【００１１】
また、請求項４の発明において、請求項１乃至３いずれか一項記載の前記ワードデコーダ列は、前記ローアドレスのデコード結果に応じた複数のワード線を生成するための複数の第１のワードデコーダ（後述する実施例のＲｅａｌワードデコーダ８ａ、８ｂに相当）と、冗長用のメモリセルに結合する冗長用のワード線を生成するための第２のワードデコーダ（後述する実施例の冗長ワードデコーダ９ａ、９ｂに相当）で構成されることを特徴とする。請求項４記載の発明は、ワードデコーダ列の具体的な構成例を規定する。
【００１２】
これにより、第１のワードデコーダに結合されたメモリセルの１つに故障が発生した場合でも、第２のワードデコーダに結合されたメモリセルを使用でき、この故障を救済することができる。
また、請求項５の発明において、請求項４記載の前記ワードデコーダ選択回路は、前記複数の第１のワードデコーダを選択するための第１のワードデコーダ選択信号（後述する実施例のＲｅａｌワードデコーダ選択信号に相当）、または前記第２のワードデコーダを選択するための第２のワードデコーダ選択信号（後述する実施例の冗長ワードデコーダ選択信号に相当）を活性化することを特徴とする。請求項５記載の発明は、ワードデコーダ選択回路にて生成されるワードデコーダ選択信号の具体例を規定する。
【００１３】
これにより、第１のワードデコーダ、または第２のワードデコーダが駆動される。
また、請求項６の発明において、請求項５記載の前記ワードデコーダ選択回路は、第１の冗長判定信号と前記第２アドレスを受信し第２の冗長判定信号を発生する第１の回路、前記第１アドレスと該第１アドレスを受信し選択信号を発生する第２の回路、該選択信号が選択状態でありかつ該第２の冗長判定信号が第１の論理であることを検出して前記第１のワードデコーダ選択信号を発生する第３の回路、該選択信号が選択状態でありかつ該第２の冗長判定信号が第２の論理であることを検出して前記第２のワードデコーダ選択信号を発生する第４の回路、を備える。
【００１６】
即ち、前記冗長を判定するための信号が活性化されていない場合に活性化された誤った第２のワードデコーダ選択信号に対して、第２のワードデコーダ内でワード線の生成を防止できる。
【００１７】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図２は、本発明の半導体記憶装置の構成例を示す。尚、図２（ａ）はメモリセルのブロック構成を、図２（ｂ）は各メモリセルブロックの周辺回路の構成例をそれぞれ示す。
【００１８】
図２に示す本発明の半導体記憶装置は、例えば、各バンクが１６のメモリセルブロックにより構成されている図１の半導体記憶装置のチップ面積を縮小するために、各バンクを８つのメモリセルブロックにより構成した場合（即ち、半分にした場合）の例である。
半導体記憶装置１は、図２（ａ）に示すように、複数のバンクを有する構成（バンク２ａ、２ｂ、２ｃ、２ｄを示す）とし、更にその各バンクは、８つのメモリセルブロック（ブロック構成３：ブロック（０）〜ブロック（７）を示す）により構成されている。この場合は、各メモリセルブロック内のメモリセル数を、従来の各メモリセルブロック内のメモリセル数の２倍にすることにより、従来の記憶容量を減少させることなく、メモリセルブロック数を半減させている。尚、この原理を利用した場合、例えば、メモリセルブロック内のメモリセル数を従来の３倍、４倍、・・・、に増加すると、更にメモリセルブロック数を減少させることができる。
【００１９】
本発明の半導体記憶装置１では、メモリセルブロック数を半減させることにより、各メモリセルブロック毎に配置されるセンスアンプ数を減らしている。これにより、チップ面積の縮小化を実現することができる。
図２（ｂ）に示すように、各ブロック内（図２（ｂ）は、ブロック（０）内の例を示す）では、例えば、通常のＤＲＡＭ型のセル構造を有する複数のメモリセルがロー及びコラム方向に配置された第１のメモリセルアレイ４ａ、及び第２のメモリセルアレイ４ｂを形成する。尚、第１のメモリセルアレイ４ａ、及び第２のメモリセルアレイ４ｂの各々が、従来のブロック（０）内のメモリセルアレイ１０４と同一のメモリセル数を有する。
【００２０】
また、この周辺には、ビット線毎に結合されたセンスアンプ列５（複数のセンスアンプを示す）が配置され、更にワード線毎に結合された複数のワードデコーダ（図示の第１のワードデコーダ列６ａと第２のワードデコーダ列６ｂを示す）が配置され、それぞれメモリセルアレイ４ａ及び４ｂに接続されている。従って、第１のメモリセルアレイ４ａ及び第２のメモリセルアレイ４ｂに、それぞれ接続されているワードデコーダが、例えば、６４個の場合、ブロック（０）全体としては、１２８個のワードデコーダが接続されることになる。尚、前記ワードデコーダの個数は、説明の便宜上規定したものであり、この限りではない。
【００２１】
この複数のワードデコーダ（図２（ｄ）の各ワードデコーダ列６ａ、６ｂを示す）は、図２（ｄ）に示すように、ローアドレス信号に対応する複数のワード線を生成するための複数のＲｅａｌワードデコーダ８ａ及び８ｂと、メモリセルに故障が発生した場合にそのメモリセルを救済する冗長用のワード線を生成するための冗長ワードデコーダ９ａ及び９ｂで構成されている。
【００２２】
第１のワードデコーダ列６ａには、第１のワードデコーダ選択回路７ａが接続され、その第１のワードデコーダ選択回路７ａ内では、外部からのアクセスに対して、冗長ワードデコーダ９ａか、複数のＲｅａｌワードデコーダ８ａか、どちらのワードデコーダを使用するかを選択している。同様に第２のワードデコーダ列６ｂには、第２のワードデコーダ選択回路７ｂが接続され、その第２のワードデコーダ選択回路７ｂ内では、外部からのアクセスに対して、冗長ワードデコーダ９ｂか、複数のＲｅａｌワードデコーダ８ｂか、どちらのワードデコーダを使用するかを選択している。
【００２３】
このように、上記本発明の半導体記憶装置１は、各メモリセルブロック（ブロック（０）〜ブロック（７））が第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂとに分割された構成とし、更に第１のメモリセルアレイ４ａには第１のワードデコーダ列６ａと第１のワードデコーダ選択回路７ａが接続され、第２のメモリセルアレイ４ｂには第２のワードデコーダ列６ｂと第２のワードデコーダ選択回路７ｂが接続されている。
【００２４】
次に、上記図２のように構成される半導体記憶装置１の動作について説明する。尚、以後は、説明の便宜上Ｒｅａｌワードデコーダ８ａ及び８ｂの数をそれぞれ６４個とする。
半導体記憶装置１は、外部からデータ読出しまたはデータ書込みのアクセスがあると、共に入力されるローアドレスのデコード結果により、６４個のワードデコーダの中から、１つのｒｅａｌワードデコーダ８ａが選択される。そして、そのｒｅａｌワードデコーダ８ａにて生成されるワード線に結合されたメモリセルに対して、データ読出しまたはデータ書込みが行われる。
【００２５】
この場合、アクセスの対象となるメモリセルブロックは、例えば、第１のローアドレス、即ちＲＡ９からＲＡ１１をデコードすることにより選択される。このデコード結果は、対応するメモリセルブロックのワードデコーダ選択回路にブロックセレクト信号として入力される。更にＲＡ９からＲＡ１１により選択されたメモリセルブロック内のメモリセルアレイは、例えば、第２のローアドレス、即ちＲＡ８の論理によりいずれか１つ（メモリセルアレイ４ａ、４ｂのいずれか１つ）に選択される。このＲＡ８の論理は、ブロック分割アドレス相補信号Ｓ５、Ｓ６として、それぞれワードデコーダ選択回路７ａ、７ｂに入力される。更に選択されたメモリセルアレイに結合されるワード線は、例えば、第３のローアドレス、即ちＲＡ２〜ＲＡ７をデコードすることによりいずれか１つ選択される。このデコード結果は、プリデコード信号Ｓ８としてＲｅａｌワードデコーダ８ａに入力される。従って、半導体記憶装置１では、上記、ブロックセレクト信号、Ｓ５またはＳ６、及びＳ８により選択されたワード線に結合されたメモリセルの、データ読出しまたはデータ書込みが行われる。
【００２６】
図２に示す第１のワードデコーダ選択回路７ａは、前記ブロックセレクト信号、前記ブロック分割アドレス相補信号Ｓ５、及び冗長信号Ｓ７に従い、第１のメモリセルアレイ４ａに接続された第１のワードデコーダ列６ａに対応するワードデコーダ選択信号、即ち、Ｒｅａｌ用ワードデコーダ選択信号Ｓ１、または冗長用ワードデコーダ選択信号Ｓ３を活性化する。同様に、第２のワードデコーダ選択回路７ｂは、前記ブロックセレクト信号、前記ブロック分割アドレス相補信号Ｓ６、及び冗長信号Ｓ７に従い、第２のメモリセルアレイ４ｂに接続された第２のワードデコーダ列６ｂに対応するＲｅａｌ用ワードデコーダ選択信号Ｓ２、または冗長用ワードデコーダ選択信号Ｓ４を活性化する。
【００２７】
この第１のワードデコーダ選択回路７ａの動作を図４に示す回路例に基づいて説明する。尚、図示の第２のワードデコーダ選択回路７ｂ、他のブロック（図示のブロック（０）以外）の第１のワードデコーダ選択回路７ａと第２のワードデコーダ選択回路７ｂは同様の動作を行うため説明を省略する。
第１のワードデコーダ選択回路７ａは、冗長用ワードデコーダ選択回路２１とＲｅａｌワードデコーダ選択回路２２と単層化回路２３から構成されている。単層化回路２３は、ＮＯＲゲート１１とインバータ１２を有する。Ｒｅａｌワードデコーダ選択信号２２は、ＮＡＮＤゲート１６、１７とインバータ１８、１９を有する。冗長用ワードデコーダ選択回路２１は、ＮＯＲゲート１３、１４とインバータ１５を有する。
【００２８】
例えば、図４に示す第１のワードデコーダ選択回路７ａは、ブロック（０）に対して外部からのアクセス（読出し、または書込み）があると、ブロックセレクト信号及びデコーダセレクト信号にＨｉｇｈが入力され、信号ＣがＨｉｇｈ（アクティブ）となり、冗長用ワードデコーダ信号、またはＲｅａｌワードデコーダ信号のどちらか一方をＨｉｇｈにする（活性化する）。尚、デコーダセレクト信号は、外部からのアクセスに対応して発生するパルス信号である。
【００２９】
この時、いずれの信号をＨｉｇｈにするかは、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚ（図２のＳ７を示す）と、第２のローアドレスのＲＡ８（図２のＳ５を示す）により決定される。例えば、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚの少なくともどちらか一方にＨｉｇｈが入力されるか（信号ＡがＨｉｇｈ）、または第２のローアドレスのＲＡ８がＨｉｇｈになると、信号ＢがＬｏｗとなり、ＮＡＮＤゲート１７がマスクされる。即ち、ＮＡＮＤゲート１７の他方の入力に、Ｈｉｇｈ、Ｌｏｗのどちらが入力されても、Ｒｅａｌワードデコーダ選択信号（図２のＳ１を示す）は活性化されず、逆に冗長用ワードデコーダ選択信号（図２のＳ３を示す）が活性化される。一方、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚ、第２のローアドレスのＲＡ８が全てＬｏｗのとき、信号ＢがＨｉｇｈとなり、ＮＯＲゲート１４がマスクされる。即ち、ＮＯＲゲート１４の他方の入力に、Ｈｉｇｈ、Ｌｏｗのどちらが入力されても、冗長用ワードデコーダ選択信号は活性化されず、逆にＲｅａｌワードデコーダ選択信号が活性化される。
【００３０】
図３は、従来のワードデコーダ選択回路１０７であるが、この回路は、第１のワードデコーダ選択回路７ａの冗長用ワードデコーダ選択回路２１とＲｅａｌワードデコーダ選択回路２２だけで構成されている。この回路に対応するメモリセルブロックを、図１のブロック（０）とした場合に、例えば、ブロック（０）に対して外部からのアクセス（読出し、または書込み）があると、ブロックセレクト信号及びデコーダセレクト信号にＨｉｇｈが入力され、信号ＣがＨｉｇｈ（アクティブ）となり、冗長用ワードデコーダ信号、またはＲｅａｌワードデコーダ信号のどちらか一方をＨｉｇｈにする（活性化する）。
【００３１】
この時、いずれの信号をＨｉｇｈにするかは、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚにより決定されていた。例えば、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚの少なくともどちらか一方にＨｉｇｈが入力されると、信号ＢがＬｏｗとなり、ＮＡＮＤゲート１７がマスクされる。即ち、Ｒｅａｌワードデコーダ選択信号は活性化されず、逆に冗長用ワードデコーダ選択信号が活性化されていた。一方、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚが共にＬｏｗのとき、信号ＢがＨｉｇｈとなり、ＮＯＲゲート１４がマスクされる。即ち、冗長用ワードデコーダ選択信号は活性化されず、逆にＲｅａｌワードデコーダ選択信号が活性化されていた。
【００３２】
図１に示す従来の半導体記憶装置では、１６のメモリセルブロック（ブロック（０）からブロック（１５）の中から１つのメモリセルブロックを選択しているため、上記ブロック（０）に対応するブロックセレクト信号をアクティブにするためには、少なくとも４ビットのローアドレスを必要とする。そのため、従来は、ブロックを選択するためのローアドレスとして、ＲＡ８〜ＲＡ１１を使用していた。また、ブロック（０）には１つのメモリセルアレイ１０４が配置されており、ＲＡ２〜ＲＡ７の６ビットをデコードすることにより、所定のワード線を選択していた。
【００３３】
これに対し、本発明の半導体記憶装置１では、メモリセルブロック数を半分にすることで、ブロック（０）を選択するためのデコードに必要なローアドレスが３ビット（ＲＡ９からＲＡ１１）となり、従来使用していた残り１ビット（ＲＡ８）のローアドレスがこのデコードには使用されていない。
半導体記憶装置１では、このＲＡ８を図２（ｂ）に示す第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂの選択のために使用する。先に説明したように、本発明では、ブロック（０）内に第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂが配置されているため、ブロック（０）には、１２８個のＲｅａｌワードデコーダ８ａが接続されていることになる。従って、前記第３のローアドレス（ＲＡ２〜ＲＡ７）を１２８個のＲｅａｌワードデコーダ８ａ内でデコードすると、例えば、第１のワードデコーダ列６ａから出力されるワード線と、第２のワードデコーダ列６ａから出力されるワード線が、選択されるという問題が発生する。
【００３４】
また、この問題を解決するために、ＲＡ８を１２８個のＲｅａｌワードデコーダに入力し、７ビットのローアドレスをデコードすることにより、例えば、第１のワードデコーダ列６ａから出力されるワード線を選択する方法が可能である。しかしながら、ＲＡ８を１２８個のＲｅａｌワードデコーダ８ａに入力するということは、ブロック（０）だけに限らず、１２８×８（ブロック（０）〜ブロック（７））個のＲｅａｌワードデコーダ８ａ全てにＲＡ８を入力することになり、メモリセルブロック数を減少させることが配線を増加させ、チップ面積を増加させる原因となってしまう。
【００３５】
そこで、本発明の半導体記憶装置１では、各ブロックの第１のメモリセルアレイ４ａ及び第２のメモリセルアレイ４ｂに、それぞれに対応する第１のワードデコーダ選択回路７ａと第２のワードデコーダ選択回路７ｂを持たせ、この両方の回路にＲＡ８を入力している（反転入力）。即ち、２×８（ブロック（０）〜ブロック（７））個の回路にＲＡ８を入力するだけでよく、チップ面積を縮小させることができる。
【００３６】
このように、本発明の半導体記憶装置１は、前記第２のローアドレスのＲＡ８を、ブロック分割アドレス相補信号（Ｓ５）として第１のワードデコーダ選択回路７ａに入力することにより、適切なワードデコーダを選択できる。
図５は、本発明の半導体記憶装置１の冗長ワードデコーダ９ａ、９ｂの回路例を示す。この回路は、トランジスタ３１から３９にて構成される。
【００３７】
例えば、リセット信号がＨｉｇｈになると（リセット状態）と、冗長ワードデコーダ９ａ、９ｂは、冗長用ワードラインからＨｉｇｈを出力し（非活性）、リセット状態が解除されてもその状態（冗長用ワードラインのＨｉｇｈ出力）を保持する。この状態で、例えば、冗長用ワードデコーダ選択信号と冗長信号が共にＨｉｇｈになると、冗長用ワードラインからＬｏｗを出力する（活性）。尚、この冗長ワードデコーダ９ａ、９ｂは、冗長信号のＨｉｇｈを条件として、冗長用ワードラインを活性化しているため、ワードデコーダ選択回路でＲＡ８の論理だけで活性化された誤った冗長用ワードデコーダ選択信号が入力された場合でも、冗長用ワードラインを活性化しない。
【００３８】
図６は、本発明の半導体記憶装置１のＲｅａｌワードデコーダ８ａ、８ｂの回路例を示す。この回路は、トランジスタ４１から５０にて構成される。
例えば、リセット信号がＨｉｇｈになると（リセット状態）と、Ｒｅａｌワードデコーダ８ａ、８ｂは、ＲｅａｌワードラインからＨｉｇｈを出力し（非活性）、リセット状態が解除されてもその状態（ＲｅａｌワードラインのＨｉｇｈ出力）を保持する。この状態で、例えば、ＲＡ２〜ＲＡ７のプリデコード信号とＲｅａｌワードデコーダ選択信号が全てＨｉｇｈになると、ＲｅａｌワードラインからＬｏｗを出力する（活性）。
【００３９】
図７は、本発明の半導体記憶装置１の冗長判定を行う回路例、即ち、冗長信号ＲＯＭ０Ｚ、ＲＯＭ１Ｚを生成する回路例を示す。この回路は、ＲＯＷアドレス入力部６１ａ〜６１ｇ、６２ａ〜６２ｃ、冗長判定部６３ａ〜６３ｈ、冗長信号生成部６４ａ、６４ｂ、６５ａ、６５ｂから構成される。
ＲＯＷアドレス入力部６１ａ〜６１ｇにてＲＡ２〜ＲＡ８を取り込み、ＲＯＷアドレス入力部６２ａ〜６２ｃにてＲＡ９〜ＲＡ１１を取り込む。決められたローアドレスの入力時に冗長信号を発生するために、ＲＯＷアドレス入力部６１ａ〜６１ｇ及びＲＯＷアドレス入力部６２ａ〜６２ｃ内のヒューズは、予め所定の規則に基づいて、接続するかまたは切断しておく。ヒューズ情報取り込み信号ｓ１のタイミングで取り込まれたヒューズ情報は、冗長判定部６３ａ〜６３ｈにて冗長かどうかを判定される。尚、この場合、冗長判定部６３ａ〜６３ｈ内のデコード部を構成するＡＮＤゲートは、これに限らず、冗長信号を発生させるローアドレスによる。
【００４０】
例えば、冗長の判定がなされた場合、冗長判定部６３ａ〜６３ｈは、冗長アドレス取り込み信号ｓ５のタイミングで、この情報を冗長信号生成部６４ａ、６４ｂ、６５ａ、６５ｂのいずれかに通知する。通知を受けた冗長信号生成部では、冗長信号を生成し、ワードデコーダ選択回路７ａ、７ｂ及び冗長ワードデコーダ９ａ、９ｂに出力する。
【００４１】
上記、本発明の半導体記憶装置１は、各バンクにおけるメモリセルブロック数を減らすことにより、チップ面積の縮小化を実現する。尚、図１及び図２におけるバンク及びメモリセルブロックの数は、便宜的に取り決めたものであり、これに限らずメモリの記憶容量等にあわせた適当な数とする。従って、ローアドレスの関しても、これに限らず記憶容量等にあわせた適当なビット数となる。
【００４２】
また、本発明の半導体記憶装置１は、例えば、各メモリセルブロックを３分割、４分割・・・とした場合、ブロック内に配置されるメモリセルアレイ数に応じた、冗長信号（ＲＯＭ２Ｚ、ＲＯＭ３Ｚ、・・・）を生成し、メモリセルに故障が発生したときに、各メモリセルアレイの冗長用のメモリセルにより故障を救済することとしても良い。また、特定のメモリセルアレイにのみ冗長用のメモリセルを配置して、メモリセルに故障が発生したときに、この冗長用のメモリセルにより故障を救済することとしても良い。
【００４３】
【発明の効果】
本発明の半導体記憶装置は、各メモリセルブロック内のメモリセル数を、従来のメモリセルブロック内のメモリセル数の２倍にすることにより、従来の記憶容量を減少させることなく、メモリセルブロック数を半減させている。また、この原理を利用した場合、例えば、メモリセルブロック内のメモリセル数を、従来の３倍、４倍、・・・、と増加するに従い、更にメモリセルブロック数を減少させることができる。
【００４４】
本発明の半導体記憶装置では、このようにメモリセルブロック数を減少させることにより、各メモリセルブロック毎に配置されるセンスアンプ数を減らし、チップ面積の縮小化を実現している。
従って、本発明によれば、各バンクにおけるメモリセルブロック数を減らすことにより、チップ面積の縮小化を実現する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の構成例である。
【図２】本発明の半導体記憶装置の構成例である。
【図３】従来のワードデコーダ選択回路である。
【図４】本発明のワードデコーダ選択回路である。
【図５】冗長ワードデコーダの回路例である。
【図６】Ｒｅａｌワードデコーダの回路例である。
【図７】冗長判定の回路例である。
【符号の説明】
１ 半導体記憶装置
２ａ，２ｂ，２ｃ，２ｄ バンク
３ ブロック構成
４ａ 第１のメモリセルアレイ
４ｂ 第２のメモリセルアレイ
５ センスアンプ
６ａ 第１のワードデコーダ列
６ｂ 第２のワードデコーダ列
７ａ 第１のワードデコーダ選択回路
７ｂ 第２のワードデコーダ選択回路
８ａ，８ｂ Ｒｅａｌワードデコーダ
９ａ，９ｂ 冗長ワードデコーダ
１１，１３，１４， ＮＯＲゲート
１２，１５，１８，１９ インバータ
１６，１７ ＮＡＮＤゲート
３１〜３９、４１〜５０ トランジスタ
１０１ 半導体記憶装置
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ バンク
１０３ ブロック構成
１０４ メモリセルアレイ
１０５ センスアンプ
１０６ ワードデコーダ列
１０６ａ Ｒｅａｌワードデコーダ
１０６ｂ 冗長ワードデコーダ
１０７ ワードデコーダ選択回路
Claims (6)
- 複数のビット線と複数のワード線とそれらに接続された複数のメモリセルより構成され、該ビット線に接続されたセンスアンプ列により両側を挟まれた領域であるメモリセルブロックを複数有する半導体記憶装置において、
前記メモリセルブロックは、少なくとも２つのメモリセルアレイに分離され、分離されたメモリセルアレイ毎に、
複数のワード線を生成するためのワードデコーダ列と、
外部からのローアドレスのデコード結果に基づいて、前記ワードデコーダ列を選択するためのワードデコーダ選択信号を活性化するワードデコーダ選択回路とを有し、
データ読出し及び書込み時、前記ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、１つのワードデコーダが選択されることを特徴とする半導体記憶装置。 - 前記ローアドレスは、
前記複数のメモリセルブロックの中から、１つのメモリセルブロックを選択する第１アドレスと、
該メモリセルブロックを構成する前記少なくとも２つのメモリセルアレイの中から、１つのメモリセルアレイを選択する第２アドレスと、
該メモリセルアレイに結合される複数のワード線を生成するためのワードデコーダ列の中から、１つのワードデコーダを選択する第３アドレスから構成されることを特徴とする請求項１記載の半導体記憶装置。 - 前記ワードデコーダ選択回路は、
前記第１アドレスと前記第２アドレスに従い、該当するワードデコーダ列に対応するワードデコーダ選択信号を活性化することを特徴とする請求項２記載の半導体記憶装置。 - 前記ワードデコーダ列は、
前記ローアドレスのデコード結果に応じた複数のワード線を生成するための複数の第１のワードデコーダと、
冗長用のメモリセルに結合する冗長用のワード線を生成するための第２のワードデコーダで構成されることを特徴とする請求項１乃至３いずれか一項記載の半導体記憶装置。 - 前記ワードデコーダ選択回路は、
前記複数の第１のワードデコーダを選択するための第１のワードデコーダ選択信号、または前記第２のワードデコーダを選択するための第２のワードデコーダ選択信号を活性化することを特徴とする請求項４記載の半導体記憶装置。 - 前記ワードデコーダ選択回路は、
第１の冗長判定信号と前記第２アドレスを受信し第２の冗長判定信号を発生する第１の回路、
前記第１アドレスと該第２アドレスを受信し選択信号を発生する第２の回路、
該選択信号が選択状態でありかつ該第２の冗長判定信号が第１の論理であることを検出して前記第１のワードデコーダ選択信号を発生する第３の回路、
該選択信号が選択状態でありかつ該第２の冗長判定信号が第２の論理であることを検出して前記第２のワードデコーダ選択信号を発生する第４の回路、
を備えることを特徴とする請求項５記載の半導体記憶装置。
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