KR100633426B1 - 메모리용 플렉시블 리던던시 - Google Patents

메모리용 플렉시블 리던던시 Download PDF

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Abstract

메모리 매트릭스에 대한 개선된 리던던시 설계법이 개시된다. 메모리 매트릭스는 제1 및 제2방향으로 상호연결된 복수의 메모리 셀을 가진다. 메모리 셀은 메모리 소자들로 집단화된다. 복수의 리던던트 메모리 셀을 갖는 리던던트 메모리 소자가 제공된다. 리던던트 메모리 소자는 제1방향으로 R개의 부분으로 세그먼트되며, R은 2와 같거나 그보다 큰 정수이다. 리던던트 소자를 R개의 부분으로 세그먼트함으로써, 최대 R개의 상이한 메모리 소자내의 결함을 복구하는데 사용될 수 있다.

Description

메모리용 플렉시블 리던던시{FLEXIBLE REDUNDANCY FOR MEMORIES}
본 발명은 메모리 집적 회로(IC)에 관한 것이다. 더욱 상세하게는, 본 발명은 메모리 IC에서의 리던던시의 구현에 관한 것이다.
리드 지르코네이트 티타네이트(lead zirconate titanate; PZT)와 같은 강유전체 금속 산화 세라믹 물질들은 강유전체 반도체 메모리 디바이스에서의 사용을 위해 연구되어 왔다. 또한, 여타의 강유전체 물질, 예를 들어 스트론튬 비스무스 탄탈륨(strontium bismuth tantalum; SBT)이 사용될 수 있다. 강유전체 물질은 정보의 저장을 위해 2개의 전극 사이에 위치되어 강유전체 캐패시터를 형성한다. 강유전체 캐패시터는 정보를 저장하기 위해 강유전체 물질의 이력 분극 특성(hysteresis polarization characteristics)을 이용한다. 메모리 셀에 저장된 로직 값은 강유전체 캐패시터의 분극 방향에 따라 좌우된다. 캐패시터의 분극 특성을 변화시키려면, 스위칭 전압(보자력 전압(coercive voltage))보다 큰 전압이 캐패시터 전극에 걸쳐 인가될 필요가 있다. 캐패시터의 분극은 인가되는 전압의 극성에 따라 좌우된다. 강유전체 캐패시터의 장점은, 전원이 제거된 후에도 그 분극 상태를 유지하여 비휘발성 메모리 셀을 생성한다는 것이다.
도 1은 한 쌍의 비트라인(비트라인(BL) 및 보완 비트라인(bitline complement)(/BL))을 도시한다. 비트라인 각각은 한 그룹의 메모리 셀(110a 또는 110b)을 포함한다. 그룹의 메모리 셀(140)들 각각에는 트랜지스터(142)가 캐패시터(144)에 병렬로 결합되어 있으며, 상기 메모리 셀(140)들은 체인을 형성하기 위해 직렬로 결합된다. 이러한 메모리 아키텍처는, 예를 들어 ,"High Density Chain ferroelectric random access memory(chain FRAM)(Takashima 외, IEEE Jrnl. of Solid State Circuits, vol. 33, 787-792 페이지, 1998년 5월)"에 개시되어 있으며, 본 명세서에서 인용참조되고 있다. 감지 증폭기(sense amplifier)(미도시됨)는 메모리 셀로의 액세스를 용이하게 하기 위해 비트라인들에 결합된다.
셀 트랜지스터의 게이트는 워드라인에 결합된 또는 워드라인으로서 역할하는 게이트 컨턱터일 수 있다. 선택 트랜지스터(130)는 체인의 일 단부를 그 각자의 비트라인에 선택적으로 결합시키기 위해 제공된다. 제1블록 선택 신호(BS0)는 선택 트랜지스터(130a)를 제어하는데 사용되고, 제2블록 선택 신호(BS1)는 선택 트랜지스터(130b)를 제어한다. 플레이트라인(예를 들어 PL 또는 /PL)은 체인의 다른 단부에 결합된다. 수많은 비트라인 쌍 또는 컬럼(column)이 워드라인을 통해 상호접속되어 메모리 블록을 형성할 수 있다.
리던던트 메모리 소자는 결함이 있는 셀들을 복구(repair)하기 위해 제공될 수 있다. 리던던시 설계법(redundancy scheme)의 일 형태는 로우(row) 또는 워드라인 리던던시로 언급된다. 로우 리던던시에서, 결함이 있는 셀에 대응하는 워드라인은 리던던시 회로를 통해 셀들의 리던던트 로우로 교체된다. 리던던시 설계법은 몇몇 결함이 있는 IC가 복구되게 하므로, 따라서 제조 비용을 감소시키는 수율을 증 가시킨다.
하지만, 체인 아키텍처에서, 블록의 워드라인은 상호의존적이다. 이 상호의존성으로 인해, 리던던트 소자 또는 유닛은 블록과 동일한 크기를 가져야 한다. 이는, 블록내의 결함이 있는 셀을 복구하는 것이 전체 블록의 교체를 필요로 한다는 것을 의미한다.
도 2를 참조로, 체인 아키텍처로 배열된 메모리 셀의 어레이(201)가 도시된다. 도시된 바와 같이, 상기 어레이의 셀들은 1개의 블록의 크기와 같은 1개의 리던던트 소자(220)와 함께 32개의 블록(240)으로 배열된다. 워드라인은 수직 방향으로 배열되며, 비트라인은 수평 방향으로 배열된다. 감지 증폭기 뱅크(sense amplifier bank; 280)는 상기 어레이의 일 측면에 결합되며 비트라인에 결합된다. 리던던트 블록은 상기 감지 증폭기 뱅크와 32개의 메모리 블록 사이의 어레이의 에지에 위치된다. 이 리던던스 설계법은 1개의 블록에서만 발생하는 1이상의 결함의 복구를 고려한 것이다. 하지만, 이러한 리던던시 설계법은 1이상의 블록에서 발생하는 결함들을 복구하기에는 비효율적이다. 1이상의 블록에서 발생하는 결함들을 복구하기 위해서는, 추가 리던던시 소자가 요구된다. 이러한 리던던시 설계법을 구현하는데 필요한 퓨즈의 수는 6개이다(5개는 32개의 블록 중 1개를 어드레싱하는데 필요하고 1개는 리던던시를 세팅하는데 필요하다). 따라서, 체인 아키텍처로 된 종래의 리던던시 설계법은 매우 비효율적이며 상당한 칩 면적을 소용되게 한다. 또한, 리던던트 소자내의 비교적 많은 수의 셀들은 리던던트 소자 자체의 불량 가능성을 증가시킨다.
상기 서술내용으로부터, 체인 아키텍처를 갖는 IC에 개선된 리던던시를 제공하는 것이 바람직하다.
본 발명은 결함이 있는 메모리 셀을 복구하는 개선된 리던던시 설계법에 관한 것이다. 일 실시예에서, 집적 회로는 복수의 메모리셀이 제1 및 제2방향으로 상호연결된 메모리 매트릭스로 이루어진다. 복수의 메모리 셀은 복수의 메모리 소자로 분리된다. 또한, 상기 매트릭스는 복수의 리던던트 메모리 셀을 갖는 리던던트 메모리 소자를 포함한다. 리던던트 메모리 소자는 제1방향으로 R개의 섹션으로 세그먼트되며, R은 2와 같거나 그보다 큰 정수이다. 1개의 리던던트 섹션은 메모리 소자 섹션내의 1이상의 결함을 복구하는데 사용될 수 있다. 리던던트 소자를 R개의 섹션으로 분리시킴으로써, 1개의 리던던트 소자는 최대 R개의 상이한 메모리 소자내의 결함을 복구하는데 사용될 수 있다. 일 실시예에서, 1개의 리던던트 소자는 상이한 섹션내에서 최대 R개의 상이한 메모리 소자내의 결함을 복구하는데 사용될 수 있다.
도 1은 종래의 체인 아키텍처로 배열된 메모리 셀의 컬럼을 도시하는 도면;
도 2는 체인 아키텍처를 갖는 메모리 어레이에서의 종래의 리던던시 설계법을 도시하는 도면;
도 3은 본 발명의 일 실시예에 따른 리던던시를 갖는 메모리 매트릭스를 도시하는 도면; 및
도 4는 비-체인 아키텍처 메모리 메트릭스에서의 리던던시 설계법을 도시하는 도면이다.
본 발명은, 추가 리던던시 소자를 필요로 하지 않고 메모리 블록 또는 어레이에 로우 리던던시 설계법의 복구가능성을 증가시키는 것에 관한 것이다. 도 3은 본 발명의 일 실시예를 도시한다. 워드라인 및 비트라인으로 상호연결되어 있는 메모리 셀의 매트릭스(301)가 도시된다. 매트릭스는, 예를 들어 메모리 IC의 어레이의 일부분일 수 있다. 대안적으로, 매트릭스는 메모리 IC의 전체 어레이일 수 있다. 일 실시예에서, 메모리 셀은 강유전체 메모리 셀이다. 또한, 플래시 또는 DRAM과 같이 다른 종류의 메모리 셀도 유용하다.
도시된 바와 같이, 매트릭스는 복수의 메모리 소자 또는 블록(340) 및 1이상의 리던던트 소자 또는 블록(320)으로 배열된다. 메모리 소자는, 예를 들어 체인 아키텍처로 배열된 복수의 메모리 셀을 포함한다. 1이상의 리던던트 소자(320)는 결함이 있는 메모리 소자를 복구하기 위해 제공된다.
일 실시예에서, 매트릭스는 32개의 메모리 소자(3400 내지 34031) 및 2개의 로우 리던던트 소자(3200 및 3201)를 포함한다. 또한, 상기와 다른 수의 블록 및 리던던트 소자를 갖는 매트릭스를 제공하는 것도 유용하다. 어레이의 워드라인은 수직 방향으로 배열되며, 비트라인은 수평 방향으로 배열된다. 어레이의 일 측면상에 있는 것은 비트라인의 단부에 결합되어 있는 감지 증폭기(380)이다. 당업계에 주지 된 바와 같이, 워드라인 드라이버, 워드라인 디코더 및 컬럼 디코더(미도시됨)와 같이 여타의 구성요소가 매트릭스내에 포함된다.
본 발명의 일 실시예에 따르면, 매트릭스는 워드라인 방향을 따라 x개의 부분(3641 내지 x)으로 논리적으로 분해(fragment)되며, 여기서 x는 2이상의 정수이다. 상이한 부분의 워드라인은 물리적으로 분리되지 않는다. 상이한 부분의 어드레싱은, 예를 들어 어드레스의 컬럼 부분을 이용하여 달성된다. x=2y이며, y는 1이상의 정수인 것이 바람직하다. 더욱 바람직하게는 y=1 내지 4, 더더욱 바람직하게는 y=1 내지 3이다. 그 결과로, 메모리 및 리던던트 소자는 x개의 세그먼트로 분리된다. 상기 부분들은 크기가 동일하거나 상이할 수 있다.
일 실시예에서, 리던던트 세그먼트는 대응하는 부분내에 위치된 메모리 세그먼트내의 1이상의 결함이 있는 셀을 복구할 수 있다. 또한, 리던던트 소자가 상이한 부분내에 위치된 메모리 세그먼트내의 1이상의 결함이 있는 셀을 복구하게 하는 것도 유용하다.
예시적으로, 매트릭스는 제1 및 제2부분(3641 및 3642)으로 분리된다. 도시된 바와 같이, 결함이 있는 메모리 셀(393)은 매트릭스의 제1부분내의 메모리 소자(34012 및 34021), 및 제2부분내의 메모리 소자(3408 및 34018 )내에 위치된다. 제1부분내의 메모리 세그먼트내의 결함은 그것들을 제1부분내의 리던던트 소자의 세그먼트로 교체함으로써 복구될 수 있다. 마찬가지로, 제2부분내의 메모리 세그먼트내의 결함은 대응하는 제2부분내의 리던던트 세그먼트로 교체될 수 있다. 매트릭 스를 x개의 부분으로 분리함으로써, 리던던시 소자는 x개의 상이한 부분내의 결함이 있는 메모리 세그먼트를 복구할 수 있다.
일반적으로, 리던던시 소자를 엔코딩하는데 필요한 퓨즈의 수는 x[A + B + 1]이며, 여기서 x는 부분의 개수, A는 메모리 소자의 수를 엔코딩하는데 필요한 비트의 개수(예를 들어, 32개의 메모리 소자의 경우 5개의 비트), B는 상이한 부분을 엔코딩하는데 필요한 비트의 개수(예를 들어 2개의 부분의 경우 1개의 비트)이며 남은 1비트는 리던던시를 결정하는데 사용된다.
서술된 바와 같이, 증가된 복구가능성은 매트릭스를 x개의 부분으로 분리함으로써 달성된다. 복구가능성을 증가시키는 팩터는 x배이다. 이는 추가 리던던트 소자를 제공하지 않고도 달성된다. 추가 퓨즈가 사용될지라도, 추가 퓨즈에 요구되는 면적 불이익(area penalty)은 추가 리던던트 블록에 요구되는 것보다 작다. 또한, 매트릭스의 일부분이 결함이 있다 할지라도, 그 나머지 부분은 영향을 받지 않는다. 소정 부분이 복구될 수 없는(예를 들어, 충분한 리던던트 소자가 없는) 경우에는, IC는 매트릭스의 나머지 부분(들)로 그 기능을 할 수 있다.
또한, 본 발명은 비-체인 아키텍처에도 적용될 수 있다. 도 4는 비-체인 아키텍처의 종래의 리던던시 설계법을 도시한다. 도시된 바와 같이, 메모리 셀의 매트릭스(401)는, 예를 들어 폴딩된(folded) 비트라인 아키텍처로 배열된다. 또한, 다른 종류의 비트라인 아키텍처도 유용하다. 매트릭스는 비트라인에 의해 교차되는 복수의 로우(row) 또는 워드라인을 포함한다. 워드라인은 수직 방향으로 배열되며 비트라인은 수평 방향으로 배열된다. 감지 증폭기(480)은 비트라인의 일 단부에 위 치된다.
예시적으로, 매트릭스는 8개의 로우 어드레스 비트에 의해 어드레스되는 256개의 워드라인을 포함한다. 또한, 매트릭스에는 이와 다른 수의 워드라인이 제공될 수 있다. 복수의 리던던트 로우 또는 워드라인이 제공된다. 일 실시예에서는, 8개의 리던던트 로우가 제공된다. 종래에, 이 8개의 로우는 최대 8개의 상이한 워드라인에 위치된 1이상의 결함이 있는 셀을 복구할 수 있다.
본 발명의 일 실시예에 따르면, 리던던트 로우는 도 3을 참조로 서술된 바와 같이 x개의 세그먼트로 분리되어, 리던던트 소자의 개수를 증가시킬 필요없이 복구가능성을 증가시킨다. 256 워드라인 매트릭스의 경우, 리던던시 설계법을 수행하려면, 각각의 리던던트 세그먼트에 대해 9개의 퓨즈(8개는 256개의 워드라인을 어드레싱하기 위해 그리고 1개는 리던던시를 나타내기 위해)가 필요하다. 이상, 1개의 워드라인을 갖는 리던던트 소자 및 메모리 소자가 서술되었지만, 복수의 워드라인을 갖는 리던던트 및 메모리 소자도 유용하다.
본 발명은 다양한 실시예들을 참조로 개략적으로 도시되고 또한 서술되었지만, 당업자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않고 수정 및 변형이 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 상기의 서술내용을 참조로 결정되는 것이 아니라 균등론의 전 범위와 함께 첨부된 청구항을 참조로 결정되어야 한다.

Claims (11)

  1. 메모리 매트릭스를 갖는 집적 회로에 있어서,
    복수의 메모리 소자를 포함하여 이루어지되, 상기 메모리 소자의 각각은 복수의 메모리 셀을 포함하고, 상기 메모리 셀은 각각 병렬로 연결된 트랜지스터 및 강유전체 캐패시터를 포함하며;
    상기 복수의 메모리 소자는 각각 복수의 메모리 블록을 포함하고, 상기 복수의 메모리 블록은 각각,
    서로에 대해 직렬로 결합된 상기 메모리 셀의 서브세트를 포함하는 메모리 셀의 체인을 포함하여 이루어지되, 상기 체인의 일 단부는 플레이트라인에 결합되어 있고 상기 체인의 다른 단부는 선택 트랜지스터를 통해 비트라인에 결합되며,;
    복수의 워드라인을 포함하여 이루어지되, 상기 워드라인은 각각 상기 세트의 메모리 셀내에 있는 각자의 메모리 셀에 결합되고, 메모리 블록의 상기 워드라인은 상호의존적이며;
    체인으로 배열된 복수의 리던던트 메모리 셀을 갖는 1이상의 리던던트 메모리 소자를 포함하여 이루어지고;
    R개의 부분을 포함하여 이루어지되, 상기 R은 2와 같거나 그보다 큰 정수이고, 상기 R개의 부분은 상기 리던던트 메모리 소자 및 상기 메모리 소자를 R개의 세그먼트로 논리적으로 분리하며, 상기 1이상의 리던던트 메모리 소자의 세그먼트 중 하나는 상기 메모리 소자의 상기 세그먼트 중 하나에 존재하는 1이상의 결함이 있는 메모리 셀을 복구시키는데 사용될 수 있는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 메모리 셀 및 상기 리던던트 메모리 셀은 강유전체 메모리 셀인 것을 특징으로 하는 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 R개의 부분은 제1방향을 따라 배치되는 것을 특징으로 하는 집적 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 리던던트 소자의 상기 세그먼트는 상기 매트릭스의 대응하는 부분에 위치된 메모리 소자의 결함이 있는 섹션을 복구하는데 사용되는 것을 특징으로 하는 집적 회로.
  5. 제1항 또는 제2항에 있어서,
    R은 2y이며, y는 1과 같거나 그보다 큰 정수인 것을 특징으로 하는 집적 회로.
  6. 제3항에 있어서,
    상기 제1방향은 상기 워드라인의 방향을 따르는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    상기 리던던트 소자의 상기 세그먼트는 상기 매트릭스의 대응하는 부분에 위치된 메모리 소자의 결함이 있는 섹션을 복구하는데 사용되는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    R은 2y이며, y는 1과 같거나 그보다 큰 정수인 것을 특징으로 하는 집적 회로.
  9. 제6항에 있어서,
    R은 2y이며, y는 1과 같거나 그보다 큰 정수인 것을 특징으로 하는 집적 회로.
  10. 삭제
  11. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10157537C2 (de) * 2001-11-23 2003-09-18 Infineon Technologies Ag Integrierter Speicher und Verfahren zur Reparatur eines integrierten Speichers
KR100484254B1 (ko) * 2002-10-31 2005-04-22 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법
JP2005182900A (ja) * 2003-12-18 2005-07-07 Sony Corp 半導体記憶装置
JP5019579B2 (ja) * 2007-01-18 2012-09-05 株式会社東芝 半導体記憶装置
JP2010146665A (ja) * 2008-12-19 2010-07-01 Toshiba Corp 抵抗変化型不揮発性半導体メモリ
KR102384864B1 (ko) 2017-11-03 2022-04-08 삼성전자주식회사 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치
CN112837736A (zh) * 2021-03-16 2021-05-25 江苏时代全芯存储科技股份有限公司 记忆体装置以及其修补方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446698A (en) * 1994-06-30 1995-08-29 Sgs-Thomson Microelectronics, Inc. Block decoded redundant master wordline
JP3710002B2 (ja) * 1995-08-23 2005-10-26 株式会社日立製作所 半導体記憶装置
JP3845889B2 (ja) * 1996-02-21 2006-11-15 ソニー株式会社 半導体記憶装置
US5808945A (en) * 1996-02-21 1998-09-15 Sony Corporation Semiconductor memory having redundant memory array
US5774471A (en) * 1996-12-17 1998-06-30 Integrated Silicon Solution Inc. Multiple location repair word line redundancy circuit
US6163489A (en) * 1999-07-16 2000-12-19 Micron Technology Inc. Semiconductor memory having multiple redundant columns with offset segmentation boundaries
US6249465B1 (en) * 2000-02-18 2001-06-19 Hewlett-Packard Company Redundancy programming using addressable scan paths to reduce the number of required fuses
US6314030B1 (en) * 2000-06-14 2001-11-06 Micron Technology, Inc. Semiconductor memory having segmented row repair

Also Published As

Publication number Publication date
JP2005524190A (ja) 2005-08-11
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