KR100546140B1 - 불휘발성 강유전체 메모리 장치 및 그 리페어 방법 - Google Patents

불휘발성 강유전체 메모리 장치 및 그 리페어 방법 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리 장치 및 그 리페어 방법 개시한다.
본 발명의 불휘발성 강유전체 메모리 장치는 메인 비트라인과 서브 비트라인을 구비하며 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조를 구비하는 불휘발성 강유전체 메모리에서, 페일이 발생되어 비정상상태의 센싱전압을 출력하는 적어도 하나의 제 1 셀 블럭, 제 1 셀 블럭과 동일한 데이터 버스선을 공유하며 제 1 셀 블럭과 동일하게 동작하여 정상상태의 센싱전압을 출력하는 적어도 하나의 제 2 셀 블럭 및 페일 블럭신호에 따라 제 1 셀 블럭과 제 2 셀 블럭의 센싱전압이 동일한 데이터 버스선에 동시에 인가되도록 컬럼선택신호를 출력하는 컬럼선택 제어부를 구비하여, 제 1 셀 블럭의 센싱전압과 제 2 셀 블럭의 센싱전압의 평균값을 센싱함으로써 용이하게 블럭 단위의 셀 결함을 리페어할 수 있다.

Description

불휘발성 강유전체 메모리 장치 및 그 리페어 방법{Repairable FeRAM and repair method the same}
도 1은 본 발명의 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 2는 도 1의 서브 셀 어레이 블럭의 대한 어느 한 서브 셀 어레이와 컬럼 선택부에 대한 상세 회로도.
도 3은 도 2 회로의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명의 제 1 실시예에 따른 메모리 장치의 구성을 나타내는 회로도.
도 5는 정상상태의 강유전체 캐패시터와 비정상상태의 강유전체 캐패시터의 특성차를 나타내는 도면.
도 6은 도 4의 동작을 설명하기 위한 타이밍도.
도 7은 본 발명의 제 2 실시예에 따른 메모리 장치의 구성을 나타내는 회로도.
도 8은 도 7 회로의 동작을 설명하기 위한 타이밍도.
도 9는 전체 불휘발성 메모리에서 2개의 서브 셀 어레이 블럭들을 결합하여 사용하는 모습을 보여주는 도면.
도 10은 도 9에서 리페어 블럭을 구비하여 줄어든 메모리 용량을 보충하는 모습을 보여주는 도면.
도 11는 전체 불휘발성 메모리에서 4개의 서브 셀 어레이 블럭들을 결합하여 사용하는 모습을 보여주는 도면.
도 12은 도 11에서 리페어 블럭을 구비하여 줄어든 메모리 용량을 보충하는 모습을 보여주는 도면.
도 13은 본 발명의 제 3 실시예에 따른 메모리 장치의 구성을 나타내는 회로도.
도 14는 도 13에서 리페어 블럭을 구비하여 줄어든 메모리 용량을 보충하는 모습을 보여주는 도면.
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 서브 비트라인과 메인 비트라인을 구비하는 멀티 비트라인 구조의 메모리 셀 어레이 블럭에서 리던던시 셀 어레이 용량 이상으로 페일이 발생하는 경우 이를 블럭 단위로 리페어시키는 기술에 관한 것이다.
일반적으로 반도체 메모리는 수많은 미세 셀 중 한 개라도 페일(Fail)이 있으면 메모리로써 제구실을 하지 못하므로 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 셀 페일이 발생할 확률이 높은데도 이를 불량품으로 폐기 한다는 것은 양품의 수율(Yield)을 낮추는 비효율적인 처리 방식이다.
따라서, 수율을 개선하기 위하여 리던던시 회로가 제시된 바 있으며, 리던던시 회로는 미리 메모리내에 설치해둔 예비 메모리 셀을 이용하여 불량셀을 대체시키는 용도로 사용된다. 즉, 리던던시 회로는 셀 어레이 내부의 임의의 셀에 페일이 발생하게 되면, 페일 셀이 접속된 워드라인을 여분의 리던던시 워드라인으로 대체하여 페일을 리페어하기 위한 장치이다.
그런데, 이러한 종래의 페일 셀에 대한 리페어 방법에 있어서는 리던던시 셀 어레이 용량 이상으로 페일이 발생하는 경우 즉 블럭 단위로 페일이 발생하는 경우 이를 효과적으로 리페어할 수 있는 방법이 없다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 멀티 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치에서 메모리 블럭들의 결합(merge)만으로 별도의 리던던시 셀들을 구비하지 않고서도 리페어가 가능하도록 하는데 있다.
본 발명의 다른 목적은 리던던시 셀 어레이 용량 이상으로 페일이 발생하는 경우에도 용이하게 리페어가 가능하도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서, 불휘발성 강유전체 캐패시터 소자를 포함하는 셀 어레이를 구비하며, 페일이 발생되어 비정상상태의 센싱전압을 출력하는 적어도 하나의 제 1 셀 블럭; 불휘발성 강유전체 캐패시터 소자를 포함하는 셀 어레이를 구비하여 제 1 셀 블럭과 동일한 데이타를 저장하고 제 1 셀 블럭과 동일한 데이터 버스선을 공유하며, 제 1 셀 블럭과 동일하게 동작하여 정상상태의 센싱전압을 출력하는 적어도 하나의 제 2 셀 블럭; 및 페일 블럭신호에 따라 제 1 셀 블럭과 제 2 셀 블럭의 센싱전압이 공유되는 데이터 버스선에 동시에 인가되도록 컬럼선택신호를 출력하는 컬럼선택 제어부를 구비하는 것을 특징으로 한다.
본 발명의 불휘발성 강유전체 메모리 장치는, 메인 비트라인과 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서, 불휘발성 강유전체 캐패시터 소자를 포함하여 동일한 데이타를 저장하는 셀 어레이를 구비하며, 페일이 발생되어 비정상상태의 센싱전압을 출력하는 적어도 하나의 제 1 셀 블럭; 및 페일 블럭신호에 따라 제 1 셀 블럭의 센싱전압이 데이터 버스선으로 출력되지 못하도록 차단하는 컬럼선택 제어부를 구비하는 것을 특징으로 한다.
본 발명의 불휘발성 강유전체 메모리 장치는, 메인 비트라인과 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서, 불휘발성 강유전체 캐패시터 소자를 포함하는 셀 어레이를 구비하며, 동일한 데이터 버스선을 공유하여 동일한 데이타를 저장하는 적어도 2개의 셀 블럭을 동시에 구동시키고, 동시 구동에 따라 적어도 2개의 셀 블럭에 유도되는 센싱전압들의 평균치를 센싱하는 것을 특징으로 한다.
또한, 본 발명의 불휘발성 강유전체 메모리 리페어 방법은, 메인 비트라인과 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서, 불휘발성 강유전체 캐패시터 소자를 포함하는 셀 어레이를 구비하며, 동일한 데이터 버스선을 공유하여 동일한 데이타를 저장하는 적어도 2개의 셀 블럭을 동시에 구동시키고, 동시 구동에 따라 적어도 2개의 셀 블럭에 유도되는 센싱전압들의 평균치를 센싱하는 것을 특징으로 한다.
본 발명의 불휘발성 강유전체 메모리 리페어 방법은, 메인 비트라인과 하나의 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서, 셀 어레이 구조를 구비하며 비정상상태의 센싱전압을 출력하는 제 1 셀 블럭의 센싱전압이 데이터 버스선으로 출력되는 것을 차단하는 제 1 단계; 및 제 1 셀 블럭을 셀 어레이 구조를 구비하며 정상상태의 센싱전압을 출력하는 제 2 셀 블럭으로 대체하여 제 2 셀 블럭의 센싱전압을 센싱하는 제 2 단계를 구비하는 것을 특징으로 한다.
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이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다.
도 1은 본 발명의 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
도 1의 메모리 장치는 복수개의 셀 어레이 블럭들 BLK, 공통 데이터 버스부(10) 및 컬럼선택 제어부(20)를 구비한다.
셀 어레이 블럭 BLK은 공통 데이터 버스부(10)를 기준으로 쌍으로 대칭되게 구성되며, 각각 복수개의 서브 셀 어레이 블럭들 S_BLK을 구비한다. 서브 셀 어레이 블럭들 S_BLK은 하나의 메인 비트라인과 이에 대응되는 복수개의 서브 비트라인들을 구비하여, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조를 갖는다.
이러한 각 서브 셀 어레이 블럭 S_BLK은 메인 비트라인 풀업부 MBLPU, 메인 비트라인 센싱 로드부 MBLS, 데이터 저장을 위한 복수개의 서브 셀 어레이들 SCA 및 컬럼 선택부 C/S를 구비한다. 서브 셀 어레이들 SCA은 복수개의 서브 비트라인에 일대일 대응되게 구비되며, 각 서브 비트라인에는 데이터를 저장하기 위한 1T1C(1 Transistor 1 Capacitor) 회로구조를 갖는 복수개의 불휘발성 강유전체 메모리 셀들이 연결된다. 컬럼 선택부 C/S는 컬럼선택신호 CS에 따라 온/오프되어 메인 비트라인을 공통 데이터 버스부(10)와 연결시킨다.
공통 데이터 버스부(10)는 복수개의 셀 어레이 블럭들 BLK에 공유되며, 각 서브 셀 어레이 블럭 S_BLK의 메인 비트라인과 연결되는 복수개의 공통 버스선 BUS(0) ∼ BUS(m)을 구비한다.
컬럼선택 제어부(20)는 페일 블럭신호 FAIL에 따라 컬럼선택신호 CS를 선택 적으로 발생시켜 각 서브 셀 어레이 블럭 S_BLK의 메인 비트라인을 선택적으로 공통 데이터 버스부(10)와 연결시켜 준다. 즉, 컬럼선택 제어부(20)는 서브 셀 어레이 블럭들 S_BLK이 정상 동작시에는 동일한 공통 버스선 BUS(0) ∼ BUS(m)을 공유하는 서브 셀 어레이 블럭들 S_BLK의 메인 비트라인들 중 어느 하나만을 선택적으로 해당 버스선과 연결시킨다. 그러나, 컬럼선택 제어부(20)는 페일 블럭신호 FAIL가 인가시 페일이 발생한 서브 셀 어레이 블럭의 메인 비트라인을 이와 동일한 버스선을 공유하는 다른 정상적인 서브 셀 어레이 블럭의 메인 비트라인과 동시에 해당 버스선에 연결시킨다.
예컨대, 서브 셀 어레이 블럭 S_BLK(00)의 불휘발성 캐패시터의 잔류분극이 매우 작아 데이터 센싱이 어려운 비정상상태(Weak)인 경우, 서브 셀 어레이 블럭 S_BLK(00)에 대한 컬럼선택신호 CS00 활성화시 동일한 버스선을 공유하는 정상상태(Strong)의 서브 셀 어레이 블럭 S_BLK(10)에 대한 컬럼선택신호 CS10를 동시에 활성화시킨다.
도 2는 도 1의 서브 셀 어레이 블럭 S_BLK의 어느 한 서브 셀 어레이 SCA(n)와 컬럼 선택부 C/S(00)에 대한 상세 회로도이다. 다른 서브 셀 어레이 블럭〔S_BLK(01) ∼ S_BLK(0m)〕,〔S_BLK(10) ∼ S_BLK(1m)〕, …들도 동일한 구조의 서브 셀 어레이들과 컬럼 선택부를 구비한다.
서브 셀 어레이 SCA(00n)는 메인 비트라인 MBL(00)과 선택적으로 연결되는 n번째 서브 비트라인 SBL(00n)을 구비한다. 이때, 서브 비트라인 선택신호 SBSW1가 활성화되어 NMOS 트랜지스터 T3를 턴온 시킴으로써 메인 비트라인 MBL(00)의 로드 를 한개의 서브 비트라인 SBL(00) 수준으로 줄일 수 있다. 또한, 서브 비트라인 SBL(00n)은 서브 비트라인 풀다운 신호 SBPD가 활성화됨으로써 NMOS 트랜지스터 T4가 턴온 되면 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL(00n)에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL(00n) 사이의 신호 흐름을 조정한다. 그리고, 서브 비트라인 SBL(00n)에는 워드라인 WL(0) ∼ WL(n-1)과 플레이트 라인 PL(0) ∼ PL(n-1)사이에 연결되는 1T1C 회로구조의 복수개의 메모리 셀들이 연결된다.
메인 비트라인 MBL(00)은 컬럼선택신호 CS00에 따라 온/오프되는 컬럼 선택부 C/S(00)에 의해 선택적으로 공통 버스선 BUS(0)과 연결된다.
도 3은 도 2의 회로 동작을 설명하기 위한 타이밍도이다.
워드라인 WL(0)과 플레이트라인 PL(0)이 하이로 활성화되면, 해당 메모리 셀의 데이터 값에 따라 서브 비트라인 SBL(00n)과 메인 비트라인 MBL(00)의 전압 레벨이 결정된다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL(00n)의 전압레벨이 많이 상승하게 되고, 이로인해 NMOS 트랜지스터 T6의 전류량이 많아져 메인 비트라인 MBL(00)의 전압 레벨을 많이 다운시킨다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL(00n)의 전압레벨이 조금만 상승하게 되고, 이로인해 NMOS 트랜지스터 T6의 전류량이 적어져 메인 비트라인 MBL(00)의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL(00)의 전압 레벨 차이가 발생하게 되어 데이터를 센싱할 수 있게 된다. 이때, 컬럼선택 제어부(20)는 컬럼선 택신호 CS00만을 하이로 활성화시키고 컬럼선택신호 CS10는 비활성화시킴으로써 메인 비트라인 MBL(00)만을 공통 버스선 BUS(0)에 연결시켜 메인 비트라인 MBL(00)의 센싱전압 만이 센싱되도록 한다.
도 4는 본 발명의 제 1 실시예에 따른 메모리 장치의 구성을 나타내는 회로도이다.
강유전체 캐패시터는 도 5에서와 같이 정상상태인 경우에는 루프 A와 같은 히스테리시스 특성을 갖지만, 비정상상태(Weak)인 경우에는 그 특성이 루프 B와 같이 변형된다. 이처럼, 비정상상태(Weak)에서의 잔류분극은 정상상태(Strong)인 경우의 잔류분극에 비해 매우 작아지게 되므로, 비정상상태의 강유전체 캐패시터가 사용되면 데이터 센싱이 실패하는 경우가 발생될 수 있다.
따라서, 본 발명에서는 이러한 페일이 블럭단위로 발생하는 경우 이를 리페어 하기 위해, 도 2와 같이 1T1C 구조의 메모리 셀을 구비하며 동일한 공통 버스선 BUS(0)을 공유하는 2개의 서브 셀 어레이 블럭 S_BLK(00) 및 S_BLK(10) 중 적어도 어느 하나에 페일이 발생한 경우, 해당 두 서브 셀 어레이 블럭 S_BLK(00) 및 S_BLK(10)을 동일한 구동신호(셀 선택신호)로 동시에 구동시켜 2T2C 회로구조를 갖는 하나의 블럭과 같이 사용한다. 즉, 서브 셀 어레이 블럭 S_BLK(00)의 메모리 셀 C1을 구동시 이에 대응되는 서브 셀 어레이 블럭 S_BLK(10)의 메모리 셀 C2을 함께 구동시켜, 메모리 셀 C1 및 C2의 데이터 값에 따라 유도된 메인 비트라인 MBL(00) 및 MBL(10)의 센싱전압이 공유되는 공통 버스선 BUS(0)에 동시에 출력되도록 한다. 물론, 두 서브 셀 어레이 블럭 S_BLK(00) 및 S_BLK(10)은 동일하게 데이 터를 저장하게 된다.
도 6은 도 4의 동작을 설명하기 위한 타이밍도이다.
서브 셀 어레이 블럭 S_BLK(10)의 셀들이 비정상상태(Weak)인 경우 서브 셀 어레이 블럭 S_BLK(10)과 동일한 공통 버스선 BUS(0)을 공유하는 서브 셀 어레이 블럭 S_BLK(00)을 서브 셀 어레이 블럭 S_BLK(10)과 동일하게 동시에 구동시킨다. 즉, 서브 셀 어레이 블럭 S_BLK(10)의 워드라인 WL(0) 및 플레이트 라인 PL(0)이 하이로 활성화될 때, 서브 셀 어레이 블럭 S_BLK(00)의 워드라인 WL(0) 및 플레이트 라인 PL(0)도 함께 하이로 활성된다. 이에 따라, 두 서브 셀 어레이 블럭 S_BLK(00), S_BLK(10)의 셀 C1 및 C2이 동시에 활성화되어, 서브 비트라인 SBL(00n) 및 SBL(10n)에 센싱전압이 동시에 인가되고 그 전압의 크기에 따라 메인 비트라인 MBL(00) 및 MBL(10)에 센싱전압이 유도된다. 이때, 선택된 셀 C1 및 C2의 데이터 값은 동일하나 대응되는 메인 비트라인 MBL(00) 및 MBL(10)에 유도되는 센싱전압은 서로 다르게 된다. 즉, 메인 비트라인 MBL(00)에는 정상상태의 셀 C1에 의해 센싱전압이 유도되고, 메인 비트라인 MBL(10)에는 비정상상태의 셀 C2에 의해 센싱전압이 유도된다.
그리고, 컬럼선택 제어부(20)는 워드라인 WL(0) 및 플레이트 라인 PL(0)이 활성화될 때 같이 활성화되는 페일 블럭신호 FAIL에 따라 컬럼선택신호 CS00, CS10를 동시에 활성화시킨다. 이에 따라, 컬럼 선택부 C/S(00) 및 C/S(10)가 동시에 온되어 두 메인 비트라인 MBL(00) 및 MBL(10)의 센싱전압이 공통 버스선 BUS(0)으로 동시에 출력되어 그 평균값이 센스앰프(미도시)로 전송되어 센싱된다.
도 7은 본 발명의 제 2 실시예에 따른 메모리 장치의 구성을 나타내는 회로도이다.
도 7에서는 1T1C 구조의 메모리 셀을 구비하며 동일한 버스선 BUS(0)을 공유하는 4개의 서브 셀 어레이 블럭 S_BLK(00), S_BLK(10), S_BLK(20), S_BLK(40) 중 적어도 어느 하나에 페일이 발생한 경우, 4개의 블럭 S_BLK(00), S_BLK(10), S_BLK(20), S_BLK(40)을 동시에 구동시켜 하나의 4T4C 회로처럼 동작시킴으로써 페일 블럭을 리페어한다.
즉, 공통 버스선 BUS(0)을 공유하는 4개의 서브 셀 어레이 블럭들 S_BLK(00), S_BLK(10), S_BLK(20), S_BLK(40)은 동일한 구동신호를 동시에 인가받아 4개의 메모리 셀 C1 ∼ C4을 동시에 구동시킨다. 그리고, 컬럼선택 제어부(20)는 페일 블럭신호 FAIL에 따라 컬럼선택신호 CS00, CS10, CS20, CS30를 동시에 활성화시켜 메인 비트라인 MBL(00) MBL(10), MBL(20), MBL(30)을 동시에 공통 버스선 BUS(0)과 연결시킨다.
도 8은 도 7 회로의 동작을 설명하기 위한 타이밍도이다.
서브 셀 어레이 블럭 S_BLK(30)의 셀들이 비정상상태(Weak)인 경우 서브 셀 어레이 블럭 S_BLK(30)과 동일한 버스선 BUS(0)을 사용하는 3개의 서브 셀 어레이 블럭 S_BLK(00), S_BLK(10), S_BLK(20)은 서브 셀 어레이 블럭 S_BLK(10)과 동일하게 동시에 구동된다. 즉, 서브 셀 어레이 블럭 S_BLK(10)의 워드라인 WL(0) 및 플레이트 라인 PL(0)이 하이로 활성화될 때, 이와 동시에 서브 셀 어레이 블럭 S_BLK(00), S_BLK(10), S_BLK(20)의 워드라인 WL(0) 및 플레이트 라인 PL(0)도 하 이로 활성된다. 이로써, 4개의 서브 셀 어레이 블럭 S_BLK(00), S_BLK(10), S_BLK(20), S_BLK(30)의 셀 C1, C2, C3, C4이 동시에 활성화되어 서브 비트라인 SBL(00n), SBL(10n), SBL(20n) 및 SBL(30n)에 센싱전압이 동시에 인가되고, 그 전압의 크기에 따라 메인 비트라인 MBL(00), MBL(10), MBL(20) 및 MBL(30)에 센싱전압이 유도된다. 즉, 메인 비트라인 MBL(00), MBL(10), MBL(20)에는 정상상태의 셀 C1, C2, C3에 의해 센싱전압이 유도되고, 메인 비트라인 MBL(30)에는 비정상상태의 셀 C4에 의해 센싱전압이 유도된다.
그리고, 컬럼선택 제어부(20)는 워드라인 WL(0) 및 플레이트 라인 PL(0)이 활성화될 때 같이 활성화되는 페일 블럭신호 FAIL에 따라 컬럼선택신호 CS00, CS10, CS20 및 CS30을 동시에 활성화시킨다. 이에 따라, 컬럼선택부 C/S(00), C/S(10), C/S(20) 및 C/S(30)가 동시에 온되어 4개의 메인 비트라인 MBL(00), MBL(10), MBL(20) 및 MBL(30)의 센싱전압이 공통 버스선 BUS(0)으로 동시에 출력되어 그 평균값이 센스앰프(미도시)로 전송되어 센싱된다.
도 9 및 도 10은 도 4와 같이 1T1C 회로구조의 메모리 셀을 구비하는 2개의 서브 셀 어레이 블럭들을 결합하여 1개의 2T2C 회로구조로 리페어하여 사용하는 전체 불휘발성 메모리의 모습을 보여주는 도면이다.
도 9에서와 같이 전체 불휘발성 메모리는 내부에 공통 버스선 BUS(0) ∼ BUS(m)의 상·하 방향으로 대칭되게 셀 어레이 블럭들 BLK 0 ∼ BLK n이 구비되며, 각 셀 어레이 블럭 BLK 0 ∼ BLK n은 도 2와 같은 멀티 비트 구조를 갖는 복수개의 서브 셀 어레이 블럭들 S_BLK(00) ∼ S_BLK(0m)을 구비한다. 이하, 도면에서는 편 의상 각 서브 셀 어레이 블럭들 S_BLK(00) ∼ S_BLK(0m)을 도 1에서와 달리 세로 방향으로 정렬시킨 모습으로 나타내었다.
도 9에서는 동일한 공통 버스선 BUS(0) ∼ BUS(m)을 공유하는 2개의 서브 셀 어레이 블럭들〔S_BLK(00), S_BLK(10)〕, 〔S_BLK(2m), S_BLK(3m)〕을 결합하여 하나의 블럭과 같이 사용한다. 이때, 결합되는 2개의 서브 셀 어레이 블럭〔S_BLK(00), S_BLK(10)〕, 〔S_BLK(2m), S_BLK(3m)〕은 각각 결합되는 두 블럭 중 어느 한쪽의 셀 선택 어드레스 신호를 동시에 인가받아 구동됨으로써 2T2C 메모리 셀 구조를 갖는 하나의 블럭과 같이 동작하게 된다.
그런데, 이처럼 페일된 서브 셀 어레이 블럭을 리페어 하기 위해 페일된 비정상상태의 블럭 S_BLK(10), S_BLK(2m)을 각각 정상상태의 블럭 S_BLK(00), S_BLK(3m)과 결합시켜 사용함으로써, 전체 불휘발성 메모리의 용량은 결합된 정상상태(또는 비정상상태)의 블럭수 만큼 줄어들게 된다. 즉, 2개의 서브 셀 어레이 블럭을 결합하여 1개의 블럭처럼 사용하게 되면, 1개의 서브 셀 어레이 블럭 만큼의 메모리 용량이 줄어들게 된다.
따라서, 서브 셀 어레이 블럭의 리페어에 따라 부족해진 메모리 용량을 보충하기 위해 도 10에서와 같이 별도로 리페어 블럭 R_BLK 1, R_BLK 2을 구비한다. 즉, 서브 셀 어레이 블럭 S_BLK(10) 및 S_BLK(00)의 결합으로 인해 줄어든 블럭만큼의 메모리 용량을 리페어 블럭 R_BLK 2의 서브 셀 어레이 블럭 RS_BLK(20)으로 대체하여 보충한다.
도 11 및 도 12는 도 7과 같이 1T1C 회로구조를 갖는 4개의 서브 셀 어레이 블럭을 결합하여 1개의 4T4C 회로구조로 리페어 하여 사용하는 전체 불휘발성 메모리의 모습을 보여주는 도면이다.
도 11 및 도 12에서는 동일한 버스선 BUS(0)을 공유하는 4개의 서브 셀 어레이 블럭을 결합하고, 이에 따라 줄어든 3개 블럭 만큼의 메모리 용량을 리페어 블럭 RS_BLK(10), RS_BLK(20), RS_BLK(40)으로 각각 대체시켜 보충하는 것 이외에는 도 9 및 도 10에서와 동일한 원리로 구동되므로 이에 대한 상세한 설명은 생략한다.
상술된 실시예에서는 2개 또는 4개의 서브 셀 어레이 블럭을 각각 2T2C 또는 4T4C 회로구조로 결합시켜 사용하고 있으나, 8T8C 또는 그 이상으로 동일한 공통 버스선을 공유하는 서브 셀 어레이 블럭들을 결합시켜 사용할 수 있음은 자명하다.
도 13 및 도 14는 본 발명의 제 3 실시예에 따른 메모리 장치의 구성을 나타내는 회로도이다.
본 실시예에서는 페일이 발생된 비정상상태의 블럭들 S_BLK(10) 및 S_BLK(31)을 각각 공통 버스선 BUS(0), BUS(1)을 공유하는 정상상태의 다른 블럭들 S_BLK(00) 및 S_BLK(21)과 결합시키지 않고, 페일이 발생된 블럭들 S_BLK(10) 및 S_BLK(31)을 컬럼선택 제어부(20)에서 선택적으로 블럭 오프(BLOCK OFF)시키는 것이다. 즉, 컬럼선택 제어부(20)는 페일 블럭신호 FAIL에 따라 페일이 발생된 블럭들 S_BLK(10) 및 S_BLK(31)에 대한 컬럼선택신호를 항상 로우 상태로 유지시켜 해당 블럭 S_BLK(10) 및 S_BLK(31)의 센싱전압이 공통 데이터 버스부(10)로 출력되지 못하도록 한다.
도 14에서는 도 10 및 도 12에서와 같이 별도의 리페어 블럭을 두어 블럭 오프된 서브 셀 어레이 블럭 S_BLK(10) 및 S_BLK(20)들을 동일한 버스선을 공유하는 리페어 블럭 RS_BLK(20) 및 RS_BLK(10)으로 각각 대체하는 모습을 보여주고 있다.
상술한 바와 같이, 본 발명의 리페어 가능한 불휘발성 강유전체 메모리 장치는 비정상(WEAK) 상태의 메모리 셀들을 갖는 메모리 블럭의 데이터와 정상(STRONG) 상태의 메모리 블럭의 데이터를 동시에 공통 데이터 버스선으로 출력시키는 방법으로 일정수의 메모리 블럭들을 하나의 메모리 블럭과 같이 결합시켜 그 데이터의 평균치를 센싱함으로써 리던던시 셀 어레이 없이도 페일이 발생된 메모리를 용이하게 리페어 할 수 있다. 또한, 본 발명의 리페어 가능한 불휘발성 강유전체 메모리 장치는 리던던시 셀 어레이 이상으로 페일이 발생하여 리던던시 셀 어레이 만으로는 페일을 리페어 할 수 없는 경우에도 메모리 셀 어레이들을 메모리 블럭 단위로 결합시켜 이들을 하나의 블럭과 같이 동시에 구동시킴으로써 페일이 발생된 셀 어레이들을 용이하게 리페어 할 수 있다.

Claims (14)

  1. 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서,
    상기 불휘발성 강유전체 캐패시터 소자를 포함하는 상기 셀 어레이를 구비하며, 페일이 발생되어 비정상상태의 센싱전압을 출력하는 적어도 하나의 제 1 셀 블럭;
    상기 불휘발성 강유전체 캐패시터 소자를 포함하는 상기 셀 어레이를 구비하여 상기 제 1 셀 블럭과 동일한 데이타를 저장하고 상기 제 1 셀 블럭과 동일한 데이터 버스선을 공유하며, 상기 제 1 셀 블럭과 동일하게 동작하여 정상상태의 센싱전압을 출력하는 적어도 하나의 제 2 셀 블럭; 및
    페일 블럭신호에 따라 상기 제 1 셀 블럭과 상기 제 2 셀 블럭의 센싱전압이 상기 공유되는 데이터 버스선에 동시에 인가되도록 컬럼선택신호를 출력하는 컬럼선택 제어부를 구비하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 제 1 셀 블럭 및 상기 제 2 셀 블럭은
    상기 제 1 셀 블럭 또는 상기 제 2 셀 블럭 중 어느 하나로 인가되는 셀 선택 어드레스를 동시에 인가받아 동작하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 제 1 셀 블럭 및 상기 제 2 셀 블럭은
    상기 데이터 버스선의 상·하 방향으로 대칭되게 위치하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 1 셀 블럭과 상기 제 2 셀 블럭의 동시 동작에 의해 부족해진 메모리 용량을 보충하기 위해 상기 제 1 셀 블럭 또는 상기 제 2 셀 블럭을 대체하는 리페어 블럭을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서,
    상기 불휘발성 강유전체 캐패시터 소자를 포함하여 동일한 데이타를 저장하는 상기 셀 어레이를 구비하며, 페일이 발생되어 비정상상태의 센싱전압을 출력하는 적어도 하나의 제 1 셀 블럭; 및
    페일 블럭신호에 따라 상기 제 1 셀 블럭의 센싱전압이 데이터 버스선으로 출력되지 못하도록 차단하는 컬럼선택 제어부를 구비하는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1 셀 블럭을 대체하기 위한 리페어 블럭을 더 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서,
    상기 불휘발성 강유전체 캐패시터 소자를 포함하는 상기 셀 어레이를 구비하며, 동일한 데이터 버스선을 공유하여 동일한 데이타를 저장하는 적어도 2개의 셀 블럭을 동시에 구동시키고, 동시 구동에 따라 상기 적어도 2개의 셀 블럭에 유도되는 센싱전압들의 평균치를 센싱하는 불휘발성 강유전체 메모리 장치.
  8. 제 7항에 있어서, 상기 적어도 2개의 셀 블럭은
    상기 데이터 버스선의 상·하 방향으로 대칭되게 위치하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서,
    상기 불휘발성 강유전체 캐패시터 소자를 포함하는 상기 셀 어레이를 구비하며, 동일한 데이터 버스선을 공유하여 동일한 데이타를 저장하는 적어도 2개의 셀 블럭을 동시에 구동시키고, 동시 구동에 따라 상기 적어도 2개의 셀 블럭에 유도되는 센싱전압들의 평균치를 센싱하는 불휘발성 강유전체 메모리 리페어 방법.
  10. 제 9항에 있어서, 상기 리페어 방법은
    상기 셀 어레이 구조를 구비하며 동일한 데이터 버스선을 공유하는 셀 블럭들 중 비정상상태의 센싱전압을 출력하는 제 1 셀 블럭과 정상상태의 센싱전압을 출력하는 제 2 셀 블럭을 동시에 구동시키는 제 1 단계; 및
    상기 동시 구동에 따른 상기 비정상상태의 센싱전압과 상기 정상상태의 센싱전압의 평균값을 센싱하는 제 2 단계를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 리페어 방법.
  11. 제 10항에 있어서, 상기 제 1 단계는
    상기 제 1 셀 블럭 또는 상기 제 2 셀 블럭 중 어느 하나로 인가되는 셀 선택 어드레스를 상기 제 1 셀 블럭과 상기 제 2 셀 블럭에 동시에 인가하여 상기 제 1 셀 블럭과 상기 제 2 셀 블럭의 특정 메모리 셀을 동시에 선택하여 구동시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 리페어 방법.
  12. 제 11항에 있어서, 상기 제 1 단계는
    상기 데이터 버스선을 공유하는 별도의 리페어 블럭을 구비하여 상기 제 1 셀 블럭과 상기 제 2 셀 블럭의 동시 구동에 따른 메모리 용량 부족을 보충하는 것 을 특징으로 하는 불휘발성 강유전체 메모리 리페어 방법.
  13. 제 10항 내지 제 12항 중 어느 한 항에 있어서, 상기 제 2 단계는
    상기 제 1 셀 블럭과 상기 제 2 셀 블럭의 컬럼선택신호를 동시에 활성화시켜 상기 정상상태의 센싱전압과 상기 비정상상태의 센싱전압이 상기 공유되는 데이터 버스선에 동시에 인가되도록 하는 것을 특징으로 하는 불휘발성 강유전체 메모리 리페어 방법.
  14. 메인 비트라인과 하나의 상기 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하고 불휘발성 강유전체 캐패시터 소자를 포함하는 계층화된 멀티 비트라인 구조의 셀 어레이를 구비하는 불휘발성 강유전체 메모리에 있어서,
    상기 셀 어레이 구조를 구비하며 비정상상태의 센싱전압을 출력하는 제 1 셀 블럭의 센싱전압이 데이터 버스선으로 출력되는 것을 차단하는 제 1 단계; 및
    상기 제 1 셀 블럭의 상기 셀 어레이 구조를 구비하며 정상상태의 센싱전압을 출력하는 제 2 셀 블럭으로 대체하여 상기 제 2 셀 블럭의 센싱전압을 센싱하는 제 2 단계를 구비하는 불휘발성 강유전체 메모리 리페어 방법.
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