KR960011633B1 - 반도체 판독전용 메모리 - Google Patents

반도체 판독전용 메모리 Download PDF

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KR960011633B1
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야수히로 호타
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샤프 가부시끼가이샤
쓰지 하루오
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Abstract

내용없음.

Description

반도체 판독전용 메모리
제1도는 본 발명의 실시예에 따른 반도체 판독전용 메모리의 메모리셀 어레이의 구성을 표시한다.
제2도는 본 실시예에 따른 반도체 판독전용 메모리의 구성을 표시한다.
제3도는 본 실시예에 따른 치환 뱅크 어드레스 기억회로의 구성을 표시한다.
제4도는 본 실시예에 따른 치환 데이터 기억회로의 구성을 표시한다.
제5도는 본 실시예에 따른 치환 데이터 비트 지정 기억회로의 구성을 표시한다.
제6도는 본 실시예에 따른 스위칭 회로의 구성을 표시한다.
제7도는 본 발명의 다른 실시예에 따른 반도체 판독전용 메모리의 메모리셀 어레이의 구성을 표시한다.
* 도면의 주요부분에 대한 부호의 설명
60 : 행디코더 90 : 비트선
40 : 센스 증폭기 20 : 치환 어드레스 기억섹션
본 발명은 반도체 판독전용 메모리에 관한 것으로서 특히 제조단계에서 정보가 기록될 수 있는 마스크 롬(mask ROM : Read Only Memory)에 관한 것이다.
최근에 있어서 마스크 ROM(Read Only Memory)등과 같은 반도체 판독전용 메모리는 매우 정교한 디바이스 소자와 대용량 메모리를 가지고 있으므로 그 제조수율의 향상은 주요한 과제가 된다.
제조수율을 향상시키기 위하여 마스크롬의 다양한 구조가 지금까지 제안되었다.
하나의 실시예는 에러정정회로로서 제공된 마스크롬이며 이미 실용화되어 있다.
제2실시예는 비트선(워드선)을 따라 배열된 메모리셀 열(행)을 위하여 램(RAM)(Random Access Memory) 등에 종래 사용된 것과 같은 용장 메모리셀로서 제공된 마스크롬이다.
제2실시예에 따라 불량 메모리셀이 메모리셀 어레이내에서 발견되는 경우에 용장 메모리셀은 불량 메모리셀을 포함하는 메모리셀 열 또는 행으로 치환된다.
에러정정회로로서 제공된 마스크롬은 불량 메모리셀을 취급하고 수리하는 시간이 짧게될 수 있는 이점을 가지고 있다.
그러나 칩면적은 어떤 에러를 정정하기 위하여 에러정정회로와 메모리셀의 추가적인 내장 때문에 20% 이상 증가되는 불리한 점을 가지고 있다.
또한 용장 메모리셀로서 제공된 그러한 마스크롬은 램등의 경우와는 달리 어드레스 정보 뿐만 아니라 더 많은 데이터 정보가 마스크롬에 기록되어야 하기 때문에 실용화가 될 수 없다.
메모리셀의 수개의 비트가 약간 결함을 나타내는 경우에 불량 메모리셀의 정보 뿐만 아니라 불량 메모리 셀이 연결된 것과 동일한 선에 접속된 정상 메모리셀의 정보가 마스크롬의 각 퓨즈소자에 기록되어야 한다.
이하에서 1024 이상의 메모리셀이 공통 워드선 및 비트선에 접속되어 있다고 가정하고 그러한 마스크롬의 실시예의 구조가 제8도를 참조하여 설명된다.
제8도에 표시된 바와 같이 마스크롬의 센스앰프(sense amplipiesr)(40), 행디코더(60), 비트선(90), 워드선(i), 선택회로(50), 치환 어드레스 기억부(20) 및 치환 데이터 기억부(21)를 포함한다.
불량 메모리셀이 워드선(i)에 접속된 경우에 그 워드선(i)을 특정하는 어드레스 정보가 소정 퓨즈소자를 레이져광으로부터 방사에 의해 절단시키므로서 복수의 퓨즈소자(도시되지 않음)로서 제공된 치환 어드레스 기억부(20)에 기록된다.
또한 불량 메모리셀을 포함하고 워드선(i)에 접속된 모든 메모리셀(1024 이상의 메모리셀)로부터 정보가 소정의 퓨즈소자를 레이져광으로부터 방사에 의해 절단시키므로서 복수의 퓨즈소자(표시되어 있지 않음)로서 제공된 치환 데이터 기억부에 기록된다.
그 결과 워드선(i)에 접속된 메모리셀이 억세스되는 경우 치환 어드레스 기억부(20)로부터 신호출력이 활성화된다.
따라서 치환 데이터 기억부(21)내에 기억된 정보가 선택회로(50)를 통해 출력된다.
그런 마스크롬에 따르면 많은 퓨즈소자가 레이져광으로부터 방사에 의해 분명히 단절되므로 레이져광을 취급하는데 필요한 시간을 실질적으로 증가시킨다.
또한 제조수율을 레이져광에 의해 절단의 성공율 등이 감소되기 때문에 실질적으로 증가될 수 없다.
메모리셀 어레이내에 포함된 트랜지스터의 소스 또는 드레인이 불량을 표시하는 경우 가끔 트랜지스터가 접속된 비트선에 연결된 다른 메모리셀 등이 정확히 판독될 수 없게 된다.
본 발명의 반도체 판독전용 메모리는 복수의 메모리셀 그룹(group)을 포함하고 상기 복수의 메모리셀 그룹 각각이 복수의 메모리셀을 포함한 메모리셀 어레이와; 상기 복수의 메모리셀 그룹중으로부터 임의의 메모리셀 그룹을 선택하는 선택수단과; 메모리셀의 임의의 하나의 어드레스 정보를 기억하기 위한 어드레스 기억수단과; 그리고 메모리셀 그룹의 상기 임의의 하나에 기록되는 데이터를 기억시키는 데이터 기억수단을 포함한다.
본 발명의 다른 국면에 따르면 반도체 판독전용 메모리는 복수의 메모리셀 뱅크를 포함하는 메모리셀 어레이는 불순물 확산층으로 만들어진 복수의 제1비트선과 금속층으로 만들어진 복수의 제2비트를 포함하고 상기 복수의 메모리셀 뱅크의 각각이 두개의 인접 제1비트선간에 제공된 복수의 메모리셀 MOS 트랜지스터를 포함하고 상기 복수의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 각각 두개의 인접한 제1비트선 부위를 포함하는 메모리셀 어레이와; 제1비트선을 제2비트선에 상호 연결하여 상기 복수 메모리셀 뱅크중으로부터 임의의 메모리셀 뱅크를 선택하는 선택수단과; 메모리셀 뱅크의 임의의 하나의 어드레스 정보를 기억하는 어드레스 기억수단과; 메모리셀 뱅크의 임의의 하나에 기록될 데이터를 기억하는 데이터 기억수단을 포함한다.
본 발명에 또다른 국면에 따른면 반도체 판독전용 메모리는 복수의 메모리셀 뱅크를 포함하고 상기 메모리셀 블록의 각각은 직렬로 접속된 복수의 메모리셀과 메모리셀 열에 접속된 복수의 비트선에 의해 구성된 메모리셀 열을 포함하는 메모리셀 어레이와; 비트선을 메모리셀 열에 상호 연결하여 상기 복수의 메모리셀 블록중의 임의의 메모리셀 뱅크를 선택하는 선택수단과; 메모리셀 뱅크의 임의의 하나의 어드레스 정보를 기억하는 어드레스 기억수단과; 그리고 메모리셀 뱅크의 임의의 하나에 기록된 데이터를 기억하는 데이터 기억수단을 포함한다.
하나의 실시예에 있어서 어드레스 기억수단은 레이져광 또는 전기적 수단에 의해 절단되는 복수의 퓨즈소자를 가지며 또한 각 퓨즈소자의 도전 또는 비도전 상태에 일치하여 어드레스 정보를 기억한다.
하나의 실시예에 있어서 데이터 기억수단은 레이져광 또는 전기적 수단에 의해 절단되는 복수의 퓨즈소자를 가지며 그리고 각 퓨즈소자의 도전 및 비도전 상태에 따라서 데이터를 기억한다.
하나의 실시예에 있어서 어드레스 기억수단은 레이져광 또는 전기적 수단에 의해 절단되는 복수의 퓨즈를 가지며 각 퓨즈소자의 도전 또는 비도전 상태에 따라서 어드레스 정보를 기억한다.
또한 자료기억수단은 레이져광 또는 전기적 수단에 의해 절단되는 복수의 퓨즈소자를 가지며 또한 각 퓨즈소자의 도전 또는 비도전 상태에 따라 데이터를 기억한다.
따라서 여기에 기술한 본 발명은 칩면적의 확대나 불량 메모리셀을 취급하는데 필요한 시간을 증가시키지 않고 제조수율에 있어서 개선된 반도체 판독전용 메모리를 제공하는 이점을 가질 수 있다.
본 발명의 이점과 기타 이점들을 첨부도면을 참고하여 다음의 상세한 설명을 읽고 이해함에 따라 그 기술에 익숙한 자에게 명료하게 된다.
본 발명은 도면을 참조하여 실시예를 설명하므로서 분명하게 된다.
제1도는 본 발명의 실시예에 따른 반도체 판독전용 메모리의 메모리셀 어레이의 구조를 표시한다.
그 메모리셀 어레이는 제1도의 파선으로 표시된, 즉 기수뱅크 Bm,2i-1, Bm+1,2i-1… 등과 우수뱅크 Bm,2i, Bm+1,2i… 등으로 표시된 복수의 메모리셀 블록(이하, 뱅크라 한다)을 포함한다.
각 뱅크에서 복수의 메모리셀은 열방향으로 배열된다.
행방향으로 배열된 기수뱅크(Bm,2i-1,…등)와 우수뱅크(Bm,2i,…등)간에 확산층으로 만들어진 부비트선(제1비트선) SBm,2i-2, SBm,2i-1, SBm,2i,…등이 형성된다.
부비트(sub-bit)선은 각 뱅크에 포함된 메모리셀 M에 각각 접속된다.
주비트(main bit)선(제2비트선) MBi-1, MBi, … 등의 각각은 열방향을 따라 연장하고 낮은 저항을 가진 금속층으로 만들어진다.
두개의 인접 부비트선은 두개의 뱅크선택 MOSFET(transfer-gate transistors)를 통해 각각 공통 주비트선에 접속된다.
예를 들면 부비트선(SBm,2i-1,SBm,2i)은 뱅크선택 MOSFET(QOm,2i-1,QOm,2i)를 통해 주비트선 MBi에 각각 연결된다.
뱅크선택 MOSFET(QOm,2i-2,QOm,2i-1,QOm,2i' …등)는 뱅크선택선 BOm에 각각 연결된다.
각 메모리셀의 게이트(트랜지스터)는 워드선(WL1,… 또는 WLn)에 연결된다.
또한 부비트선(SBm,2i-2,SBm,2i-1,SBm,2i, …등)은 뱅크선택 MOSFET(QOm,2i-2,QOm,2i-1,QOm,2i, …등)에 각각 접속된다.
뱅크선택 MOSFET(QEm,2i-1,QEm,2i' …등)는 뱅크선택선 BEm에 각각 접속된다.
주비트선 MBi-1, MBi, …등은 트랜지스터 Qi-1, Qi+1, …등을 통해 GND와 센스앰프에 각각 연결된다.
따라서 본 발명의 메모리셀 어레이의 복수의 뱅크로 나누어지고 또한 복수의 뱅크는 각각 복수의 메모리셀을 가진다.
그러한 메모리셀 어레이에 의하면 어떤 결함이 부비트선을 구성한 확산층에서 발생하는 경우에 확산층에 접속된 전용메모리셀은 불량이 된다.
제2도는 본 발명에 따른 반도체 판독전용 메모리의 구조를 표시한다.
제2도에 표시된 바와 같이 반도체 판독전용 메모리는 복수의 메모리셀을 가진 메모리셀 어레이(1a)(그 구조는 위에 기술되어 있음)와; 외부로부터 어드레스 입력신호를 받는 어드레스 버퍼(5)와; 어드레스 입력신호에 따라 복수의 메모리셀중으로부터 임의의 메모리셀을 선택하는 행디코더(2)와 열디코더(3)와; 선택된 어드레스셀로부터 데이터를 판독하는 센스앰프(4)와; 그리고 센스앰프(4)로부터 신호출력에 따라 데이터를 출력하는 출력회로(6)를 포함한다.
또한 반도체 판독전용 메모리는 센스앰프(4)와 출력회로(6)간에 공급된 스위칭 회로(7)와; 치환 뱅크 어드레스 기억회로부(8)와; 치환 데이터 기억회와부(9)와; 치환 데이터 비트 지정 기억회로부(10)를 포함한다.
어드레스 입력신호는 메모리셀 어레이(1a)중으로부터 임의의 뱅크내의 임의의 메모리셀을 선택하기 위하여 어드레스 버퍼(5)를 통해 외부로부터 행디코더(2)와 열디코더(3)에 전달된다.
어드레스 입력신호도 치환 뱅크 어드레스 기억회로부(8)와 어드레스버퍼(5)를 거쳐 치환 데이터 기억회로부(9)에 입력된다.
치환 뱅크의 어드레스 기억회로부(8)는 불량기억셀을 포함한 뱅크의 어드레스 정보를 기억한다.
치환 뱅크 어드레스 기억회로부(8)로부터 신호출력에 응하여 뱅크가 치환되는 것이 검출된다.
치환 뱅크 어드레스 기억회로부(8)로부터 신호출력은 치환 데이터 기억회로부(9)와 치환 데이터 비트 지정 기억회로부(8)에 전송된다.
따라서 치환 데이터 기억회로부(9)는 치환 뱅크 어드레스 회로부(8)에서 신호출력을 받아 그후 치환되는 뱅크의 각 메모리셀의 정보를 기억한다.
반면에 치환 데이터 비트 지정 기억회로부(10)는 치환 뱅크 어드레스 기억회로부(8)에서 신호출력을 받고 그리고 그때 센스앰프(1에서 m)의 하나가 메모리셀 어레이(1a)에서 판독된 불량뱅크상의 어드레스 정보를 수신할 것을 기억한다.
스위칭 회로(7)는 치환 데이터 비트 지정 기억회로부(10)로부터 신호(BIT) 출력에 응하여 불량뱅크가 판독될 때 센스앰프(4)로부터 신호출력을 마스크한다.
따라서 센스앰프(4)로부터 신호출력보다 오히려 치환 데이터 기억회로부(9)에서 신호(RDATA) 출력이 스위칭 회로(7)를 거쳐 출력회로(6)에 전달된다.
제3도는 불량 메로리셀을 포함한 불량뱅크상에 어드레스 정보를 기억하는 치환 뱅크 어드레스 기억회로부(8)의 예시구조이다.
치환 뱅크 어드레스 기억회로부(8)는 어드레스 디코더(11), 복수의 선, 복수의 트랜지스터를 포함한다.
트랜지스터의 게이트 전극은 복수의 선을 통해 어드레스 디코더(11)의 출력부에 각각 연결된다.
각 트랜지스터의 소스와 드레인의 하나는 접지되고 그 다른 것은 폴리실리콘 퓨즈소자(AF11에서 AFn1, … 및 AFij에서 AFnj)의 하나를 통해 치환 뱅크 어드레스 기억회로부(8)의 출력단자에 연결되고 2개의 인버터에 직렬로 연결된다.
어드레스 디코더(11)의 디코더된 출력신호 Q1에서 Qn은 복수의 선에 각각 전송된다.
출력신호 RAD1에서 RADj까지는 출력단자로부터 출력되고 그후 각각은 치환 데이터 회로부(9)와 치환 데이터 비트 지정 기억회로부(10)에 전송된다.
치환 뱅크 어드레스 기억회로부(8)의 어드레스 디코더(11)가 뱅크를 특정하기 위하여 어드레스 신호를 받을 때 어드레스 디코더(11)는 디코더된 출력신호 Q1에서 Qn의 하나가 활성화시킨다(하이레벨).
활성화된 디코더된 출력신호가 전송된 선에 연결된 트랜지스터는 전기적인 도전성이 된다.
따라서 트랜지스터의 축상에 폴리실리콘 퓨즈소자(AF11에서 AFn1,…, 그리고 AF1j에서 AFnj)의 각 전위는 접지레벨로 감소된다.
메모리셀 어레이(1a)내의 뱅크가 불량이 되는 경우에 뱅크를 특정하는 뱅크 어드레스에 일치하여 각 폴리실리콘 퓨즈소자 그룹(AF11에서 AFn1, …, 그리고 AF1j에서 AFnj)의 대응 하나가 절단된다.
따라서 불량 메모리셀을 포함한 불량 뱅크의 어드레스 정보가 기억된다.
제4도는 치환 데이터 기억회로부에 예사의 구조를 표시한다.
치환 데이터 기억회로부는 어드레스 버퍼로부터 어드레스 버퍼(5)를 선택하기 위해서 어드레스 신호를 수신하고 또한, 치환뱅크 어드레스 기억회로부(8)로부터 신호(RAD1에서 RADj)가 출력한다.
위에 설명한 바와 같이 치환 데이터 기억회로부(9)는 치환된 뱅크의 각 메모리셀의 정보를 기억한다.
제4도에서 표시된 바와 같이 치환 데이터 기억회로부(9)는 어드레스 디코더(12)와 복수의 선과 복수의 제1트랜지스터를 포함한다.
제1트랜지스터의 게이트 전극은 복수의 선을 통하여 어드레스 디코더(12)의 출력부에 각각 연결된다.
각 제1트랜지스터의 소스와 드레인의 하나가 접지되고 그 다른것은 제2트랜지스터와 두개의 직렬로 접속된 인버터를 거쳐서 치환 데이터 기억회로부(9)의 출력단자에 접속된다.
어드레스 디코더(12)로부터 출력된 신호 P1에서 Pn는 복수선에 각각 전달된다.
출력신호(RDATA)는 출력단자로부터 출력된다.
치환 뱅크 어드레스 기억회로부(8)의 출력신호(RAD1에서 RADj)는 제2트랜지스터의 게이트 전극에 각각 가해진다.
제4도에 있어서 워드선(WL1)(제2도)이 선택되는 경우에 어드레스 디코더(12)로부터 출력된 신호(P1)이 활성화된다(하이레벨).
반면에 워드선(WLn)(제2도)이 선택되는 경우에 신호 Ph가 활성화된다(하이레벨).
앞에서 치환 데이터 기억회로부(9)에 포함된 폴리실리콘 퓨즈소자는 불량뱅크 k(제2도)의 메모리셀(Mk1에서 Mkh)의 정보(1 또는 0)와 일치하여 선택적으로 절단될 수 있다.
따라서 치환된 뱅크에 각 메모리셀(치환정보)상의 정보는 기억될 수 있다.
예를 들면 어떠한 불량의 뱅크 k의 메모리셀(Mk1에서 Mk)내에서 발생하거나 메모리셀(Mk1)이 액세스되는 경우에 어드레스 디코더(11)(제3도)로부터 출력된 신호(Qk)는 활성화된다(하이레벨).
폴리실리콘 퓨즈소자(AFk1)이 미리 절단되는 경우에는 신호(RAD1)이 활성화된다(하이레벨).
뱅크(k)의 이외의 뱅크가 액세스되는 경우에 어드레스 디코더(11)의 출력신호(Qk)는 활성화되지 않는다.
따라서 신호(RAD1)도 활성화되지 않는다.
그러므로 치환 작동에 있어서 에러를 방지한다.
메모리셀(Mk1)이 메모리셀(Mk1에서 Mkh)중으로부터 선택되는 경우로부터 어드레스 디코더(12)로부터 출력된 신호(P1)(제4도)은 활성화된다(하이레벨).
따라서, 폴리실리콘 퓨즈(DF11)에 기억된 정보 RDATA에 전달된다.
제5도는 치환 데이터 비트 지정 기억회로부(10)에 대한 예시구조를 표시한다.
치환 데이터 비트 지정 기억회로부(10)는 치환 뱅크 어드레스 기억회로부(8)로부터 출력된 신호(RAD1에서 RADj)를 받아들인다.
제5도에 표시한 바와 같이 치환 데이터 비트 지정 기억회로부(10)는 신호(RAD1에서 RADj)를 추진하는 복수의 선과 복수의 선에 게이트 전극이 각각 연결된 복수 트랜지스터를 포함한다.
각 트랜지스터의 소스와 드레인의 하나는 폴리실리콘 퓨즈소자(BF11에서 BFj1,… 그리고 BFk1에서 BFkj)의 하나를 통해 접지되고 그 다른 것은 두개의 직렬로 접속된 인버터를 통하여 치환 데이터 비트 지정 기억회로부(10)의 출력단자에 연결된다.
불량뱅크에 대응하는 센스앰프 신호비트(1에서 m)를 지정하기 위하여 각 폴리실리콘 퓨즈소자 그룹의 하나(BF11에서 BFj1,… 그리고 BFk1에서 BFkj) 하나가 미리 절단된다.
따라서 출력신호(BIT1에서 BITm)의 하나만이 활성화될 수 있다.
제6도는 스위칭 회로(7)의 예시구조를 표시한다.
스위칭 회로(7)는 센스앰프(4)로 출력된 센스앰프 신호(Sk)와 치환 데이터 기억회로부(9)로부터 출력된 (RDATA) 신호와 치환 데이터 비트 지정 기억회로부(10)로부터 출력된 BITk신호를 받는다.
BITk신호에 따라서 스위칭 회로(7)는 불량 메모리셀 정보의 센스앰프 신호(Sk)를 차단하고 그후 출력신호(Dk)로서 치환 데이터 비트 기억회로부(9)로부터 (RDATA) 신호 출력을 출력회로(6)에 출력한다.
뱅크 k(제1도)에 포함된 다른 메모리셀(Mk2에서 Mkh)의 하나가 액세스되는 경우에 동일한 작동에 수행된다.
위에서 언급한 바와 같이 메모리셀의 수개의 비트가 불량인 경우 불량 메모리셀의 병렬된 선에 접속된 정상 메모리셀의 모든 정보가 각 퓨즈소자로 기록되는 것을 요구하지 않는다.
따라서 절단된 퓨즈소자의 수는 대단히 감소될 수 있다.
그 결과 수리처리 시간에 있어서 뚜렷이 감소된다.
더욱이 레이져광에 의해서 절단 성공율이 개선되므로 생산수율이 향상될 수 있다.
그러므로 본 실시예에 따르면 생산수율은 불량 메모리셀을 수리하는 처리시간과 처리면적을 거의 유지하는 동안 향상될 수가 있다.
본 발명은 제1도에 표시된 메모리셀 어레이(1a)를 가진 (ROM)에 한정되지 아니하고 제7도에 표시된 바와 같이 메모리셀 어레이를 가진 롬(ROM)에 적용될 수 있다.
메모리셀 어레이(1b)는 복수의 메모리셀 뱅크로 나누어지고 메모리셀 뱅크의 각각은 복수의 메모리셀이 직렬로 접속된 메모리셀열 포함하고 또한 메모리셀 열에 직렬로 연결된 (MOSFET)을 선택한다.
메모리셀 뱅크는 병렬로 관련 주비트선에 접속된다.
또한, 퓨즈소자를 절단하는 방법은 레이져광을 사용한 상기 방법에 한정되지 아니하고 전기적인 수단과 같은 다른 방법도 사용될 수 있다.
여러가지의 다른 수성이 본 발명의 범위와 정신에 떨어지지 않고 그 기술에서 숙련된 자에 의해서 쉽게 만들어지고 명백하게 될 것이다.
따라서 여기에 첨부된 청구범위가 여기에 나타난 설명에 한정되는 것을 의도하지 않으며 오히려 청구범위가 광범위하게 고려된다.

Claims (12)

  1. 복수의 메모리셀 그룹을 포함하고 상기 복수의 메모리셀 그룹 각각이 복수의 메모리셀을 포함하는 메모리셀 어레이와, 어드레스 입력신호에 응답해서 상기 복수의 메모리셀 그룹 사이에서 임의의 메모리셀 그룹을 선택하기 위한 선택수단과, 불량 메모리셀의 어드레스 정보를 기억하고, 어드레스 입력신호를 수신하며 어드레스 입력신호가 불량 메모리셀의 어드레스 정보를 포함할 때 불량 메모리셀을 포함하는 메모리셀 그룹의 그룹 어드레스 신호를 출력하는 어드레스 기억수단과, 불량 메모리셀을 포함하는 메모리셀 그룹으로 기록되는 복수의 데이터를 기억하고 어드레스 입력신호와 그룹 어드레스 신호를 수신하며 상기 어드레스 입력신호와 상기 그룹 어드레스 신호에 응답하여 복수의 데이터중의 하나를 재현하는 데이터 기억수단과, 불량 메모리셀의 비트선 정보를 기억하고, 상기 그룹 어드레스 신호를 수신하며 상기 그룹 어드레스 신호에 응답하여 센스앰프 비트신호를 출력하는 비트 식별 기억수단을 구비하고, 상기 센스앰프 비트신호는 복수의 메모리셀로부터 판독되는 불량 그룹을 수신하는 센스앰프의 센스앰프 비트의 정보를 포함하는 반도체 판독전용 메모리.
  2. 제1항에 있어서, 상기 반도체 판독전용 메모리는 메모리셀의 데이터를 수신하는 스위치 수단과 복수의 데이터와 센스앰프 비트신호중 하나를 더 포함하고 상기 스위치 수단은 센스앰프 비트신호에 의해 메모리셀의 데이터를 마스크하는 반도체 판독전용 메모리.
  3. 복수의 메모리셀 뱅크를 포함하고, 복수의 제1 및 제2선을 구비하는 메모리셀 어레이를 구비하며, 상기 복수의 메모리셀 뱅크는 두개의 인접 제1선 사이에 설치된 복수의 메모리셀 MOSFET를 각각 포함하고, 상기 각 두개의 인접 제1선부는 상기 복수의 MOS트랜지스터의 소스/드레인 영역을 형성하며, 상기 제2선에 상기 제1선을 배선함으로서 상기 복수의 메모리셀 뱅크 사이에서 임의의 메모리셀 뱅크를 선택하는 선택수단과, 불량 메모리셀의 어드레스 정보를 기억하고, 어드레스 입력신호를 수신하며 상기 어드레스 입력신호가 불량 메모리셀의 어드레스 정보를 포함할때 상기 불량 메모리셀을 포함하는 메모리셀 뱅크의 뱅크 어드레스 신호를 출력하는 어드레스 기억수단과, 불량 메모리셀을 포함하는 메모리셀 뱅크로 기록되는 복수의 데이터를 기억하고, 상기 어드레스 입력신호와 상기 뱅크 어드레스 신호를 수신하고 상기 어드레스 입력신호와 상기 뱅크 어드레스 신호에 응답해서 복수의 데이터중 하나를 재현하는 데이터 기억수단과, 불량 메모리셀의 비트선 정보를 기억하고 상기 뱅크 어드레스 신호를 수신하며, 상기 뱅크 어드레스 신호에 응답해서 센스앰프 비트신호를 출력하는 비트 식별 기억수단을 구비하는 반도체 판독전용 메모리.
  4. 제3항에 있어서, 상기 어드레스 기억수단은 레이져광이나 전기적 수단에 의하여 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 또는 비도통 상태에 의해 상기 어드레스 정보를 기억하는 반도체 판독전용 메모리.
  5. 제3항에 있어서, 상기 데이터 기억수단은 레이져광 또는 전기적 수단에 의하여 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 또는 비도통 상태에 의해 복수의 데이터를 기억하는 반도체 판독전용 메모리.
  6. 제3항에 있어서, 상기 어드레스 기억수단은 레이져광이나 전기적 수단에 의하여 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 또는 비도통 상태에 의해 상기 어드레스 정보를 기억하고, 상기 데이터 기억수단은 레이져광 또는 전기적 수단에 의하여 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 또는 비도통 상태에 의해 상기 복수의 데이터를 기억하는 반도체 판독전용 메모리.
  7. 제3항에 있어서, 상기 반도체 판독전용 메모리는 메모리셀의 데이터를 수신하는스위치 수단과 복수의 데이터와 센스앰프 비트신호중 하나를 더 포함하고 상기 스위치 수단은 센스앰프 비트신호에 의해 메모리셀의 데이터를 마스크하는 반도체 판독전용 메모리.
  8. 복수의 메모리셀 뱅크를 포함하는 메모리셀 어레이를 구비하고, 각 상기 복수의 셀 뱅크는 직렬로 접속되는 복수의 메모리셀과 메모리셀 열에 접속되는 복수의 비트선에 의해 구성되는 메모리셀 열을 구비하며, 상기 메모리셀 열에 비트선을 배선함으로서 상기 복수의 메모리셀 뱅크 사이에서 임의의 메모리셀 뱅크를 선택하는 선택수단과, 불량 메모리셀의 어드레스 정보를 기억하고, 어드레스 입력신호를 수신하며 상기 어드레스 입력신호가 불량 메모리셀의 어드레스 정보를 포함할 때 불량 메모리셀을 포함하는 메모리셀 뱅크의 뱅크 어드레스 신호를 출력하는 어드레스 기억수단과, 상기 불량 메모리셀을 포함하는 메모리셀 뱅크로 기록되는 복수의 데이터를 기억하고, 상기 어드레스 입력신호와 상기 뱅크 어드레스 신호를 수신하며 상기 어드레스 입력신호와 상기 뱅크 어드레스 신호에 응답해서 복수의 데이터중 하나를 재현하는 데이터 기억수단과, 불량 메모리셀의 비트선 정보를 기억하고 상기 뱅크 어드레스 신호를 수신하고 상기 뱅크 어드레스 신호에 응답해서 센스앰프 비트신호를 출력하는 비트 식별 기억수단을 구비하는 반도체 판독전용 메모리.
  9. 제8항에 있어서, 상기 어드레스 기억수단은 레이져광 또는 전기수단에 의해 절단되는 복수의 퓨즈소자를 가지며, 각 퓨즈소자의 도통 또는 비도통에 의해 상기 어드레스 정보를 기억하는 반도체 판독전용 메모리.
  10. 제8항에 있어서, 상기 데이터 기억수단은 레이져광 또는 전기수단에 의해 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 및 비도통 상태에 의해 상기 복수의 데이터를 기억하는 반도체 판독전용 메모리.
  11. 제8항에 있어서, 상기 어드레스 기억수단은 레이져광 또는 전기수단에 의해 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 및 비도통 상태에 의해 상기 어드레스 정보를 기억하고, 상기 데이터 기억수단은 레이져광 또는 전기수단에 의해 절단되는 복수의 퓨즈소자를 가지며 각 퓨즈소자의 도통 및 비도통 상태에 의해 상기 복수의 데이터를 기억하는 반도체 판독전용 메모리.
  12. 제8항에 있어서, 상기 반도체 판독전용 메모리는 메모리셀의 데이터와, 복수의 데이터와 센스앰프 비트신호중 하나를 더 포함하고 상기 스위치 수단은 센스앰프 비트신호에 의해 메모리셀의 데이터를 마스크하는 반도체 판독전용 메모리.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230795B2 (ja) * 1995-09-29 2001-11-19 シャープ株式会社 読み出し専用半導体記憶装置
JP3338755B2 (ja) * 1996-10-24 2002-10-28 シャープ株式会社 半導体記憶装置
JP3476646B2 (ja) * 1997-03-07 2003-12-10 シャープ株式会社 半導体記憶装置
US6173357B1 (en) * 1998-06-30 2001-01-09 Shinemore Technology Corp. External apparatus for combining partially defected synchronous dynamic random access memories
US6259309B1 (en) 1999-05-05 2001-07-10 International Business Machines Corporation Method and apparatus for the replacement of non-operational metal lines in DRAMS
KR100399898B1 (ko) * 1999-05-27 2003-09-29 주식회사 하이닉스반도체 반도체 메모리의 칼럼 구제 회로
JP2002042495A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 冗長救済回路、方法および半導体装置
KR100504114B1 (ko) * 2002-08-23 2005-07-27 삼성전자주식회사 불량 셀 구제 기능을 갖는 롬 메모리 장치 및 불량 셀구제 방법
JP2004192714A (ja) * 2002-12-10 2004-07-08 Matsushita Electric Ind Co Ltd 半導体装置
TWI226574B (en) * 2003-10-31 2005-01-11 Primax Electronics Ltd Method for playback flow control
KR100587076B1 (ko) 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
US7046560B2 (en) * 2004-09-02 2006-05-16 Micron Technology, Inc. Reduction of fusible links and associated circuitry on memory dies
KR102108838B1 (ko) * 2013-06-18 2020-05-11 삼성전자주식회사 임베디드 메모리 장치 및 그것을 포함한 메모리 컨트롤러
SG11202107572TA (en) 2019-01-10 2021-08-30 Innovacorium Inc Pharmaceutical delivery compositions and uses thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01184796A (ja) * 1988-01-19 1989-07-24 Nec Corp 半導体メモリ装置
EP0333207B1 (en) * 1988-03-18 1997-06-11 Kabushiki Kaisha Toshiba Mask rom with spare memory cells
EP0686980B1 (en) * 1989-01-31 1998-12-16 Fujitsu Limited Semiconductor memory device having means for replacing defective memory cells
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JP2509730B2 (ja) * 1989-08-11 1996-06-26 株式会社東芝 半導体メモリ装置及びその製造方法
JPH04103099A (ja) * 1990-08-23 1992-04-06 Toshiba Corp 半導体記憶装置
JP2624569B2 (ja) * 1990-10-22 1997-06-25 シャープ株式会社 読出し専用メモリ
US5132933A (en) * 1990-12-21 1992-07-21 Schreck John F Bias circuitry for nonvolatile memory array
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置

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