JP2003007083A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 冗長プログラムセット数を低減させチップ面
積が低減された半導体記憶装置を提供する。 【解決手段】 チップ中央部に設けられた置換アドレス
を設定する設定回路２は、各々がプログラムセット５２
を含む７つの冗長判定回路４０♯０〜４０♯６を含む。
４バンクが各々２つに分割され合計１６の領域に分けら
れている。この８つの領域に対応してそれぞれデータを
伝達する８つの制御バスが設けられている。バス決定部
５６はプログラムセット５２の内容に応じて対応する制
御バスを選択して置換情報を出力する。したがって８つ
の領域いずれの置換にも７つのプログラムセットを用い
ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には冗長メモリアレイによる不良メ
モリセルの置換が可能な半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、冗長メモリア
レイを備え、製造段階にて一部のメモリセルに欠陥が生
じた場合でもその欠陥が生じたメモリセル付近のメモリ
セルアレイを冗長メモリアレイに置換えて救済するのが
一般的である。

【０００３】図１１は、従来の冗長メモリアレイを備え
た半導体記憶装置５００の構成を示した概略図である。

【０００４】図１１を参照して、従来の半導体記憶装置
５００は、独立して動作可能なメモリバンクＢＡＮＫ０
〜ＢＡＮＫ３を含む。

【０００５】メモリバンクＢＡＮＫ０は、複数の正規の
メモリセルが配列されたメモリセルアレイ５０４と、予
備の複数のメモリセルが配列された冗長メモリアレイ５
０６とを含む。

【０００６】メモリバンクＢＡＮＫ１は、複数の正規の
メモリセルが配列されたメモリセルアレイ５１４と、予
備の複数のメモリセルが配列された冗長メモリアレイ５
１６とを含む。

【０００７】メモリバンクＢＡＮＫ２は、複数の正規の
メモリセルが配列されたメモリセルアレイ５２４と、予
備の複数のメモリセルが配列された冗長メモリアレイ５
２６とを含む。

【０００８】メモリバンクＢＡＮＫ３は、複数の正規の
メモリセルが配列されたメモリセルアレイ５３４と、予
備の複数のメモリセルが配列された冗長メモリアレイ５
３６とを含む。

【０００９】半導体記憶装置５００は、さらに、アドレ
ス信号ＡＤＲに応じてそれぞれ冗長メモリアレイ５０
６，５１６，５２６，５３６を活性化させる冗長判定回
路５０２，５１２，５２２，５３２を含む。

【００１０】なお、冗長メモリアレイは主としてワード
線の欠陥を救済するロウ系冗長メモリアレイと主として
ビット線の欠陥を救済するコラム系の冗長メモリアレイ
とを備える場合が多いが、図１１では、代表としてコラ
ム系の冗長メモリアレイを備える場合を示している。

【００１１】図１１に示したように、冗長メモリアレイ
を含む従来の半導体記憶装置５００は、各冗長メモリア
レイに対応した数の冗長判定回路を備えていた。また、
冗長判定回路は、対応する冗長メモリアレイの近傍に配
置される場合が多かった。

【００１２】冗長判定回路は、欠陥がコラム選択線ＹＳ
００によって選択されるメモリセル列に生じた場合に、
このメモリセル列に対応するアドレス信号ＡＤＲが入力
されたときに代わりにスペアのコラム選択線ＳＹＳ０を
活性化させる。したがって、冗長メモリアレイによって
入力されるデータの記憶が行なわれる。なお、このとき
には、通常のコラムを選択するデコーダは不活性化され
る。

【００１３】したがって、冗長判定回路には、欠陥メモ
リセルのアドレスを不揮発的に記憶させておく必要があ
る。この手段としては、ヒューズ素子等が用いられる場
合が多い。このヒューズ素子は、レーザビームなどを使
用して切断される。確実に切断を行ない、かつ周囲の素
子を傷つけないためには、ヒューズ素子にある程度の大
きさが必要であり、またその周辺に他の素子が存在して
いてはならない。したがって、多くの冗長メモリアレイ
を備えるほど、冗長判定回路部がチップ上に占める面積
が大きくなる。

【００１４】

【発明が解決しようとする課題】近年の高速化された大
容量のダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）では、メモリアレイが複数のバンクに分割され、そ
の制御も複雑なものとなってきている。たとえば、各バ
ンクに分散的に配置されている冗長メモリアレイおよび
冗長判定回路を１箇所に集中的に配置させ、どのバンク
に欠陥が生じた場合にも用いるようにすることも可能で
あるが、動作速度の面を優先させると冗長メモリアレイ
は正規のメモリセルとワード線もしくはビット線が共有
されている構成を用いることが望ましい。その理由は、
ワード線もしくはビット線の信号遅延を考慮に入れなく
てよいためである。

【００１５】先に説明したように、冗長メモリアレイに
それぞれ対応して冗長判定回路が設けられているが、従
来の構成では実際に不良箇所が生じたときに不良救済に
使用される冗長判定回路は１チップ当りごく一部であ
る。

【００１６】冗長判定回路はアドレスを設定するのに用
いる面積の大きいヒューズ素子等を有している。したが
って、使用されていない冗長判定回路がチップ上に占め
る割合が大きくなってしまうという問題点があった。

【００１７】本発明の目的は、冗長判定回路部のみを共
用化することによって冗長判定回路の個数を減らすこと
により冗長判定回路部が占めるチップ面積の増加を軽減
することである。

【００１８】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、ｎを２以上の自然数とし、ｍを１以上の自
然数とすると、ｎ個のメモリ領域を備え、ｎ個のメモリ
領域の各々は、正規メモリ領域と、正規メモリ領域の一
部領域に動作不良が発見されたときに一部領域に代えて
動作させるために置換する複数の置換領域とを含み、ｎ
個のメモリ領域にそれぞれ対応して設けられ、複数の置
換領域のうちの一部を選択するｎ個の選択回路と、ｎ個
の選択回路に選択情報をそれぞれ伝達するためのｎ組の
制御バスと、一部領域を示す特定情報が設定されると特
定情報を不揮発的に保持し、入力されるアドレス信号と
特定情報とを比較して選択情報を出力する設定回路とを
さらに備え、設定回路は、ｍ個の特定情報をそれぞれ設
定するためのｍ個のプログラムセットと、ｍ個のプログ
ラムセットの出力にそれぞれ応じて、ｎ個の制御バスの
うちいずれか１つの制御バスを選択して選択情報を出力
するｍ個のバス選択出力回路とを含む。

【００１９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、選択情報
は、アドレス信号に対応する置換アドレス情報とアドレ
ス信号とが一致し置換領域のいずれかが使用されること
を示す置換実施情報と、ｎ個のメモリ領域のうち置換ア
ドレス情報によって特定されるいずれか１つにおいて、
複数の置換領域のうちのいずれか１つを特定する使用領
域情報とを含み、各プログラムセットは、置換アドレス
情報を保持する第１の保持回路と、使用領域情報を保持
する第２の保持回路とを有する。

【００２０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、置換実施
情報は、ｍ個のプログラムセットにそれぞれ対応するｍ
個の冗長活性化信号を含み、使用領域情報は、ｍ個のプ
ログラムセットにそれぞれ対応する、各々が複数ビット
のｍ個の冗長セレクト信号を含み、各選択回路は、対応
する制御バスによって伝達されるｍ個の冗長活性化信号
のいずれかに応じて活性化し、対応する制御バスによっ
て伝達される冗長セレクト信号をデコードするデコード
回路を含む。

【００２１】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、各置換領
域は、複数の冗長列を含み、デコード回路は、複数の置
換領域をそれぞれ活性化する複数の活性化信号を出力
し、複数の活性化信号の各々は、対応する複数の冗長列
を一括して活性化する。

【００２２】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、ｍは、置
換領域の数の合計よりも小さい。

【００２３】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、ｍ個のプ
ログラムセットの各々は、動作不良を起こす一部領域に
対応する置換アドレスの複数のアドレスビットを保持す
る第１の保持回路と、ｎ個のメモリ領域のうち置換アド
レス情報によって特定されるいずれか１つにおいて、複
数の置換領域のうちのいずれか１つを特定する複数の冗
長セレクトビットを保持する第２の保持回路とを有す
る。

【００２４】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、ｍ個のバ
ス選択出力回路の各々は、対応するプログラムセットか
ら複数のアドレスビットのうちの一部を読出し、読出し
た内容に応じて使用する制御バスを決定するバス決定部
と、バス決定部の出力に応じてプログラムセットから冗
長セレクトビットを読出し、決定された制御バスに向け
て出力するバス選択回路とを有する。

【００２５】請求項８に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、設定回路
は、ｍ個のバス選択出力回路が含むバス選択回路の出力
を受け、制御バスごとに論理和を演算して出力するＯＲ
回路をさらに含む。

【００２６】請求項９に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、設定回路
は、アドレス信号を共通して受け、ｍ個のプログラムセ
ットの出力とそれぞれ比較するｍ個の比較回路をさらに
含み、ｍ個のバス選択出力回路は、ｍ個の比較回路の出
力にそれぞれ応じて活性化される。

【００２７】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、半導体
記憶装置は、動作モードとして通常モードと複数バンク
アクセスモードとを有し、アドレス信号は、バンクアド
レスを示す第１群のビットと、バンク中のメモリセルを
特定するための第２群のビットとを含み、比較回路は、
通常モードにおいては第１、第２群のビットが両方とも
アドレス信号の対応する部分と一致することを検出し、
複数バンクアクセスモードにおいては、第２群のビット
がアドレス信号の対応する部分と一致することを検出す
る。

【００２８】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、比較
回路は、共通ノードをプリチャージ電位に結合するプリ
チャージ部と、第２群のビットが一致したときに共通ノ
ードをプリチャージ電位と異なる固定電位に結合する第
１の比較部と、通常モードにおいて活性化され第１群の
ビットが一致したときに共通ノードを固定電位に結合
し、複数バンクアクセスモードにおいては非活性化され
共通ノードから分離される第２の比較部とを有する。

【００２９】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００３０】図１は、本発明の実施の形態の半導体記憶
装置１の構成を示す概略ブロック図である。

【００３１】図１を参照して、半導体記憶装置１は、独
立に動作が可能なメモリバンクＢＡＮＫ０〜ＢＡＮＫ３
を含む。半導体記憶装置１は２５６ＭビットのＤＲＡＭ
である。メモリバンクＢＡＮＫ０〜ＢＡＮＫ３は、それ
ぞれ６４Ｍビットの記憶容量を有する。図示しないが、
各バンクは、アドレス信号とバンクアドレス信号に応じ
てメモリセルの行を選択する行デコーダとメモリセルの
列を選択する列デコーダとを含む。

【００３２】各バンクには正規のメモリ領域と予備の冗
長メモリ領域とが存在する。正規のメモリ領域の一部領
域に動作不良が発見されたときに、予備の冗長メモリ領
域を用いて半導体装置の救済を行なう。

【００３３】半導体記憶装置１は、さらに、アドレス信
号ＩＡ０〜ＩＡｎとバンクアドレス信号ＢＡ０，ＢＡ１
とを受けて内部に保持する不良アドレスと一致した場合
に冗長メモリ領域の選択情報を出力する設定回路２と、
設定回路２が出力する選択情報を伝達するための制御バ
スＣＢＵＳと、制御バスＣＢＵＳから選択情報を受けて
対応する各バンクの冗長メモリアレイを活性化する主選
択回路４，６，８，１０とを含む。主選択回路４，６，
８，１０は、それぞれバンクＢＡＮＫ０，１，２，３に
対応して設けられる。

【００３４】制御バスＣＢＵＳは、冗長活性化信号ＤＢ
ＵＳ０〜ＤＢＵＳ７を伝達する信号線と、冗長セレクト
信号ＳＢＵＳ（１：０）〜ＳＢＵＳ７（１：０）を伝達
する信号線とを含んでいる。

【００３５】冗長活性化信号ＤＢＵＳ０〜ＤＢＵＳ７
は、設定回路２の内部に設定されている置換アドレスと
入力されたアドレス信号ＩＡ０〜ＩＡｎおよびバンクア
ドレス信号ＢＡ０，ＢＡ１とが一致したときに活性化さ
れる信号である。冗長セレクト信号ＳＢＵＳ０（１：
０）〜ＳＢＵＳ７（１：０）は、冗長活性化信号ＤＢＵ
Ｓ０〜ＤＢＵＳ７とともに設定回路２から主選択回路４
〜１０に伝送される信号であり、伝送先の主選択回路に
対応するバンクに複数存在する冗長領域のうちの１つを
選択するための信号である。

【００３６】アドレス信号の最下位ビットＩＡ０は、相
補な選択信号として各主選択回路４〜１０に入力されて
おり、冗長セレクト信号、冗長活性化信号とともにアド
レス入力に応じて活性化させる冗長領域の特定に用いら
れる。

【００３７】図２は、図１におけるメモリバンクＢＡＮ
Ｋ０，主選択回路４および制御バスＣＢＵＳのより詳細
な構成を説明するための図である。

【００３８】図２を参照して、６４Ｍビットのメモリバ
ンクＢＡＮＫ０は、さらに３２Ｍビットのハーフバンク
に分割される。ハーフバンクはさらに４個のメモリブロ
ックに分割され、それぞれに入出力線のセットが４セッ
ト存在する。各入出力線のセットは、ローカル入出力線
とメイン入出力線とを含んでいる。外部からアクセスが
行なわれると、ハーフバンク内の４ブロックのそれぞれ
でコラム選択線ＣＳＬが活性化され、合計１６の入出力
線のセットが選択される。

【００３９】図示しないメモリバンクＢＡＮＫ１〜３
は、メモリバンクＢＡＮＫ０と同様な構成を有しており
説明は繰り返さない。

【００４０】バンクＢＡＮＫ０は、メモリブロックＭＡ
０〜ＭＡ７と、メモリブロックＭＡ０に対応して設けら
れる冗長コラムＣＲ０♯０〜ＣＲ０♯３と、メモリブロ
ックＭＡ１に対応して設けられる冗長コラムＣＲ１♯０
〜ＣＲ１♯３と、メモリブロックＭＡ２に対応して設け
られる冗長コラムＣＲ２♯０〜ＣＲ２♯３と、メモリブ
ロックＭＡ３に対応して設けられる冗長コラムＣＲ３♯
０〜ＣＲ３♯３とを含む。

【００４１】バンクＢＡＮＫ０は、さらに、メモリブロ
ックＭＡ４に対応して設けられる冗長コラムＣＲ４♯０
〜ＣＲ４♯３と、メモリブロックＭＡ５に対応して設け
られる冗長コラムＣＲ５♯０〜ＣＲ５♯３と、メモリブ
ロックＭＡ６に対応して設けられる冗長コラムＣＲ６♯
０〜ＣＲ６♯３と、メモリブロックＭＡ７に対応して設
けられる冗長コラムＣＲ７♯０〜ＣＲ７♯３とを含む。

【００４２】主選択回路４は、制御バスＣＢＵＳから冗
長活性化信号ＤＢＵＳ０、冗長セレクト信号ＳＢＵＳ０
（１：０）とを受けてアドレスビット信号／ＩＡ０に応
じて活性化して冗長コラム選択信号ＳＹＳ０♯０〜ＳＹ
Ｓ０♯４を出力する副選択回路１２ａと、制御バスＣＢ
ＵＳから冗長活性化信号ＤＢＵＳ０、冗長セレクト信号
ＳＢＵＳ０（１：０）とを受けてアドレスビット信号Ｉ
Ａ０に応じて活性化して冗長コラム選択信号ＳＹＳ０♯
５〜ＳＹＳ０♯７を出力する副選択回路１２ｂとを含
む。

【００４３】主選択回路４は、さらに、制御バスＣＢＵ
Ｓから冗長活性化信号ＤＢＵＳ１、冗長セレクト信号Ｓ
ＢＵＳ１（１：０）とを受けてアドレスビット信号ＩＡ
０に応じて活性化して冗長コラム選択信号ＳＹＳ０♯８
〜ＳＹＳ０♯１１を出力する副選択回路１４ａと、制御
バスＣＢＵＳから冗長活性化信号ＤＢＵＳ１、冗長セレ
クト信号ＳＢＵＳ１（１：０）とを受けてアドレスビッ
ト信号／ＩＡ０に応じて活性化して冗長コラム選択信号
ＳＹＳ０♯１２〜ＳＹＳ０♯１５を出力する副選択回路
１４ｂとを含む。

【００４４】副選択回路１２ａは、冗長活性化信号ＤＢ
ＵＳ０に応じて活性化し、冗長セレクト信号ＳＢＵＳ０
（１：０）をデコードして４ビットの選択信号を出力す
るデコーダ２４と、信号／ＩＡ０に応じて活性化しデコ
ーダ２４の出力を冗長コラム選択信号ＳＹＳ０♯０〜Ｓ
ＹＳ０♯４として出力する出力回路２２とを含む。

【００４５】副選択回路１２ｂは、冗長活性化信号ＤＢ
ＵＳ０に応じて活性化し、冗長セレクト信号ＳＢＵＳ０
（１：０）をデコードして４ビットの選択信号を出力す
るデコーダ３４と、信号ＩＡ０に応じて活性化しデコー
ダ３４の出力を冗長コラム選択信号ＳＹＳ０♯５〜ＳＹ
Ｓ０♯７として出力する出力回路３２とを含む。

【００４６】副選択回路１４ａは、冗長活性化信号ＤＢ
ＵＳ１に応じて活性化し、冗長セレクト信号ＳＢＵＳ１
（１：０）をデコードして４ビットの選択信号を出力す
るデコーダ２８と、信号ＩＡ０に応じて活性化しデコー
ダ２８の出力を冗長コラム選択信号ＳＹＳ０♯８〜ＳＹ
Ｓ０♯１１として出力する出力回路３６とを含む。

【００４７】副選択回路１４ｂは、冗長活性化信号ＤＢ
ＵＳ１に応じて活性化し、冗長セレクト信号ＳＢＵＳ１
（１：０）をデコードして４ビットの選択信号を出力す
るデコーダ３８と、信号ＩＡ０に応じて活性化しデコー
ダ３８の出力を冗長コラム選択信号ＳＹＳ０♯１２〜Ｓ
ＹＳ０♯１５として出力する出力回路３６とを含む。

【００４８】冗長コラム選択信号ＳＹＳ０♯０の活性化
に応じて、冗長コラムＣＲ０♯０，ＣＲ２♯０が同時に
活性化される。冗長コラム選択信号ＳＹＳ０♯１の活性
化に応じて、冗長コラムＣＲ０♯１，ＣＲ２♯１が同時
に活性化される。冗長コラム選択信号ＳＹＳ０♯２の活
性化に応じて、冗長コラムＣＲ０♯２，ＣＲ２♯２が同
時に活性化される。冗長コラム選択信号ＳＹＳ０♯３の
活性化に応じて、冗長コラムＣＲ０♯３，ＣＲ２♯３が
同時に活性化される。

【００４９】冗長コラム選択信号ＳＹＳ０♯８の活性化
に応じて、冗長コラムＣＲ１♯０，ＣＲ３♯０が同時に
活性化される。冗長コラム選択信号ＳＹＳ０♯９の活性
化に応じて、冗長コラムＣＲ１♯１，ＣＲ３♯１が同時
に活性化される。冗長コラム選択信号ＳＹＳ０♯１０の
活性化に応じて、冗長コラムＣＲ１♯２，ＣＲ３♯２が
同時に活性化される。冗長コラム選択信号ＳＹＳ０♯１
１の活性化に応じて、冗長コラムＣＲ１♯３，ＣＲ３♯
３が同時に活性化される。

【００５０】冗長コラム選択信号ＳＹＳ０♯５の活性化
に応じて、冗長コラムＣＲ４♯０，ＣＲ６♯０が同時に
活性化される。冗長コラム選択信号ＳＹＳ０♯６の活性
化に応じて、冗長コラムＣＲ４♯１，ＣＲ６♯１が同時
に活性化される。冗長コラム選択信号ＳＹＳ０♯７の活
性化に応じて、冗長コラムＣＲ４♯２，ＣＲ６♯２が同
時に活性化される。冗長コラム選択信号ＳＹＳ０♯８の
活性化に応じて、冗長コラムＣＲ４♯３，ＣＲ６♯３が
同時に活性化される。

【００５１】冗長コラム選択信号ＳＹＳ０♯１２の活性
化に応じて、冗長コラムＣＲ５♯０，ＣＲ７♯０が同時
に活性化される。冗長コラム選択信号ＳＹＳ０♯１３の
活性化に応じて、冗長コラムＣＲ５♯１，ＣＲ７♯１が
同時に活性化される。冗長コラム選択信号ＳＹＳ０♯１
４の活性化に応じて、冗長コラムＣＲ５♯２，ＣＲ７♯
２が同時に活性化される。冗長コラム選択信号ＳＹＳ０
♯１５の活性化に応じて、冗長コラムＣＲ５♯３，ＣＲ
７♯３が同時に活性化される。

【００５２】このように、２個のブロックの冗長コラム
が対になっている。２個のブロックのいずれかに不良が
存在する場合には、他方のブロックの予備のコラム選択
線も活性化される。したがって、１バンク当り３２個の
予備のコラム選択線が存在するが、２列ずつ置換が行な
われるので、１６セットの置換を行なうことが可能とな
る。

【００５３】この冗長コラムのセットは、１バンクで最
大２セットが同時に活性化される場合がある。例えば、
ダブルデータレートのシンクロナスＤＲＡＭ（ＤＤＲ
ＳＤＲＡＭ）の場合には、連続する偶アドレスと奇アド
レスが対になって１バンク内で同時に活性化される。こ
の同時に活性化される対のアドレスの両方に、たまたま
不良メモリセルが存在したような場合である。

【００５４】図１で示したチップ全体においては、４バ
ンクで６４セットの置換領域が存在する。ここで、従来
では、置換アドレスを設定するプログラムセットは６４
個必要であったが、本発明の半導体記憶装置１において
は、プログラムセットは中央部に配置される設定回路２
の内部に含まれており、プログラムセットは７個であ
る。

【００５５】後に説明するように、設定回路の内部にバ
ス選択出力回路を設けることにより、冗長置換セットの
数とプログラムセットの数とを特に対応させる必要はな
い。すなわち、合計の冗長置換セットの数よりも小さい
いかなる整数でも構わない。たとえばバンクは通常は２
の乗数であるが、バンクの数に無関係な数でも可能であ
る。

【００５６】図３は、図２における設定回路２の構成を
示した回路図である。図３を参照して、設定回路２は、
アドレス信号ＩＡ０〜ＩＡｎ，／ＩＡ０〜／ＩＡｎおよ
びバンクアドレス信号ＩＢ０，ＩＢ１，／ＩＢ０，／Ｉ
Ｂ１を各々が受けて、内部にそれぞれ保持する置換アド
レスと比較し、冗長を行なうか否かの判定を行なう冗長
判定回路４０♯０〜４０♯６と、冗長判定回路４０♯０
〜４０♯６の出力を受けて冗長活性化信号ＤＢＵＳ０〜
ＤＢＵＳ７を出力するＯＲ回路６２と、冗長判定回路４
０♯０〜４０♯６の出力を受けて冗長セレクト信号ＳＢ
ＵＳ０（１：０）〜ＳＢＵＳ７（１：０）を出力するＯ
Ｒ回路６４とを含む。

【００５７】冗長判定回路４０♯０は、置換アドレスお
よび使用する冗長領域を特定する情報を不揮発的に設定
することができるプログラムセット５２と、プログラム
セット５２から置換アドレス情報を受け、入力されたア
ドレス信号およびバンクアドレス信号と比較を行ない冗
長置換を行なうか否かの信号ＨＩＴ，／ＨＩＴを出力す
る比較回路５４と、比較回路５４の出力に応じて活性化
し置換アドレス情報に対応する領域に信号を伝達する制
御バスを選択して活性化信号および冗長選択信号を出力
するバス選択出力回路５５とを含む。

【００５８】プログラムセット５２は、入力アドレスの
アドレスビットＩＡ０に対応する置換アドレスのアドレ
スビットＰＡ０を設定するプログラム部７２と、アドレ
スビット／ＩＡ０に対応する置換アドレスビット／ＰＡ
０を設定するプログラム部７４と、アドレスビットＩＡ
ｎに対応する置換アドレスビットＰＡｎを設定するプロ
グラム部７６と、アドレスビット／ＩＡｎに対応する置
換アドレスビット／ＰＡｎを設定するプログラム部７８
とを含む。

【００５９】プログラムセット５２は、さらに、バンク
アドレスのアドレスビットＩＢ０，／ＩＢ０，ＩＢ１，
／ＩＢ１にそれぞれ対応する置換アドレスビットＤ０，
／Ｄ０，Ｄ１，／Ｄ１をそれぞれ設定するプログラム部
８０，８２，８４，８６を含む。

【００６０】プログラムセット５２は、さらに、信号ビ
ットＤ２，Ｓ０，Ｓ１をそれぞれ設定するためのプログ
ラム部８８，９０，９２を含む。信号ビットＤ２は、置
換アドレスビットＤ０，／Ｄ０，Ｄ１，／Ｄ１によって
特定されるバンクが含む２つの領域のいずれに置換され
る不良列が存在するかを示す。信号ビットＳ０，Ｓ１
は、信号ビットＤ２によって示される領域の各々に含ま
れている４つの冗長列の対のうちのいずれを用いて置換
を行なうかを示す。

【００６１】バス選択出力回路５５は、バス決定部５
６、バス選択回路５８，６０を含む。バス決定部５６
は、比較回路５４の出力に応じて活性化し、信号ビット
Ｄ０，Ｄ１，Ｄ２をそれぞれ信号ＤＤ０，ＤＤ１，ＤＤ
２として伝達する読出回路６６と、比較回路５４の出力
に応じて活性化し信号ＤＤ０〜ＤＤ２をデコードし、使
用する制御バスの選択信号ＳＢＡ（８：０）を出力する
バス決定回路６８と、比較回路５４の出力に応じて信号
ＤＤ０〜ＤＤ２をデコードし、バス選択信号ＳＢＢ
（８：０）を出力するバス決定回路７０とを含む。

【００６２】読出回路６６は、信号ＨＩＴ，／ＨＩＴに
応じてそれぞれ信号ビットＤ０，Ｄ１，Ｄ２を伝達する
トランスミッションゲート９４，９６，９８を含む。

【００６３】バス選択回路５８は、活性化信号ＨＩＴを
バス選択信号ＳＢＡ（８：０）に対応する制御バスに出
力する。バス選択回路６０は、冗長選択信号ビットＳ
０，Ｓ１をバス選択信号ＳＢＢ（８：０）に応じて対応
する制御バスに出力する。

【００６４】図４は、図３におけるプログラムセット５
２および比較回路５４の詳細を示した回路図である。

【００６５】図４を参照して、プログラムセット５２が
含んでいるプログラム部７２は、電源ノードと接地ノー
ドとの間に直列に接続される抵抗１０２およびヒューズ
素子１０４と、抵抗１０２とヒューズ素子１０４との接
続ノードに入力が接続され信号ビットＰＡ０を出力する
インバータ１０６とを含む。

【００６６】プログラム部７４は、電源ノードと接地ノ
ードとの間に直列に接続される抵抗１０８およびヒュー
ズ素子１１０と、抵抗１０８とヒューズ素子１１０との
接続ノードに入力が接続され信号ビット／ＰＡ０を出力
するインバータ１１２とを含む。

【００６７】比較回路５４は、信号ビットＩＡ０，／Ｉ
Ａ０と信号ビットＰＡ０，／ＰＡ０とを受けてアドレス
ビットＡ０の比較を行なう比較部１２２と、信号ビット
ＩＡｎ，／ＩＡｎと信号ビットＰＡｎ，／ＰＡｎとを受
けてアドレスビットＡｎの比較を行なう比較部１２４と
を含む。

【００６８】比較回路５４は、さらに、オールバンク活
性化信号／ＡＬＢＫが非活性化されているときには信号
ビットＩＢ０，／ＩＢ０と信号ビットＤ０，／Ｄ０とを
比較する比較部１２６と、オールバンク活性化信号／Ａ
ＬＢＫが非活性化されているときに信号ビットＩＢ１，
／ＩＢ１と信号ビットＤ１，／Ｄ１とを比較する比較部
１２８とを含む。

【００６９】比較部１２２〜１２４，１２６，１２８は
ノードＮＣＯＭに接続されている。比較回路５４は、さ
らに、電源ノードとノードＮＣＯＭとの間に接続されゲ
ートにプリチャージ信号／ＰＣを受けるＰチャネルＭＯ
Ｓトランジスタ１３０と、ノードＮＣＯＭに入力が接続
され信号／ＨＩＴを出力するインバータ１３４と、イン
バータ１３４の出力を受けて信号ＨＩＴを出力するイン
バータ１３６と、電源ノードとノードＮＣＯＭとの間に
接続されインバータ１３４の出力をゲートに受けるＰチ
ャネルＭＯＳトランジスタ１３２とを含む。

【００７０】比較部１２２は、ノードＮＣＯＭと接地ノ
ードとの間に直列に接続されそれぞれゲートに信号ビッ
トＰＡ０，ＩＡ０を受けるＮチャネルＭＯＳトランジス
タ１３８，１４０と、ノードＮＣＯＭと接地ノードとの
間に直列に接続されそれぞれゲートに信号ビット／ＰＡ
０，／ＩＡ０を受けるＮチャネルＭＯＳトランジスタ１
４２，１４４とを含む。

【００７１】比較部１２４は、比較部１２２と同様な構
成を有しているので説明は繰返さない。

【００７２】比較部１２６は、ノードＮＣＯＭと接地ノ
ードとの間に直列に接続されそれぞれゲートに信号／Ａ
ＬＢＫ，信号ビットＤ０，信号ビットＩＢ０を受けるＮ
チャネルＭＯＳトランジスタ１４６，１４８，１５０
と、ノードＮＣＯＭと接地ノードとの間に直列に接続さ
れゲートにそれぞれ信号／ＡＬＢＫ，信号ビット／Ｄ
０，／ＩＢ０を受ける直列に接続されたＮチャネルＭＯ
Ｓトランジスタ１５２，１５４，１５６を含む。

【００７３】比較部１２８は比較部１２６と同様な構成
を有しているため説明は繰返さない。

【００７４】簡単に比較動作について説明すると、プロ
グラムセット５２の内部のヒューズ素子がすべて導通状
態にある場合には、信号ビットＰＡ０，／ＰＡ０はとも
にＨレベルとなる。すると、アドレス信号ビットＡ０が
“１”，“０”のいずれの場合にも、比較部１２２はノ
ードＮＣＯＭを接地電位に結合する。したがって、信号
ＨＩＴはＬレベルになり冗長領域の活性化は行なわれな
い。

【００７５】ここでアドレスビットＡ０が１のときに冗
長領域を活性化したいときはヒューズ素子１０４をブロ
ーする。すると、信号ビットＰＡ０は“Ｌ”に設定され
る。そして入力アドレス信号のアドレスビットＡ０が
“１”であった場合には、アドレスビットＩＡ０として
“Ｈ”が与えられる。このとき、アドレスビット／ＩＡ
０として、“Ｌ”が与えられる。すると、ＮチャネルＭ
ＯＳトランジスタ１４０は導通状態となるがＮチャネル
ＭＯＳトランジスタ１３８は非導通状態であるため導電
性のパスが形成されない。同様にＮチャネルＭＯＳトラ
ンジスタ１４２が導通状態となっていてもＮチャネルＭ
ＯＳトランジスタ１４４が非導通状態であるので導電性
のパスは形成されない。

【００７６】したがって入力アドレスビットＡ０が
“１”であるときには、比較部１２２はプリチャージ後
のノードＮＣＯＭを接地電位に結合させることはない。

【００７７】同様に比較部１２６についても信号／ＡＬ
ＢＫがＨレベルに設定されているときには比較部１２２
と同様な比較動作を行なうことにより置換アドレスと入
力アドレスとの比較動作を行なう。このようにして比較
部１２２〜１２８がすべて一致を検出するときにノード
ＮＣＯＭはプリチャージ後Ｈレベルを維持する。したが
って信号ＨＩＴはＨレベルに活性化された状態となる。

【００７８】４つのバンクがすべて活性化されるような
テストモードやリフレッシュ等の場合には、信号／ＡＬ
ＢＫがＬレベルに設定される。すると、バンクアドレス
の比較を行なう比較部１２６，１２８には、導電性のパ
スが形成されなくなる。したがって、入力アドレスビッ
トＡ０〜Ａｎのみが比較されることになる。

【００７９】図５は、図３におけるバス選択回路５８の
構成を示した回路図である。図５を参照して、バス選択
回路５８は、信号ＨＩＴとバス選択信号ＳＢＡ（０）と
を受けて冗長活性化信号ＤＮＲ０を出力するＡＮＤ回路
１６０と、信号ＨＩＴとバス選択信号ＳＢＡ（１）とを
受けて冗長活性化信号ＤＮＲ１を出力するＡＮＤ回路１
６１と、信号ＨＩＴとバス選択信号ＳＢＡ（２）とを受
けて冗長活性化信号ＤＮＲ２を出力するＡＮＤ回路１６
２と、信号ＨＩＴとバス選択信号ＳＢＡ（３）とを受け
て冗長活性化信号ＤＮＲ３を出力するＡＮＤ回路１６３
とを含む。

【００８０】バス選択回路５８は、さらに、信号ＨＩＴ
とバス選択信号ＳＢＡ（４）とを受けて冗長活性化信号
ＤＮＲ４を出力するＡＮＤ回路１６４と、信号ＨＩＴと
バス選択信号ＳＢＡ（５）とを受けて冗長活性化信号Ｄ
ＮＲ５を出力するＡＮＤ回路１６５と、信号ＨＩＴとバ
ス選択信号ＳＢＡ（６）とを受けて冗長活性化信号ＤＮ
Ｒ６を出力するＡＮＤ回路１６６と、信号ＨＩＴとバス
選択信号ＳＢＡ（７）とを受けて冗長活性化信号ＤＮＲ
７を出力するＡＮＤ回路１６７とを含む。

【００８１】図６は、図３におけるＯＲ回路６２の構成
を示した回路図である。図６を参照して、活性化信号Ｄ
ＮＲ０♯０〜ＤＮＲ０♯６は、図３の冗長判定回路４０
♯０〜４０♯６からそれぞれ出力される冗長活性化信号
ＤＮＲ０を示す。活性化信号ＤＮＲ１♯０〜ＤＮＲ１♯
６は、図３の冗長判定回路４０♯０〜４０♯６からそれ
ぞれ出力される冗長活性化信号ＤＮＲ１を示す。活性化
信号ＤＮＲ７♯０〜ＤＮＲ７♯６は、図３の冗長判定回
路４０♯０〜４０♯６からそれぞれ出力される冗長活性
化信号ＤＮＲ７を示す。

【００８２】ＯＲ回路６２は、冗長活性化信号ＤＮＲ０
♯０〜ＤＮＲ０♯６を受けて冗長活性化信号ＤＢＵＳ０
を出力するＯＲ回路１７０と、冗長活性化信号ＤＮＲ１
♯０〜ＤＮＲ１♯６を受けて冗長活性化信号ＤＢＵＳ１
を出力するＯＲ回路１７１と、…、冗長活性化信号ＤＮ
Ｒ７♯０〜ＤＮＲ７♯６を受けて冗長活性化信号ＤＢＵ
Ｓ７を出力するＯＲ回路１７７とを含む。

【００８３】図７は、図３におけるバス選択回路６０の
構成を示した回路図である。図７を参照して、バス選択
回路６０は、バス選択信号ＳＢＢ（０）に応じて冗長選
択信号Ｓ０，Ｓ１を冗長選択信号ＲＳＥＬ０（１：０）
として出力するＡＮＤ回路１８０と、バス選択信号ＳＢ
Ｂ（１）に応じて冗長選択信号Ｓ０，Ｓ１を冗長選択信
号ＲＳＥＬ１（１：０）として出力するＡＮＤ回路１８
１と、バス選択信号ＳＢＢ（２）に応じて冗長選択信号
Ｓ０，Ｓ１を冗長選択信号ＲＳＥＬ２（１：０）として
出力するＡＮＤ回路１８２と、バス選択信号ＳＢＢ
（３）に応じて冗長選択信号Ｓ０，Ｓ１を冗長選択信号
ＲＳＥＬ３（１：０）として出力するＡＮＤ回路１８３
とを含む。

【００８４】バス選択回路６０は、さらに、バス選択信
号ＳＢＢ（４）に応じて冗長選択信号Ｓ０，Ｓ１を冗長
選択信号ＲＳＥＬ４（１：０）として出力するＡＮＤ回
路１８４と、バス選択信号ＳＢＢ（５）に応じて冗長選
択信号Ｓ０，Ｓ１を冗長選択信号ＲＳＥＬ５（１：０）
として出力するＡＮＤ回路１８５と、バス選択信号ＳＢ
Ｂ（６）に応じて冗長選択信号Ｓ０，Ｓ１を冗長選択信
号ＲＳＥＬ６（１：０）として出力するＡＮＤ回路１８
６と、バス選択信号ＳＢＢ（７）に応じて冗長選択信号
Ｓ０，Ｓ１を冗長選択信号ＲＳＥＬ７（１：０）として
出力するＡＮＤ回路１８７とを含む。

【００８５】図８は、図３におけるＯＲ回路６４の構成
を示した回路図である。図８を参照して、冗長選択信号
ＲＳＥＬ０（０）♯０〜ＲＳＥＬ０（０）♯６は、それ
ぞれ図３の冗長判定回路４０♯０〜４０♯６が出力する
冗長選択信号ＲＳＥＬ０（０）であることを示してい
る。冗長選択信号ＲＳＥＬ７（０）♯０〜ＲＳＥＬ７
（０）♯６は、それぞれ図３の冗長判定回路４０♯０〜
４０♯６が出力する冗長選択信号ＲＳＥＬ７（０）であ
ることを示している。

【００８６】冗長選択信号ＲＳＥＬ０（１）♯０〜ＲＳ
ＥＬ０（１）♯６は、それぞれ図３の冗長判定回路４０
♯０〜４０♯６が出力する冗長選択信号ＲＳＥＬ０
（１）であることを示している。冗長選択信号ＲＳＥＬ
７（１）♯０〜ＲＳＥＬ７（１）♯６は、それぞれ図３
の冗長判定回路４０♯０〜４０♯６が出力する冗長選択
信号ＲＳＥＬ７（１）であることを示している。

【００８７】ＯＲ回路６４は、ビットＳ０に対応するＯ
Ｒ回路１９０と、ビットＳ１に対応するＯＲ回路１９２
とを含む。

【００８８】ＯＲ回路１９０は、冗長選択信号ＲＳＥＬ
０（０）♯０〜ＲＳＥＬ０（０）♯６を受けて冗長選択
信号ＳＢＵＳ０（０）を出力するＯＲ回路２００と、
…、冗長選択信号ＲＳＥＬ７（０）♯０〜ＲＳＥＬ７
（０）♯６を受けて冗長選択信号ＳＢＵＳ７（０）を出
力するＯＲ回路２０７とを含む。

【００８９】ＯＲ回路１９２は、冗長選択信号ＲＳＥＬ
０（１）♯０〜ＲＳＥＬ０（１）♯６を受けて冗長選択
信号ＳＢＵＳ０（１）を出力するＯＲ回路２１０と、
…、冗長選択信号ＲＳＥＬ７（１）♯０〜ＲＳＥＬ７
（１）♯６を受けて冗長選択信号ＳＢＵＳ７（１）を出
力するＯＲ回路２１７とを含む。

【００９０】図９は、通常アクセス時における冗長コラ
ムが選択される動作を説明するための概念図である。

【００９１】図９を参照して、冗長判定回路４０♯０の
プログラムセット５２には置換アドレスとしてビットＡ
０〜Ａｎにすべて“０”が設定されており、バンクが２
分割された８つの領域のいずれの領域に置換すべきメモ
リセルが存在するかを示すビットＤ０〜Ｄ３もすべて
“０”に設定されているとする。また、指定した領域の
複数の冗長列の対のうちいずれの冗長列の対を用いるか
を示す冗長選択ビットＳ０，Ｓ１もすべて“０”に設定
されているものとする。

【００９２】そして通常アクセスの場合には、オールバ
ンク活性化信号／ＡＬＢＫは“１”に設定されている。
比較回路５４はこのとき通常の比較動作を行なう。

【００９３】ここで入力アドレス信号の信号ビットＩＡ
０〜ＩＡｎとしてすべて“０”が入力され、入力アドレ
スバンク信号のビットＩＢ０，ＩＢ１としてすべて
“０”が与えられたとする。

【００９４】すると比較回路５４は置換アドレスと入力
アドレスとの一致を検出して信号ＨＩＴを“１”に活性
化する。冗長活性化信号および冗長選択信号を伝達する
制御バスは、ビットＤ０〜Ｄ３によって指定される８つ
の領域に対応してそれぞれ設けられている。バス決定部
５６は、ビットＤ０〜Ｄ３応じて８つのバスのいずれか
を選択する信号をバス選択回路５８，６０に出力する。

【００９５】バス選択回路５８は冗長活性化信号を指定
されたバスに対して出力する。バス選択回路６０は冗長
選択信号を指定された制御バスに対して出力する。

【００９６】ここで、同じ置換アドレスが他の冗長判定
回路４０＃１〜４０＃６に設定されていることは通常は
あり得ない。したがって、冗長判定回路４０＃１〜４０
＃６が出力する冗長活性化信号および冗長選択信号は非
活性化状態である。

【００９７】つまり、各々内蔵する比較回路がアドレス
の一致を検出することがないので、他の冗長判定回路４
０♯１〜４０♯６は活性化信号を出力しない。その結
果、ＯＲ回路６２は、バス決定部５６が選択したバンク
０を２分割した領域の１つにデータを伝達するデータバ
スに冗長活性化信号ＤＢＵＳ０を出力する。他の冗長活
性化信号ＤＢＵＳ１〜ＤＢＵＳ７は“０”に非活性化さ
れることになる。

【００９８】そのため、ＯＲ回路６２はバス選択回路５
８の出力をそのまま出力することになる。

【００９９】ＯＲ回路６４も同様に冗長選択信号ＳＢＵ
Ｓ０として“０，０”を出力し、他の信号ＳＢＵＳ１〜
ＳＢＵＳ７に関しては非活性化される。

【０１００】バンクＢＡＮＫ０に対応して設けられた主
選択回路４は、図２、図９に示されるように冗長コラム
選択回路１２と冗長コラム選択回路１４とを含んでい
る。冗長コラム選択回路１２には図２の選択回路１２
ａ，１２ｂが対応する。また、冗長コラム選択回路１４
には図２の選択回路１４ａ，１４ｂが対応する。

【０１０１】冗長コラム選択回路１２に対して冗長活性
化信号ＤＢＵＳ０として“１”が伝達され、冗長選択信
号ＳＢＵＳ０として“０，０”が伝達される。

【０１０２】冗長活性化信号ＤＢＵＳ０が活性化される
ため、図２のデコーダ２４，３４が活性化されて冗長選
択信号ＳＢＵＳ０をデコードする。

【０１０３】アドレス信号ＩＡ０が“０”であり、その
判定信号である／ＩＡ０は“１”である。図２において
信号／ＩＡ０によって活性化された出力回路２２はデコ
ーダ２４の出力信号を出力し、スペアコラム選択信号Ｓ
ＹＳ０♯０として“１”を出力し、信号ＳＹＳ０♯１〜
ＳＹＳ０♯４として“０”を出力する。

【０１０４】また、出力回路３２は信号ＩＡ０を受けて
いるので非活性化されているため、信号ＳＹＳ０♯５〜
ＳＹＳ０♯７として“０”を出力する。

【０１０５】このようにして、スペアコラム選択信号Ｓ
ＹＳ０♯０が活性化される結果、図２のメモリブロック
ＭＡ０，ＭＡ２において置換が行なわれ冗長コラムＣＲ
０♯０と冗長コラムＣＲ２♯０とが使用される。

【０１０６】図１０は、オールバンクアクセスが行なわ
れた場合の冗長選択を説明するための概念図である。

【０１０７】本発明の半導体記憶装置は、動作モードと
して通常モードとオールバンクアクセスモードとを有し
ている。オールバンクアクセスモードは、たとえばテス
ト動作やリフレッシュ動作において複数のバンクが同時
活性化されるモードである。オールバンクアクセスが行
なわれた場合には、複数の置換メモリセルを同時に用い
て読出および書込を行なう可能性がある。

【０１０８】図１０を参照して、冗長判定回路４０♯０
が含むプログラムセット５２には図９に示した設定と同
じ設定が行なわれている。一方、冗長判定回路４０♯１
のプログラムセットにはアドレスビットＡ０〜Ａｎとし
てすべて“０”が設定され、ビットＤ０，Ｄ１，Ｄ２と
してそれぞれ“０”，“１”，“０”が設定され、ビッ
トＳ０，Ｓ１としてともに“０”が設定されている。

【０１０９】このような設定の場合に信号／ＡＬＢＫと
して“０”が与えられると、図４の比較部１２６，１２
８は非活性化されるので、比較回路５４はバンクアドレ
スの比較を行なわずアドレスビットＡ０〜Ａｎの比較の
みを行なう。すると、冗長判定回路４０♯０，４０♯１
の両方において信号ＨＩＴが活性化される。その結果、
冗長判定回路４０♯０の含んでいるバス選択回路５８の
出力に応じて冗長活性化信号ＤＢＵＳ０として“１”が
出力される。また冗長判定回路４０♯１が含むバス選択
回路５８の出力に応じて冗長活性化信号ＤＢＵＳ２とし
て“１”が出力される。

【０１１０】バンクＢＡＮＫ０に関しては図９で説明し
た場合と同様な置換動作が行なわれる。

【０１１１】同時にバンクＢＡＮＫ１に関しては主選択
回路６が含む冗長コラム選択回路が冗長活性化信号ＤＢ
ＵＳ２として“１”を受け、冗長選択信号ＳＢＵＳ２と
して“０，０”を受け、アドレスビットＩＡ０，／ＩＡ
０としてそれぞれ“０”，“１”を受けるので、冗長コ
ラム選択信号ＳＹＳ１♯０が“１”に活性化され、信号
ＳＹＳ１♯１〜ＳＹＳ１♯１５は“０”に非活性化され
る。

【０１１２】オールバンクアクセスモードにおける冗長
選択のために、冗長活性化信号１ビットと冗長選択信号
２ビットに分けている。冗長活性化信号を３ビットの元
信号としていないので、オールバンクアクセスモードの
ときにすべてのバンクの冗長を使用することができる。
３ビットの元信号を伝達する方式では、オールバンクア
クセスモード時の識別ができない。

【０１１３】したがって、図１０に示すように置換アド
レスがプログラムされている場合には、バンクＢＡＮＫ
０の０番目の冗長コラムとバンクＢＡＮＫ１の０番目の
冗長コラムとが同時に活性化されることになる。

【０１１４】以上、複数の冗長判定回路４０に等しい置
換アドレスＰＡ０〜ＰＡｎが設定され、かつ、バンクア
ドレスに対応するビットＤ１のみ異なる設定がなされた
場合について、例を挙げて説明した。このような場合に
は、複数の冗長コラムを同時に活性化することが可能で
ある。

【０１１５】一方、各バンクが２つに分割された８つの
領域のうちの一つに複数の冗長判定回路４０が同時に割
り当てられる場合もありうる。しかし、この場合には、
置換アドレスＰＡ０〜ＰＡｎは、必ず相異なる設定にさ
れているはずである。２重に同じ置換アドレスを設定す
ることは、通常は考えられないからである。したがっ
て、８つの領域に対応する８つの制御バスを設けておけ
ば動作上は問題は生じない。

【０１１６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１７】

【発明の効果】請求項１〜３に記載の半導体記憶装置
は、メモリ領域に対応して設けられる制御バスを選択し
て選択情報を出力するバス選択出力回路を含むので、メ
モリ領域や置換領域の数に拘らず、プログラムセットの
数を決めることができる。

【０１１８】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の奏する効果に加えて、一
回の置換で救済可能となる確率を高めることができる。

【０１１９】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、１
つのプログラムセットを多くの置換領域の置換に使用で
き、プログラムセット数を少なくすることができるので
チップ面積を低減しコストを低減させることが可能とな
る。

【０１２０】請求項６〜８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、制御バスをメモリ領域に対応させていることによ
り、複数のメモリ領域が同時に活性化される場合にも、
各メモリ領域ごとの置換領域の活性化を行なうことがで
きる。

【０１２１】請求項９〜１１に記載の半導体記憶装置、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、比較回路がバンクアドレスの比較を行なわないこと
により、複数の置換動作を同時に行なうことが可能とな
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態の半導体記憶装置１の構
成を示す概略ブロック図である。

【図２】 図１におけるメモリバンクＢＡＮＫ０，主選
択回路４および制御バスＣＢＵＳのより詳細な構成を説
明するための図である。

【図３】 図２における設定回路２の構成を示した回路
図である。

【図４】 図３におけるプログラムセット５２および比
較回路５４の詳細を示した回路図である。

【図５】 図３におけるバス選択回路５８の構成を示し
た回路図である。

【図６】 図３におけるＯＲ回路６２の構成を示した回
路図である。

【図７】 図３におけるバス選択回路６０の構成を示し
た回路図である。

【図８】 図３におけるＯＲ回路６４の構成を示した回
路図である。

【図９】 通常アクセス時における冗長コラムが選択さ
れる動作を説明するための概念図である。

【図１０】 オールバンクアクセスが行なわれた場合の
冗長選択を説明するための概念図である。

【図１１】 従来の冗長メモリアレイを備えた半導体記
憶装置５００の構成を示した概略図である。

【符号の説明】

１ 半導体記憶装置、２ 設定回路、４，６，８，１０
主選択回路、ＢＡＮＫ０〜３ バンク、１２，１４
冗長コラム選択回路、１２ａ，１２ｂ，１４ａ，１４ｂ
副選択回路、２２，３２，３６ 出力回路、２４，２
８，３４，３８デコーダ、４０ 冗長判定回路、５２
プログラムセット、５４ 比較回路、５５ バス選択出
力回路、５６ バス決定部、５８，６０ バス選択回
路、６２，６４，１７０〜１７７，２００〜２０７，２
１０〜２１７ ＯＲ回路、６６読出回路、６８，７０
バス決定回路、７２〜９２ プログラム部、９４，９
６，９８ トランスミッションゲート、１０２，１０８
抵抗、１０４，１１０ヒューズ素子、１０６，１１
２，１３４，１３６ インバータ、５８，６０ バス選
択回路、１２２〜１２８ 比較部、１３０，１３２，１
３８〜１５６ トランジスタ、１６０〜１６７，１８０
〜１８７ ＡＮＤ回路、ＣＢＵＳ 制御バス、ＣＲ０〜
ＣＲ７ 冗長コラム、ＣＳＬ コラム選択線、ＭＡ０〜
ＭＡ７ メモリブロック。

フロントページの続き Ｆターム(参考） 5L106 AA01 CC03 CC04 CC17 CC22 GG01 5M024 AA52 AA91 BB10 BB30 CC99 DD73 DD80 HH02 JJ20 LL01 MM13 MM15 MM20 PP01 PP02 PP03

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ｎを２以上の自然数とし、ｍを１以上の
   自然数とすると、 ｎ個のメモリ領域を備え、 ｎ個の前記メモリ領域の各々は、 正規メモリ領域と、 前記正規メモリ領域の一部領域に動作不良が発見された
   ときに前記一部領域に代えて動作させるために置換する
   複数の置換領域とを含み、 ｎ個の前記メモリ領域にそれぞれ対応して設けられ、前
   記複数の置換領域のうちの一部を選択するｎ個の選択回
   路と、 ｎ個の前記選択回路に選択情報をそれぞれ伝達するため
   のｎ組の制御バスと、 前記一部領域を示す特定情報が設定されると前記特定情
   報を不揮発的に保持し、入力されるアドレス信号と前記
   特定情報とを比較して前記選択情報を出力する設定回路
   とをさらに備え、 前記設定回路は、 ｍ個の前記特定情報をそれぞれ設定するためのｍ個のプ
   ログラムセットと、 ｍ個の前記プログラムセットの出力にそれぞれ応じて、
   ｎ個の前記制御バスのうちいずれか１つの制御バスを選
   択して前記選択情報を出力するｍ個のバス選択出力回路
   とを含む、半導体記憶装置。
2. 【請求項２】 前記選択情報は、 前記アドレス信号に対応する置換アドレス情報と前記ア
   ドレス信号とが一致し前記置換領域のいずれかが使用さ
   れることを示す置換実施情報と、 ｎ個の前記メモリ領域のうち前記置換アドレス情報によ
   って特定されるいずれか１つにおいて、前記複数の置換
   領域のうちのいずれか１つを特定する使用領域情報とを
   含み、 各前記プログラムセットは、 前記置換アドレス情報を保持する第１の保持回路と、 前記使用領域情報を保持する第２の保持回路とを有す
   る、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記置換実施情報は、 ｍ個の前記プログラムセットにそれぞれ対応するｍ個の
   冗長活性化信号を含み、 前記使用領域情報は、 ｍ個の前記プログラムセットにそれぞれ対応する、各々
   が複数ビットのｍ個の冗長セレクト信号を含み、 各前記選択回路は、 対応する前記制御バスによって伝達されるｍ個の前記冗
   長活性化信号のいずれかに応じて活性化し、対応する前
   記制御バスによって伝達される前記冗長セレクト信号を
   デコードするデコード回路を含む、請求項２に記載の半
   導体記憶装置。
4. 【請求項４】 各前記置換領域は、 複数の冗長列を含み、 前記デコード回路は、前記複数の置換領域をそれぞれ活
   性化する複数の活性化信号を出力し、 前記複数の活性化信号の各々は、対応する前記複数の冗
   長列を一括して活性化する、請求項３に記載の半導体記
   憶装置。
5. 【請求項５】 ｍは、前記置換領域の数の合計よりも小
   さい、請求項２に記載の半導体記憶装置。
6. 【請求項６】 ｍ個の前記プログラムセットの各々は、 動作不良を起こす前記一部領域に対応する置換アドレス
   の複数のアドレスビットを保持する第１の保持回路と、 ｎ個の前記メモリ領域のうち前記置換アドレス情報によ
   って特定されるいずれか１つにおいて、前記複数の置換
   領域のうちのいずれか１つを特定する複数の冗長セレク
   トビットを保持する第２の保持回路とを有する、請求項
   １に記載の半導体記憶装置。
7. 【請求項７】 ｍ個の前記バス選択出力回路の各々は、 対応する前記プログラムセットから前記複数のアドレス
   ビットのうちの一部を読出し、読出した内容に応じて使
   用する制御バスを決定するバス決定部と、 前記バス決定部の出力に応じて前記プログラムセットか
   ら冗長セレクトビットを読出し、決定された制御バスに
   向けて出力するバス選択回路とを有する、請求項６に記
   載の半導体記憶装置。
8. 【請求項８】 前記設定回路は、 ｍ個の前記バス選択出力回路が含む前記バス選択回路の
   出力を受け、前記制御バスごとに論理和を演算して出力
   するＯＲ回路をさらに含む、請求項７に記載の半導体記
   憶装置。
9. 【請求項９】 前記設定回路は、 前記アドレス信号を共通して受け、ｍ個の前記プログラ
   ムセットの出力とそれぞれ比較するｍ個の比較回路をさ
   らに含み、 前記ｍ個のバス選択出力回路は、ｍ個の前記比較回路の
   出力にそれぞれ応じて活性化される、請求項１に記載の
   半導体記憶装置。
10. 【請求項１０】 前記半導体記憶装置は、動作モードと
    して通常モードと複数バンクアクセスモードとを有し、 前記アドレス信号は、 バンクアドレスを示す第１群のビットと、 バンク中のメモリセルを特定するための第２群のビット
    とを含み、 前記比較回路は、前記通常モードにおいては前記第１、
    第２群のビットが両方とも前記アドレス信号の対応する
    部分と一致することを検出し、前記複数バンクアクセス
    モードにおいては、前記第２群のビットが前記アドレス
    信号の対応する部分と一致することを検出する、請求項
    ９に記載の半導体記憶装置。
11. 【請求項１１】 前記比較回路は、 共通ノードをプリチャージ電位に結合するプリチャージ
    部と、 前記第２群のビットが一致したときに前記共通ノードを
    前記プリチャージ電位と異なる固定電位に結合する第１
    の比較部と、 前記通常モードにおいて活性化され前記第１群のビット
    が一致したときに前記共通ノードを前記固定電位に結合
    し、前記複数バンクアクセスモードにおいては非活性化
    され前記共通ノードから分離される第２の比較部とを有
    する、請求項１０に記載の半導体記憶装置。