KR19980041820A - 메모리 회로 및 메모리 회로내에서의 정보 저장 및 검색 방법 - Google Patents

메모리 회로 및 메모리 회로내에서의 정보 저장 및 검색 방법 Download PDF

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Abstract

본 발명에 의하면, 세트 어소시에이티브 캐쉬 메모리 어레이(set associative cache memory array)는 메모리의 결함이 있는 부분의 경우에 사용하는 잉여 메모리 부분을 포함한다. 정보는 메모리 어레이의 결함 부분내에 저장되고 잉여 부분내에 동일한 복사본이 저장된다. 또한, 정보의 판독은 결함 부분 및 잉여 부분 모두로부터 행해진다. 퓨즈(fuse)와 같은 프로그램가능한 회로를 이용하여 결함 부분 또는 잉여 부분으로부터 정보의 선택이 행해진다.

Description

메모리 회로 및 메모리 회로내에서의 정보 저장 및 검색 방법
본 발명은 전반적으로 반도체 메모리에 관한 것으로, 보다 상세하게는 반도체 메모리에서 잉여(redundant) 메모리 어레이의 이용에 관한 것이다.
메모리는 프로그램 또는 데이터와 같은 정보를 디지탈 형태로 저장하는데 사용되는 컴퓨터와 결합된 소정의 장치이다. 점차적으로, 새롭게 개발되는 소프트웨어는 컴퓨터상에서 효율적이고 원활하게 동작하기 위해 점점 더 많은 메모리를 필요로 한다. 한 비트의 결함이 전체 프로그램의 동작에 손상을 줄 수 있다는 것은 잘 알려진 사실이다.
개별적인 구성요소로서 제조되고 마이크로프로세서 및 다른 논리 장치와 같은 다른 집적 회로에 장착되는 스태틱 랜덤 액세스 메모리(SRAM), 다이내믹 랜덤 액세스 메모리(DRAM), FIFO, 이중-포트 메모리, 각종 유형의 판독 전용 메모리를 포함하는 많은 유형의 반도체 메모리는 제조 기술이 향상됨에 따라 다수의 저장 로케이션과 큰 용량을 포함하게 되었다.
통상적인 시장에서, 이러한 메모리는 각각의 모든 저장 로케이션이 액세스될 수 있고 디지탈 데이터의 두 상태를 모두 저장할 수 있는 경우에만 이용가능하다. 저장 로케이션 또는 비트에 하나만 고장이 있더라도 전체 메모리(및 메모리가 장착된 논리 장치)를 팔 수 없게 된다. 앞서 언급한 고밀도 메모리에 대해 비교적 큰 칩의 크기 및 높은 제조 비용을 고려하면, 이러한 메모리는 하나의 고착(stuck) 비트에 의해 야기되는 극히 작은(어떤 경우에서는 서브마이크론(sub-micron)) 결함에도 쉽게 영향을 받게 된다.
결과적으로, 다수의 반도체 메모리는 잉여 저장 로케이션을 갖도록 제조되며, 이 잉여 저장 로케이션은 주 메모리 어레이에 결함이 있는 경우에 인에이블된다. 인에이블을 용이하게 하기 위해, 또한 행 또는 열의 결함을 다루기 위해, 통상적으로 잉여 저장 로케이션은 인에이블되는 경우에 주기억 장치 어레이의 전체 행 또는 열을 대신하는 잉여 행 또는 열로서 형성된다. 이러한 잉여 저장 로케이션의 인에이블링은 통상적으로 제조 테스트 프로세싱 동안 행해지며, 이때 주 메모리의 비트의 기능에 대해 테스트된다. 장애 비트의 어드레스는 로그되고, 자동 테스트 장비의 알고리즘은 회로상에서 이용가능한 잉여 행 또는 열이 모든 장애 비트를 대체하는데 충분한 지의 여부를 판정한다. 충분하다고 판정하면, 메모리의 디코딩 회로내에서 퓨즈가 개방되어(또는, 대안적으로 안티퓨즈(anti-fuse)가 폐쇄될 수도 있음) 장애가 있는 행 또는 열은 그의 연관된 어드레스 값에 의해 더 이상 인에이블되지 않고, 장애가 있는 행 또는 열과 연관된 어드레스에 의해 잉여 행 또는 열이 인에이블된다.
특히 고성능 메모리의 경우, 이러한 잉여 저장 로케이션의 설계시에 두가지 상충적인 제한요건이 다루어져야 한다. 이러한 제한요건의 첫번째는 주 어레이내의 비트 액세스 시간에 대한 잉여 저장 로케이션의 액세스 시간이다. 컴퓨터의 성능은 동작 속도에 따라 달라지며, 동작 속도는 액세스 시간에 의존한다. 전형적으로 잉여 장치에 대한 액세스는 주 어레이의 비트에 대한 액세스보다 느리다(또는, 적어도 잉여도(redundancy)를 이용하지 않는 유사한 설계의 비트 액세스 시간보다 느리다).
일예로서, 미국 특허 제 5,301,153 호에서는 이러한 잉여도를 구현하기 위해 한계 액세스 경로(threshold access path)에 대해 멀티플렉서를 부가하여야 하므로, 멀티플렉서의 지연이 초래된다.
잉여도를 갖는 메모리의 설계시에 제한요건의 두번째는 잉여 장치 및 연관된 디코드 회로를 포함하는데 필요한 칩 영역이다. 잉여 행 및 열의 수의 선택은 통상적으로 메모리의 제조시에 당면하게 될 결함의 유형의 예측에 따라 달라지는데, 설계자는 잉여도에 필요한 여분의 칩 영역 및 잉여도에 의해 수리될 수 있는 장애 회로의 예상되는 수 사이에서 절충안을 찾아야 할 필요가 있다.
따라서 본 발명의 목적은 잉여 저장 로케이션에 대한 액세스 성능이 현저히 저하되지 않고도 효율적인 수리가 가능하게 하는 잉여도 방안을 제공하는 것이다.
상기한 필요성은 메모리 장치내에 잉여도를 제공하는 본 발명에 의해 다루어지며, 본 발명에 의하면 메모리 장치의 제 1 부분에 결함이 있는 경우 메모리 장치의 제 1 부분내에 저장된 정보가 메모리 장치의 잉여 부분에 복사된다. 이 정보는 메모리 장치의 두 부분에 기록되고 메모리 장치의 두 부분으로부터 판독된다. 메모리 장치의 두 부분에 기록하고 이로부터 판독하는 정보의 선택은 프로그램가능한 퓨즈 또는 레지스터와 같은 몇몇 다른 유형의 프로그램가능한 회로에 따라 성취될 수 있다.
본 발명의 일 실시예에서, 메모리 장치는 캐쉬 메모리이다.
본 발명의 다른 실시예에서, 메모리 장치는 세트 어소시에이티브 캐쉬 메모리 장치(set associative cache memory device)이다.
본 발명의 다른 실시예에서, 메모리 부분은 메모리 장치내에 저장된 하나 이상의 바이트의 비트 슬라이스(bit slices)를 나타낸다.
본 발명의 특정한 일 실시예에서, 메모리 회로의 한 섹터내에 기록된 한 바이트의 비트 슬라이스는 프로그램가능한 퓨즈에 따라 잉여 부분에 또한 기록된다. 기록된 섹터의 잉여 부분 및 주요 부분은 워드 라인 디코더로부터 나오는 동일한 워드 라인에 의해 (병렬로) 액세스된다. 멀티플렉서를 이용하여 메모리 회로로부터 동일한 정보가 판독되고, 이 멀티플렉서는 프로그램가능한 퓨즈에 따라 메인 섹터내의 정보 비트 슬라이스 및 잉여 부분내의 정보 비트 슬라이스를 선택한다.
종래 기술의 미국 특허 제 5,301,153 호는 잉여 메모리 어레이를 선택하는데 도움을 주는 멀티플렉서를 이용한다. 그러나, 종래 기술에 개시된 설계는 어레이를 디코딩하고 잉여 경로에 부가되기에 충분하지 않다. 결과적으로, 종래 기술에서는 한계 경로에 멀티플렉서를 부가함으로써 지연이 부가되었다. 이러한 종래 기술과 본 발명의 다른 특징은 본 발명에서 디코딩을 위한 멀티플렉서와 잉여도를 위한 멀티플렉서를 하나의 고유한 구조로 결합시킨다는 것이다. 따라서, 이러한 설계는 표준 멀티플렉서 동적 회로를 취하고 이를 다음으로 높은 논리 레벨로 설정하여 고유한 설계를 획득한다. 따라서, 본 발명에 의해 부가되는 액세스 지연은 생기지 않는다.
전술한 내용은 이후의 본 발명의 상세한 설명이 더 잘 이해되도록 본 발명의 특징 및 기술적인 장점을 폭넓게 개괄하였다. 본 발명의 청구 범위의 요지를 형성하는 본 발명의 부가적인 특징 및 장점이 이하 기술될 것이다.
도 1은 본 발명에 따라 구성된 집적 회로를 도시하는 도면.
도 2는 본 발명에 따라 구성된 메모리 섹터의 일예를 예시하는 도면.
도 3은 본 발명에 따른 기록 동작을 포함하여, 본 발명의 실시예를 도시하는 도면.
도 4는 본 발명에 따른 판독 동작을 도시하는 도면.
도 5는 본 발명에서 이용되는 멀티플렉서의 상세한 회로도.
도 6은 본 발명에 따라 구성된 데이터 프로세싱 시스템을 도시하는 도면.
도 7은 잉여 어레이가 없는 구현예를 도시하는 도면.
도 8은 본 발명의 구현예를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
301 : 워드라인 디코드 회로 302-305 : 섹터
306,307,310 : 멀티플렉서 308 : 5비트 퓨즈
309 : 디코더 311 : 잉여 부분
320 : 워드라인 330 : 2비트 퓨즈
본 발명 및 그 장점의 보다 완전한 이해를 위해, 첨부되는 도면과 함께 다음의 상세한 설명을 참조한다.
다음의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 특정 워드 또는 바이트 길이와 같은 여러 특정 세부사항이 개시된다. 그러나, 본 발명은 이러한 특정 세부사항없이도 실시될 수 있음은 당 분야에서 통상의 지식을 가진 자에게는 명백한 사실이다. 다른 경우에서, 본 발명의 불필요한 세부사항으로 인해 본 발명의 내용이 불명료하게 되는 일이 없도록 잘 알려진 회로는 블록도 형태로 도시되었다. 대부분의 경우, 타이밍 고려사항 및 이와 유사한 내용은 본 발명을 완전히 이해하는데는 불필요하고 관련 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로 생략되었다.
이제 도면을 참조하면 도시된 장치들은 반드시 동일 축적으로 도시되지는 않으며 동일 또는 유사한 장치는 몇개의 도면을 통해 동일한 참조 부호로 표시되어 있다.
도 1을 참조하면, 집적 회로(칩)(10)가 도시되는데, 이 집적 회로(칩)(10)는 L1(주) 캐쉬(101) 및 L2(부) 캐쉬(102)에 접속된 중앙 처리 장치(CPU)(100)을 포함한다. 이후 기술되는 바와 같이, 캐쉬(101 또는 102)중 어느 하나 혹은 이들 모두가 본 발명에 따라 구성될 수 있다. 그러나, 집적 회로(10)의 구성은 구성된 메모리 회로에 대해 가능한 여러가지 구성을 본 발명에 따라 제한하려는 의미는 아니다. 예를 들면, 본 발명에 따른 메모리 회로는 한 칩상에서만 구현되거나 또는 도 1에 도시된 회로 이외의 몇몇 다른 회로와 조합하여 구현될 수도 있다.
다음에 도 3을 참조하면, 본 발명의 다이어그램이 도시되어 있으며, 이는 캐쉬(101) 또는 캐쉬(102)내의 메모리 서브어레이일 수 있다. 도면에 도시된 것은 캐쉬의 일부로서, 8개의 섹터로 구성되며, 때때로 전체 캐쉬중 하나의 서브어레이로서 칭해진다. 각각의 섹터는 각각 2개의 입력/출력(I/O) 바이트의 8개의 세트를 포함할 수 있다. 이 캐쉬는 세트 어소시에이티브 캐쉬일 수 있다.
도 3에는 서브어레이의 단지 절반이 도시되어 있고 도 4에는 전체 서브어레이가 도시되어 있음에 주의하기 바란다. 섹터(302-305)는 워드라인 디코드 회로(301)로부터 나오는 워드라인(320)에 의해 액세스된다. 섹터(302-305)의 열 액세스는 도 4에 도시된 제어 로직(401)에 의해 수행되며, 간결하게 하기 위해 도 3에는 도시되어 있지 않다. 섹터(302-305)로부터의 2바이트 세트의 검색(retrieval)은 당 분야에서 잘 알려진 방식으로 Sector_Select(행 선택 또는 블록 선택) 신호에 응답하여 멀티플렉서(306)에 의해 수행된다. 검색된 2바이트는 18 비트(2바이트 + 2비트의 패리티)로 구성됨에 주의하기 바란다. 선택된 2바이트는 멀티플렉서(310)로 가는 입력중 하나로 전송된다.
본 발명은 정보의 한 비트 슬라이스를 저장할 수 있는 잉여(RED) 부분(311)을 포함한다. 잉여 메모리 부분(311)은 워드라인(320)에 의해 또한 액세스된다.
본질적으로, 잉여 부분(311)은 제조 공정중의 서브어레이의 테스트 동안에 발견되거나 또는 캐쉬 메모리의 동작 동안의 임의의 다른 시점에서 발견된 불량 비트 슬라이스를 대체할 수 있다. 일예로서, 사용자는 섹터(302)내의 비트 슬라이스 0에 결함이 있다는 것을 발견할 수도 있다. 사용자는 섹터 1의 비트 슬라이스 0로/로부터 저장되고 검색되는 정보가 잉여 부분(311)으로/로부터 또한 저장되고 검색되도록 메모리 서브어레이를 프로그램한다. 이러한 프로그래밍은 이하 더 자세히 기술되는 퓨즈(308 및 330)를 대신하여 사용되는 프로그램가능한 레지스터에 의해 성취될 수도 있다.
2바이트의 데이터가 메모리 서브어레이에 기록될 때, 2바이트의 비트 0은 섹터(302)의 비트 슬라이스 0에 기록되고 멀티플렉서(307)를 통해 잉여 부분(311)에 동시에 기록된다. 비트 슬라이스 0, 또는 어떤 섹터내에서 어떤 비트 슬라이스가 결함이 있는가 하는 것의 선택은 N비트 퓨즈(308)(본 실시예에서, N=5)의 기능으로서 멀티플렉서(307)에 의해 특정 비트 슬라이스를 선택하여 수행된다. 5비트 퓨즈(308)는 사용자에 의해 프로그램가능할 수도 있다. 대안으로서, 5비트 퓨즈(308)는 프로그램가능한 레지스터와 같은 메모리 서브어레이내의 몇몇 다른 프로그램가능한 수단일 수도 있다.
전술한 바와 같이, 본 발명은 원래의 비트 슬라이스 및 잉여 메모리 부분(311)에 데이터를 기록하는데, 이는 전형적으로 잉여 부분에만 데이터를 기록하는 디코딩 동작을 수행하는 종래 기술에서 수행되는 것과는 상이하다. 본 발명은 원래의 슬라이스에 데이터를 전송하는 것을 억제(block)하기 위한 이러한 부가적인 디코딩 로직을 필요로 하지 않는다.
유사한 방식으로 메모리 서브어레이로부터의 판독이 수행되며, 섹터(302)의 비트 슬라이스 0의 데이터 입력 및 잉여 부분(311)내에 저장된 동일한 정보가 액세스되어 멀티플렉서(310)에 입력된다. 어느 비트 슬라이스인가의 결정(섹터(320)내의 비트 슬라이스 0 또는 부분(311)내의 잉여 정보)은 (섹터 선택을 위해) 5비트 퓨즈(308) 및 2비트 퓨즈(330)로부터의 정보를 디코더(309)를 통해 디코딩함으로써 이루어지고, 이 디코더(309)는 멀티플렉서(310)를 통해 선택을 행한다. 메모리 서브어레이로부터 액세스된 전체 2바이트는 잉여 부분(311)으로부터의 비트와 함께 멀티플렉서(310)로부터 출력된다.
또한, 본 발명은 종래 기술에서 전형적인 동작, 즉 잉여 메모리 부분으로부터의 정보만을 판독하기 위한 디코딩 동작을 수행하지 않고 결함 메모리 부분 및 잉여 메모리 부분으로부터 정보를 검색한다. 본 발명의 장점은 불량한 셀을 억제하는데 있어 성능 저하가 없다는 점이다. 더욱이, 종래 기술에서 언급한 디코딩 회로를 필요로 하지 않고, 한계 경로상에 있지 않은 디코더(309)를 부가하기만 하면 되기 때문에 보다 적은 회로가 필요하게 된다. 따라서, 한계 경로에는 부가되는 지연이 없다.
다음에 도 7을 참조하면, 본 발명의 잉여도가 구현되지 않았다는 것을 제외하고, 도 3에 도시된 어레이와 유사한 어레이가 도시되어 있다. 이 어레이는 멀티플렉서(310)를 여전히 이용한다는 점에 주의해야 한다. 종래 기술에서 요구되었던 바와 같은 한계 경로내에 부가되는 멀티플렉서가 없다.
다시 도 4를 참조하면, 도 3에 도시된 메모리 서브어레이의 보다 완전한 다이어그램이 도시되어 있는데 섹터(407-410)(섹터 5-8)는 메모리 어레이의 해당 측면에 대한 잉여 부분(406)과 함께 도시되어 있다. 멀티플렉서(306)와 동등한 멀티플렉서(405)가 또한 부가되어 있다.
도 4는 본 발명이 각각의 섹터와 연관된 제어 로직의 잉여도를 또한 제공하고 있음을 예시한다. 따라서, 본 발명은 잉여 메모리 부분(311) 및 제어 로직(402)를 포함하는 잉여 비트 슬라이스를 제공하며, 이 제어 로직(402)은 열 디코더, 감지 증폭기, 데이터 입력 및 데이터 출력 회로를 포함할 수 있다. 섹터(302-305)는 제어 로직(401)에 의해 제어되는 반면 섹터(407-410)는 제어 로직(404)에 의해 제어된다. 더욱이, 제어 로직(402)은 잉여 섹션(311)과 연관되는 반면 제어 로직(403)은 잉여 섹션(406)과 연관된다. 따라서, 본 발명은 결함 비트 뿐만 아니라, 열 디코더, 감지 증폭기, 데이터 입력 및 데이터 출력 회로와 같은 제어 로직 부분의 비트 슬라이스내의 지원 회로를 보호한다.
다음에 도 8을 참조하면, 멀티플렉서(306, 310, 405)의 세부사항 및 잉여 부분(311 및 406)과 멀티플렉서(310)의 접속을 또한 도시하는 본 발명의 다른 실시예가 도시되어 있다. 이들 특징을 예시하기 위해, 개개의 섹터(302-305 및 407-410), 제어 논리 회로(401-404)와 같은 다른 장치는 생략하였다.
멀티플렉서(306)는 섹터 1-4로부터 비트 0...17을 수신하는 4:1 멀티플렉서(801-803)를 포함한다. 보다 상세하게는, 각각의 멀티플렉서(801-803)는 각각의 섹터 1-4로부터 비트를 수신한다. 마찬가지로, 멀티플렉서(405)는 섹터 5-8로부터 비트 0...17을 수신하는 4:1 멀티플렉서(804-806)를 포함한다.
이들 멀티플렉서의 출력은 멀티플렉서(310)내의 4:1 멀티플렉서인 대응하는 멀티플렉서(807-809)에 연결된다. 멀티플렉서(807-809)는 비트 0...17을 데이터 출력으로서 출력한다.
잉여 부분(311 및 406)으로부터의 출력은 각각의 멀티플렉서(807-809)에 의해 수신됨에 주의해야 한다. 이것은 고유한 방법으로 종래의 멀티플렉서 회로(도 5참조)를 이용한다. 이 고유한 방법에 의해 잉여 경로가 정상 한계 경로에 단 몇 피코초(pico seconds)를 부가하는 것으로 정상 한계 디코딩이 이루어지도록 한다. 잉여 장치(311)가 자신의 데이터 경로를 모든 멀티플렉서(807-809)로 전송하도록 함으로써, 멀티플렉서(306 및 405)의 출력상에서보다는 그의 출력상에 더 큰 용량성 부하가 있게 된다. 그러나, 잉여 메모리 부분(311 및 406)으로부터의 신호는 나머지 어레이(도 3 및 도 4 참조) 보다 먼저 워드 라인 신호를 수신한다. 따라서, 비트라인 신호의 진행은 잉여 장치에서 먼저 시작되고 섹터 1 및 8에서 지속된다. 신호의 진행이 먼저 시작되므로, 감지 증폭기가 먼저 세트되어 잉여 신호로 하여금 그의 제어 로직 섹션(402 및 403)을 먼저 떠나게 할 것이다. 이것은 섹터 1 및 8에 거의 지연을 부가하지 않는다. 그러나, 이들 2개의 섹터는 워드라인의 끝에 있으므로 한계 경로내의 성능 게이트이다. 다음에, 멀티플렉서(310)에는 잉여도가 구비되어 있고, 멀티플렉서(306 및 405)에는 잉여도가 구비되어 있지 않으므로, 정규 경로는 그의 지연 경로에 있어서 잉여도 데이타가 경로상에서 갖지 않는 부가적인 멀티플렉서 지연을 갖는다. 제어 로직의 출력으로부터 멀티플렉서(310)까지의 용량성 부하 및 RC 경로가 크다 하더라도, 이들 2개의 인자는 잉여 경로가 한계 타이밍 경로에 있지 않도록 한다.
본 발명의 실시예는 다수의 변형을 가질 수 있음에 주의해야 한다. 예를 들면, 최종 멀티플렉서(310)는 응용에 있어 4:1 구조로만 제한되지는 않는다. 이는 필요로 하는 디코딩 및 원하는 잉여도에 따라 달라질 수 있다. 예를 들면, 단지 1개의 잉여도 장치, 즉 잉여 부분(311)만을 사용하거나, 4개의 잉여 장치들을 사용할 수도 있다. 마찬가지로, 잉여도 장치(311)는 섹터 1-4내의 임의의 비트 슬라이스를 대체할 수도 있고, 잉여 부분(406)은 섹터 5-8내의 비트 슬라이스중 하나를 대체할 수도 있다. 마지막으로, 단지 2개의 멀티플렉서 대신 멀티플렉서(310)를 공급하는 4개 또는 8개의 멀티플렉서가 있을 수도 있다.
다시 도 2를 참조하면, 섹터(302) 및 비트 슬라이스 21-22(0-17)의 보다 상세한 다이어그램이 도시되어 있다. 이는 비트 슬라이스 0이 세트 A-H의 비트 0 슬라이스를 포함한다는 것을 나타낸다.
이제 도 5를 참조하면, 멀티플렉서(310) 부분의 보다 상세한 다이어그램이 도시되어 있다. 도시된 멀티플렉서 회로는 당 분야에서 매우 전형적이며 인버터(508 및 509)와 함께, PFET(501) 및 NFET(502-507)를 포함한다. 본질적으로, 멀티플렉서(306)로부터의 2바이트 선택은 NFET(503 및 506)내로 가는 신호 SEL_1에 의해 수행된다. 장치(510-516)는 도 4에 도시되어 있는 서브어레이의 다른 절반에 대응한다. NFET(510)는 그 절반의 잉여 부분(406)으로부터 비트 0을 수신하는 반면 NFET(511)는 멀티플렉서(405)로부터 비트 0을 수신한다. 이들 장치의 설명은 간결하게 하기 위해 생략하였다.
도 3에 대해 기술된 예를 계속해서 설명하면 비트 슬라이스 0은 결함이 있고 여기에 저장된 정보는 잉여 부분(311)내에 복사되며, 멀티플렉서(306)로부터의 비트 0은 NFET(502)에 의해 수신되는 반면 잉여 부분(311)내에 저장된 비트 0은 NFET(505)에 의해 수신된다. NFET(502 및 505)내로 가는 신호중 어느 것이 인버터(509)를 통해 출력될 것인지에 대한 결정은 신호 bit_fuse_0에 의해 이루어지고, 이 신호 bit_fuse_0은 NFET(504)에 의해 수신되고 인버터(508)에 의해 반전되어, NFET(507)에 의해 수신된다. 신호 bit_fuse_0의 값에 따라, NFET(502 및 505)에 의해 수신된 두 신호중 하나가 출력될 것이다.
본 발명이 실행되는 대표적인 하드웨어 환경은 도 6에 도시되어 있으며, 이는 통상적인 마이크로프로세서(100)를 구비하는 칩(610)과, 시스템 버스(612)를 통해 상호접속된 다수의 다른 유닛을 갖는 본 발명에 따른 워크스테이션 또는 퍼스널 컴퓨터의 전형적인 하드웨어 구성을 예시한다. 도 6에 도시된 워크스테이션은 랜덤 액세스 메모리(RAM)(614), 판독 전용 메모리(ROM)(616), 디스크 유닛(620)과 테이프 장치(640)와 같은 주변 장치를 버스(612)와 접속하는 입/출력(I/O) 어댑터(618), 키보드(624)와 마우스(626) 및/또는 터치 스크린 장치(도시되지 않음)와 같은 다른 사용자 인터페이스 장치를 버스(612)와 접속하는 사용자 인터페이스 어댑터(622), 워크스테이션을 데이터 프로세싱 네트워크와 접속하는 통신 어댑터(634), 버스(612)를 디스플레이 장치(638)에 접속하는 디스플레이 어댑터(636)를 포함한다. CPU(100)는 도시되지 않은 다른 회로를 포함할 수도 있으며, 이 CPU(100)는 마이크로프로세서내에서 통상 발견되는 회로, 예를 들면, 실행 유닛, 버스 인터페이스 유닛, 산술 논리 유닛 등을 포함한다.
본 발명 및 그의 장점을 상세하게 기술하였지만, 첨부되는 청구 범위에 의해 정의되는 바와 같은 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변형, 대체 및 변경이 이루어질 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 메모리 장치의 제 1 부분에 결함이 있는 경우 메모리 장치의 제 1 부분내에 저장된 정보가 메모리 장치의 잉여 부분에 복사된다. 이 정보는 메모리 장치의 두 부분에 기록되고 메모리 장치의 두 부분으로부터 판독된다. 메모리 장치의 두 부분에 기록하고 이로부터 판독하는 정보의 선택은 프로그램가능한 퓨즈 또는 레지스터와 같은 몇몇 다른 유형의 프로그램가능한 회로에 따라 성취될 수 있다.

Claims (22)

  1. 메모리 회로(a memory circuit)에 있어서,
    ① 정보를 저장하도록 동작가능한 제 1 메모리 부분(a first memory portion)과,
    ② 상기 정보의 동일한 복사본(an identical copy)을 저장하는 제 2 메모리 부분(a second memory portion)과,
    ③ 상기 제 1 메모리 부분 또는 상기 제 2 메모리 부분으로부터 상기 정보를 선택적으로 판독하는 회로
    를 포함하는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 메모리 회로는 단일 칩(a single chip)상에 상주하는 단일 메모리 회로(a single memory circuit)인 메모리 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 메모리 부분은 상기 정보의 하나 이상의 바이트(one or more bytes)의 비트 슬라이스(a bit slice)를 저장하는 메모리 회로.
  4. 제 1 항에 있어서,
    상기 메모리 회로는 캐쉬 메모리(a cache memory)인 메모리 회로.
  5. 제 3 항에 있어서,
    상기 메모리 회로는 세트 어소시에이티브 캐쉬 메모리 장치(a set associative cache memory device)인 메모리 회로.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 부분에 상기 정보를 모두 기록하는 회로를 더 포함하는 메모리 회로.
  7. 제 6 항에 있어서,
    상기 선택적으로 판독하는 회로는,
    상기 제 1 메모리 부분으로부터 상기 정보를 수신하고 상기 제 2 메모리 부분으로부터 상기 정보의 상기 동일한 복사본을 수신하는 멀티플렉서를 더 포함하며,
    상기 정보 또는 상기 정보의 동일한 복사본을 선택하는 것은 상기 멀티플렉서에 접속된 프로그램가능한 회로의 기능인 메모리 회로.
  8. 제 7 항에 있어서,
    상기 프로그램가능한 회로는 하나 이상의 퓨즈(one or more fuses)를 포함하는 메모리 회로.
  9. 제 8 항에 있어서,
    상기 하나 이상의 퓨즈는 상기 제 1 메모리 부분이 결함이 있는 경우 상기 정보의 상기 동일한 정보를 선택하도록 프로그램되는 메모리 회로.
  10. 제 7 항에 있어서,
    상기 프로그램가능한 회로는 프로그램가능한 레지스터(a programmable register)를 포함하는 메모리 회로.
  11. 제 6 항에 있어서,
    상기 제 1 및 제 2 메모리 부분을 한 워드라인으로 동시에 선택하도록 동작가능한 워드라인 디코더(a wordline decoder)를 더 포함하는 메모리 회로.
  12. 캐쉬 메모리 장치를 포함하는 집적 회로에 있어서,
    ① 정보를 저장하도록 동작가능한 제 1 메모리 부분과,
    ② 상기 정보의 동일한 복사본을 저장하는 제 2 메모리 부분과, ─ 상기 제 1 및 제 2 메모리 부분은 상기 정보의 하나 이상의 바이트의 비트 슬라이스를 저장함 ─
    ③ 상기 제 1 및 제 2 메모리 부분에 상기 정보를 모두 저장하는 회로와,
    ④ 상기 제 1 메모리 부분 혹은 상기 제 2 메모리 부분으로부터 상기 정보를 선택적으로 판독하는 회로
    를 포함하는 집적 회로.
  13. 제 12 항에 있어서,
    상기 선택적으로 판독하는 회로는,
    상기 제 1 메모리 부분으로부터 상기 정보를 수신하고 상기 제 2 메모리 부분으로부터 상기 정보의 상기 동일한 복사본을 수신하는 멀티플렉서를 더 포함하며,
    상기 정보 또는 상기 정보의 동일한 복사본을 선택하는 것은 상기 멀티플렉서에 접속된 프로그램가능한 회로의 기능인 집적 회로.
  14. 제 13 항에 있어서,
    상기 프로그램가능한 회로는 하나 이상의 퓨즈를 포함하는 집적 회로.
  15. 제 14 항에 있어서,
    상기 멀티플렉서는 상기 제 1 메모리 부분으로부터 비트를 각각 수신하는 다수의 멀티플렉서(a plurality of multiplexers)를 포함하며, 상기 다수의 멀티플렉서의 각각은 상기 제 2 메모리 부분으로부터의 입력을 또한 수신하는 집적 회로.
  16. 제 12 항에 있어서,
    상기 제 2 메모리 부분은,
    다수의 비트라인(a plurality of bitlines)을 구성하는 다수의 메모리 셀(a plurality of memory cells)과,
    상기 다수의 메모리 셀에 접속된 적어도 하나의 열 디코더(at least one column decoder)와,
    상기 다수의 메모리 셀에 접속된 적어도 하나의 감지 증폭기(at least one sense amp)와,
    상기 다수의 메모리 셀에 접속된 기록 회로를 포함하는 집적 회로.
  17. 제 13 항에 있어서,
    상기 제 2 메모리 부분으로부터 상기 정보를 출력하는데 단지 한 레벨의 멀티플렉서만이 필요한 집적 회로.
  18. 제 12 항에 있어서,
    상기 캐쉬 메모리 장치에 연결된 프로세서를 더 포함하는 집적 회로.
  19. 메모리 회로내에서 정보를 저장하고 검색하는 방법에 있어서,
    ① 제 1 및 제 2 메모리 부분에 상기 정보를 모두 기록하는 단계 ─ 상기 제 2 메모리 부분은 상기 정보의 동일한 복사본을 저장하도록 동작가능하다 ─ 와,
    ② 상기 제 1 메모리 부분 또는 상기 제 2 메모리 부분으로부터 상기 정보를 선택적으로 판독하는 단계
    를 포함하는 메모리 회로내에서의 정보 저장 및 검색 방법.
  20. 제 19 항에 있어서,
    상기 선택적으로 판독하는 단계는,
    상기 제 1 메모리 부분으로부터 상기 정보 및 상기 제 2 메모리 부분으로부터 상기 정보의 상기 동일한 복사본을 멀티플렉서내로 수신하는 단계와,
    상기 멀티플렉서로부터의 출력을 위해 상기 정보 또는 상기 정보의 동일한 복사본을 상기 멀티플렉서에 접속된 프로그램가능한 회로의 기능으로서 선택하는 단계를 더 포함하는 메모리 회로내에서의 정보 저장 및 검색 방법.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 메모리 부분은 상기 정보의 하나 이상의 바이트의 비트 슬라이스를 저장하며, 상기 메모리 회로는 세트 어소시에이티브 캐쉬 메모리 장치인 메모리 회로내에서의 정보 저장 및 검색 방법.
  22. 제 20 항에 있어서,
    상기 프로그램가능한 회로는 하나 이상의 퓨즈를 포함하는 메모리 회로내에서의 정보 저장 및 검색 방법.
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