KR100486217B1 - 메모리셀제어회로를구비하는반도체메모리장치 - Google Patents

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Abstract

리던던시 메모리 셀 어레이와 일반 메모리 셀 어레이를 구비하는 반도체 장치에 있어서, 어드레스 버퍼, 리던던시 퓨즈 박스, 리던던시 메모리 셀 어레이 드라이버, 디코더 및 일반 메모리 셀 어레이 드라이버를 구비하는 반도체 메모리 장치가 개시된다. 어드레스 버퍼는 외부 어드레스 신호를 입력하여 상기 리던던시 메모리 셀 어레이와 상기 일반 메모리 셀 어레이를 선택하기 위한 내부 어드레스 신호를 발생한다. 상기 리던던시 퓨즈 박스는 상기 내부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀 어레이를 선택한다. 상기 리던던시 메모리 셀 어레이 드라이버는 상기 리던던시 퓨즈 박스의 출력에 응답하여 상기 선택된 리던던시 메모리 셀 어레이를 활성화시킨다. 상기 디코더는 상기 리던던시 퓨즈 박스의 출력 신호와 상기 내부 어드레스 신호를 입력하고, 상기 리던던시 퓨즈 박스의 출력 신호가 상기 리던던시 메모리 셀 어레이의 특정 비트라인을 활성화시킬 경우에는 상기 일반 메모리 셀 어레이를 선택하지 않으며, 상기 리던던시 퓨즈 박스의 출력 신호가 상기 리던던시 메모리 셀 어레이의 특정 비트라인을 활성화시키지 않을 경우에는 상기 내부 어드레스 신호를 디코딩하여 상기 일반 메모리 셀 어레이를 선택한다. 상기 일반 메모리 셀 어레이는 상기 디코더의 출력에 응답하여 상기 선택된 일반 메모리 셀 어레이를 활성화시킨다.

Description

메모리 셀 제어 회로를 구비하는 반도체 메모리 장치{Semiconductor memory device having memory cell control circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀 제어 회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위한 많은 수의 메모리 셀들을 구비하고 있다. 반도체 메모리 장치가 개발된 이래 지금까지 눈부신 발전을 거듭하여 지금은 265[MBit]의 메모리 능력을 갖는 큰 용량의 반도체 메모리 장치가 양산되고 있는 실정이다. 그런데 반도체 메모리 장치는 수많은 미세 메모리 셀들 중 한 개라도 결함이 있으면 반도체 메모리 장치로서 제 구실을 하지 못하므로 불량품으로 처리된다. 이것은 엄청난 메모리 집적 회로 제조비의 낭비를 가져온다. 이와 같은 제조비의 낭비를 절감하기 위해 현재 생산되고 있는 메모리 집적 회로들은 리던던시 메모리 셀들을 가지고 있다. 하나 이상의 메모리 셀들에 결함이 발견될 경우, 이들은 리던던시 메모리 셀들로 대체되기 때문에 반도체 메모리 장치의 제조비가 절감된다. 이와 같은 리던던시 메모리 셀들과 일반 메모리 셀들을 제어하는 회로가 메모리 셀 제어 회로이다.
도 1은 종래의 반도체 메모리 장치의 메모리 셀 제어 회로를 설명하기 위한 블록도이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(101)는 칼럼 어드레스 버퍼(Column Address Buffer)(111), 리던던시 퓨즈 박스(Redundancy Fuse Box)(121), 리던던시 메모리 셀 어레이 드라이버(Redundancy Memory Cell Array Driver)(131), 칼럼 디코더(Column Decoder)(151), 일반 메모리 셀 어레이 드라이버(Driver)(161), 퓨즈(181), 리던던시 메모리 셀 어레이(141) 및 일반 메모리 셀 어레이(171)를 구비한다.
상기 칼럼 어드레스 버퍼(111)는 상기 반도체 메모리 장치(101)의 외부로부터 어드레스 신호를 받아서 상기 리던던시 메모리 셀 어레이(141) 및 상기 일반 메모리 셀 어레이(171)를 지정하기 위한 내부 어드레스 신호를 발생시킨다.
상기 리던던시 퓨즈 박스(121)는 상기 칼럼 어드레스 버퍼(111)의 출력단에 입력단이 연결된다. 상기 리던던시 퓨즈 박스(121)는 상기 칼럼 어드레스 버퍼(111)로부터 발생되는 내부 어드레스 신호를 받아서 이를 디코딩(decoding)한다.
상기 리던던시 메모리 셀 어레이 드라이버(131)는 상기 리던던시 퓨즈 박스(121)의 출력단에 입력단이 연결된다. 상기 리던던시 메모리 셀 어레이 드라이버(131)는 상기 리던던시 퓨즈 박스(121)로부터 출력되는 신호와 내부 클럭 신호(PCLK)를 받아서 상기 리던던시 메모리 셀 어레이(141)를 활성화시킨다.
상기 칼럼 디코더(151)는 상기 칼럼 어드레스 버퍼(111)의 출력단에 입력단이 연결된다. 상기 칼럼 디코더(151)는 상기 칼럼 어드레스 버퍼(111)로부터 발생되는 내부 어드레스 신호(CAi)를 받아서 이를 디코딩한다.
상기 일반 메모리 셀 어레이 드라이버(161)는 상기 칼럼 디코더(151)의 출력단에 입력단이 연결된다. 상기 일반 메모리 셀 어레이 드라이버(161)는 상기 칼럼 디코더(151)로부터 출력과 상기 내부 클럭 신호(PCLK)를 받아서 상기 일반 메모리 셀 어레이(171)를 활성화시킨다.
상기 퓨즈(181)는 상기 일반 메모리 셀 어레이 드라이버(161)와 접지단(GND) 사이에 연결된다. 상기 퓨즈(181)의 연결 및 절단 여부에 따라 상기 일반 메모리 셀 어레이 드라이버(161)의 출력이 상기 일반 메모리 셀 어레이(171)로 전달되거나 또는 전달되지 않게 된다. 상기 퓨즈(181)는 외부의 물리적 조작에 의해 절단된다.
상술한 바와 같이 종래의 반도체 메모리 장치(101)에는 상기 일반 메모리 셀 어레이(171)를 제어하기 위한 퓨즈(181)가 구비되어있다. 상기 퓨즈(181)는 상기 일반 메모리 셀 어레이 드라이버(161)마다 하나씩 연결되어있다. 따라서 상기 일반 메모리 셀 어레이 드라이버(161)의 수가 많으면 많을수록 상기 퓨즈(181)의 수도 동일하게 증가한다. 상기 퓨즈(181)의 수가 증가하면 상기 반도체 메모리 장치(101)의 크기는 커지게 된다. 반도체 메모리 장치(101)가 커질 경우 반도체 메모리 장치(101)를 제조하는데 소요되는 비용이 증가한다.
본 발명이 이루고자하는 기술적 과제는 반도체 메모리 장치의 크기를 축소시킬 수 있는 반도체 메모리 장치의 메모리 셀 제어 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 반도체 메모리 장치는, 리던던시 메모리 셀 어레이와 일반 메모리 셀 어레이를 구비하는 반도체 장치에 있어서, 어드레스 버퍼, 리던던시 퓨즈 박스, 리던던시 메모리 셀 어레이 드라이버, 디코더 및 일반 메모리 셀 어레이 드라이버를 구비한다.
상기 어드레스 버퍼는 외부 어드레스 신호를 입력하여 상기 리던던시 메모리 셀 어레이와 상기 일반 메모리 셀 어레이를 선택하기 위한 내부 어드레스 신호를 발생한다.
상기 리던던시 퓨즈 박스는 상기 내부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀 어레이를 선택한다.
상기 리던던시 메모리 셀 어레이 드라이버는 상기 리던던시 퓨즈 박스의 출력에 응답하여 상기 선택된 리던던시 메모리 셀 어레이를 활성화시킨다.
상기 디코더는 상기 내부 어드레스 신호를 디코딩하여 상기 일반 메모리 셀 어레이를 선택한다.
상기 일반 메모리 셀 어레이는 상기 디코더의 출력에 응답하여 상기 선택된 일반 메모리 셀 어레이를 활성화시킨다.
바람직하기는 상기 리던던시 퓨즈 박스는 상기 리던던시 메모리 셀 어레이가 구비하는 비트 라인들 중 하나를 선택하는 칼럼 리던던시 퓨즈 박스이며, 상기 내부 어드레스 신호가 입력 전극에 인가되고 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되며 제2 제어 신호가 PMOS 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들과, 상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들과, 상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들을 구비하고 상기 노드들에 각각의 제1 전극이 연결되고 게이트는 상기 제2 제어 신호에 연결되며 제2 전극은 접지된 다수개의 NMOS 트랜지스터들, 및 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우에만 로우 레벨의 신호를 상기 리던던시 퓨즈 박스의 출력으로서 발생시키고, 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 하이 레벨의 신호를 상기 리던던시 퓨즈 박스의 출력으로서 발생시키는 논리부를 구비한다.
바람직하기는 또, 상기 디코더는 상기 일반 메모리 셀 어레이가 구비하는 비트 라인들 중 하나를 선택하는 칼럼 디코더이며, 상기 내부 어드레스 신호를 입력으로 하는 낸드 게이트와, 상기 리던던시 퓨즈 박스의 출력을 반전시키는 인버터와, 상기 내부 클럭 신호와 상기 인버터의 출력을 입력으로 하는 다른 낸드 게이트, 및 상기 낸드 게이트의 출력과 상기 다른 낸드 게이트의 출력을 입력으로 하고 상기 디코더의 출력을 발생하는 노아 게이트를 구비한다.
바람직하기는 또한, 상기 리던던시 메모리 셀 어레이 드라이버는 상기 리던던시 퓨즈 박스의 출력과 상기 내부 클럭 신호를 입력으로 하는 낸드 게이트, 및 상기 낸드 게이트의 출력을 반전시켜서 상기 리던던시 메모리 셀 어레이 드라이버의 출력을 발생하는 인버터를 구비하고, 상기 일반 메모리 셀 어레이 드라이버는 상기 디코더의 출력과 상기 내부 클럭 신호를 입력으로 하는 낸드 게이트, 및 상기 낸드 게이트의 출력을 반전시켜서 상기 일반 메모리 셀 어레이 드라이버의 출력을 발생하는 인버터를 구비한다.
상기 본 발명에 의하여 반도체 메모리 장치의 제조비가 감소된다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 제어 회로를 설명하기 위한 블록도이다. 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치(201)는 어드레스 버퍼(211), 리던던시 퓨즈 박스(221), 리던던시 메모리 셀 어레이 드라이버(231), 리던던시 메모리 셀 어레이(241), 디코더(251), 일반 메모리 셀 어레이 드라이버(261) 및 일반 메모리 셀 어레이(271)를 구비한다.
상기 어드레스 버퍼(211)는 상기 반도체 메모리 장치(201)의 외부로부터 어드레스 신호를 받아서 상기 리던던시 메모리 셀 어레이(241)의 특정 비트 라인 및 상기 일반 메모리 셀 어레이(271)의 특정 비트 라인을 선택하기 위한 내부 어드레스 신호(CAi)를 발생시킨다. 상기 어드레스 버퍼(211)는 칼럼 어드레스 버퍼로 구성된다.
상기 리던던시 퓨즈 박스(221)는 상기 어드레스 버퍼(211)의 출력단에 입력단이 연결된다. 상기 리던던시 퓨즈 박스(221)는 제1 및 제2 제어 신호들(C1,C2)에 응답하여 상기 어드레스 버퍼(211)로부터 발생되는 내부 어드레스 신호(CAi)를 디코딩(decoding)한다.
상기 리던던시 메모리 셀 어레이 드라이버(231)는 상기 리던던시 퓨즈 박스(221)의 출력단에 입력단이 연결된다. 상기 리던던시 메모리 셀 어레이 드라이버(231)는 상기 리던던시 퓨즈 박스(221)의 출력에 의해 선택된 상기 리던던시 메모리 셀 어레이(241)의 특정 비트 라인을 활성화시킨다.
상기 디코더(251)는 상기 어드레스 버퍼(211)의 출력단에 입력단이 연결된다. 상기 디코더(251)는 상기 일반 메모리 셀 어레이(271)가 구비하는 비트 라인들 중 하나를 선택하기 위한 칼럼 디코더로 구성되며, 상기 어드레스 버퍼(211)로부터 출력되는 내부 어드레스 신호(CAi)를 디코딩한다.
상기 일반 메모리 셀 어레이 드라이버(261)는 상기 디코더(251)의 출력단에 입력단이 연결된다. 상기 일반 메모리 셀 어레이 드라이버(261)는 상기 디코더(251)로부터 출력되는 신호에 의해 선택된 상기 일반 메모리 셀 어레이(271)의 특정 비트 라인을 활성화시킨다.
도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스(221)의 회로도이다. 도 3을 참조하면, 상기 리던던시 퓨즈 박스(221)는 제1 내지 제16 전송 게이트들(301∼316), 제1 내지 제16 퓨즈들(331∼346), 제1 내지 제8 NMOS 트랜지스터들(351∼358) 및 논리부(371)를 구비한다.
상기 제1 내지 제16 전송 게이트들(301∼316)의 입력 전극들에 상기 내부 어드레스 신호(CAi)의 각 칼럼 어드레스 비트들(CA0∼CA7,
Figure pat00001
∼
Figure pat00002
)이 가 인가되고, 상기 제1 내지 제16 전송 게이트들(301∼316)의 NMOS 트랜지스터들의 게이트들에 제1 제어 신호(C1)가 인가되며, 상기 제1 내지 제16 전송 게이트들(301∼316)의 PMOS 트랜지스터들의 게이트들에 제2 제어 신호(C2)가 인가된다. 상기 제1 제어 신호(C1)가 하이(high)이고 상기 제2 제어 신호(C2)가 로우(low)이면 상기 제1 내지 제16 전송 게이트들(301∼316)은 턴온되고, 상기 제1 제어 신호(C1)가 로우이거나 상기 제2 제어 신호(C2)가 하이이면 상기 제1 내지 제16 전송 게이트들(301∼316)은 턴오프된다.
상기 제1 내지 제16 전송 게이트들(301∼316)의 출력 전극들에 상기 제1 내지 제16 퓨즈들(331∼346)이 연결된다. 상기 제1 내지 제16 전송 게이트들(301∼316)과 상기 제1 내지 제16 퓨즈들(331∼346) 중 각 전송 게이트에 각 퓨즈가 하나씩 연결된다.
상기 제1 내지 제16 퓨즈들(331∼346) 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들(N1∼N8)을 구비하고 상기 노드들(N1∼N8)에 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들, 예컨대 드레인들이 각각 연결되고, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 게이트들에 상기 제2 제어 신호(C2)가 인가되며, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제2 전극들은 모두 접지되어있다. 즉, 제1 노드(N1)에 상기 제1 NMOS 트랜지스터(351)의 드레인이 연결되고, 제2 노드(N2)에 제2 NMOS 트랜지스터(352)의 드레인이 연결된다. 동일한 방법으로 제8 노드(N8)에 제8 NMOS 트랜지스터(358)의 드레인이 연결된다.
상기 논리부(371)는 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 드레인들에 그 입력단이 연결되고, 상기 리던던시 퓨즈 박스(221)의 출력 신호(CRENF)를 발생한다. 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우 상기 논리부(371)는 로우 레벨의 신호를 출력하고, 상기 제1 내지 제8 NMOS 트랜지스터들(351∼358)의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 상기 논리부(371)는 하이 레벨의 신호를 출력한다.
상기 제1 내지 제8 퓨즈들(331∼338)의 연결 상태를 제어함에 따라 상기 리던던시 퓨즈 박스(221)의 출력이 선택된다. 즉, 상기 제1 내지 제8 퓨즈들(331∼338)의 연결 상태에 따라 특정한 어드레스가 인가될 때에만 상기 논리부(371)는 하이 레벨의 신호를 출력하고, 상기 논리부(371)의 출력에 의해 선택된 상기 리던던시 메모리 셀 어레이(241)의 특정 비트 라인이 활성화된다.
상기 논리부(371)는 두 개의 낸드 게이트(NAND Gate)들(381,382))과 하나의 노아 게이트(NOR Gate)(391)를 구비한다.
상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 낸드 게이트(382)의 입력단이 연결된다. 상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 발생하는 전압이 모두 하이 레벨일 경우 낸드 게이트(382)는 로우 레벨의 신호를 출력하고, 상기 제1 내지 제4 NMOS 트랜지스터들(351∼354)의 드레인들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 낸드 게이트(382)는 하이 레벨의 신호를 출력한다.
상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 낸드 게이트(381)의 입력단이 연결된다. 상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 발생하는 전압이 모두 하이 레벨일 경우 낸드 게이트(381)는 로우 레벨의 신호를 출력하고, 상기 제5 내지 제8 NMOS 트랜지스터들(355∼358)의 드레인들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 낸드 게이트(381)는 하이 레벨의 신호를 출력한다.
노아 게이트(391)는 낸드 게이트들(381,382)의 출력을 입력으로 하고, 그 출력은 상기 리던던시 메모리 셀 제어 드라이버(231)로 입력된다. 낸드 게이트들(381,382)의 출력이 모두 로우 레벨일 경우 노아 게이트(391)는 로우 레벨의 신호를 출력하고, 낸드 게이트들(381,382)의 출력들 중 어느 하나라도 하이 레벨이면 노아 게이트(391)는 로우 레벨의 신호를 출력한다.
도 4는 상기 도 2에 도시된 리던던시 메모리 셀 어레이 드라이버(231)의 회로도이다. 도 4를 참조하면, 상기 리던던시 메모리 셀 어레이 드라이버(231)는 하나의 낸드 게이트(411)와 하나의 인버터(421)를 구비한다.
낸드 게이트(411)는 상기 리던던시 퓨즈 박스(221)의 출력 신호(CRENF)와 상기 내부 클럭 신호(PCLK)를 입력으로 한다. 상기 리던던시 퓨즈 박스(221)의 출력 신호(CRENF)와 상기 내부 클럭 신호(PCLK) 중 어느 하나라도 로우이면 낸드 게이트(411)는 하이 레벨의 신호를 출력하고, 상기 리던던시 퓨즈 박스(221)의 출력 신호(CRENF)와 상기 내부 클럭 신호(PCLK)가 모두 하이일 경우에만 낸드 게이트(411)는 로우 레벨의 신호를 출력한다.
인버터(421)는 낸드 게이트(411)의 출력을 반전시켜서 상기 리던던시 메모리 셀 어레이 드라이버의 출력을 발생한다.
도 5는 상기 도 2에 도시된 디코더(251)의 회로도이다. 도 5를 참조하면, 상기 디코더(251)는 두 개의 낸드 게이트들(511,512), 노아 게이트(531), 인버터(521) 및 버퍼(541)를 구비한다.
낸드 게이트(511)는 상기 내부 어드레스 신호(CAi)를 입력으로 한다.
인버터(521)는 상기 리던던시 퓨즈 박스(221)의 출력 신호(CRENF)를 반전시킨다.
낸드 게이트(512)는 상기 내부 클럭 신호(PCLK)와 인버터(521)의 출력을 입력으로 한다. 낸드 게이트(512)는 상기 내부 클럭 신호(PCLK)와 인버터(521)의 출력 중 어느 하나라도 로우이면 낸드 게이트(512)는 하이 레벨의 신호를 출력하고, 상기 내부 클럭 신호(PCLK)와 인버터(521)의 출력이 모두 하이일 경우에만 낸드 게이트(512)는 로우 레벨의 신호를 출력한다.
노아 게이트(531)는 낸드 게이트들(511,512)의 출력들을 입력으로 한다. 노아 게이트(531)는 낸드 게이트들(511,512)의 출력들 중 어느 하나라도 하이이면 로우 레벨의 신호를 출력하고, 낸드 게이트들(511,512)의 출력들이 모두 로우일 경우에만 하이 레벨의 신호를 출력한다.
상기 버퍼(541)는 우수개의 인버터들, 예컨대 2개의 인버터들(551,552)을 직렬로 연결하여 구성하며, 상기 노아 게이트(531)의 출력을 버퍼링(buffering)한다. 상기 버퍼(541)로부터 상기 디코더(251)의 출력이 발생한다.
도 6은 상기 도 2에 도시된 일반 메모리 셀 어레이 드라이버(261)의 회로도이다. 도 6을 참조하면, 상기 일반 메모리 셀 어레이 드라이버(261)는 낸드 게이트(611)와 인버터(621)를 구비한다.
낸드 게이트(611)는 상기 디코더(251)의 출력과 상기 내부 클럭 신호(PCLK)를 입력으로 한다. 낸드 게이트(611)는 상기 디코더(251)의 출력과 상기 내부 클럭 신호(PCLK) 중 어느 하나라도 로우이면 하이 레벨의 신호를 출력하고, 상기 디코더(251)의 출력과 상기 내부 클럭 신호(PCLK)가 모두 하이일 경우에만 로우 레벨의 신호를 출력한다.
인버터(621)는 낸드 게이트(611)의 출력을 반전시켜서 상기 일반 메모리 셀 어레이 드라이버(261)의 출력을 발생한다.
상기 도 2 내지 도 6을 통하여 설명한 바와 같이 본 발명의 반도체 메모리 장치(201)는 일반 메모리 셀 어레이(271)를 제어하기 위하여 퓨즈를 사용하지 않으면서도 일반 메모리 셀 어레이가 구비하는 다수개의 메모리 셀들 중 불량 메모리 셀이 발생하면 이를 리던던시 메모리 셀 어레이(241)가 구비하는 메모리 셀로 대치할 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 일반 메모리 셀 어레이 드라이버(271)에 퓨즈들을 사용하지 않음으로써 상기 퓨즈들 중 특정 퓨즈를 단절시키기 위한 시간이 절약되어 반도체 메모리 장치(201)의 생산성이 향상된다. 또한 퓨즈들을 사용하지 않음으로써 반도체 메모리 장치(201)의 크기가 감소되어 반도체 메모리 장치(201)의 제조비가 감소된다.
도 1은 종래의 반도체 메모리 장치의 메모리 셀 제어 회로를 설명하기 위한 블록도.
도 2는 본 발명에 따른 반도체 메모리 장치의 메모리 셀 제어 회로를 설명하기 위한 블록도.
도 3은 상기 도 2에 도시된 리던던시 퓨즈 박스의 회로도.
도 4는 상기 도 2에 도시된 리던던시 메모리 셀 어레이 드라이버의 회로도.
도 5는 상기 도 2에 도시된 디코더의 회로도.
도 6은 상기 도 2에 도시된 일반 메모리 셀 어레이 드라이버의 회로도.

Claims (9)

  1. 리던던시 메모리 셀 어레이와 일반 메모리 셀 어레이를 구비하는 반도체 장치에 있어서,
    외부 어드레스 신호를 입력하여 상기 리던던시 메모리 셀 어레이와 상기 일반 메모리 셀 어레이를 선택하기 위한 내부 어드레스 신호를 발생하는 어드레스 버퍼;
    상기 내부 어드레스 신호를 디코딩하여 상기 리던던시 메모리 셀 어레이를 선택하는 리던던시 퓨즈 박스;
    상기 리던던시 퓨즈 박스의 출력에 응답하여 상기 선택된 리던던시 메모리 셀 어레이를 활성화시키는 리던던시 메모리 셀 어레이 드라이버;
    상기 리던던시 퓨즈 박스의 출력 신호와 상기 내부 어드레스 신호를 입력하고, 상기 리던던시 퓨즈 박스의 출력 신호가 상기 리던던시 메모리 셀 어레이의 특정 비트라인을 활성화시킬 경우에는 상기 일반 메모리 셀 어레이를 선택하지 않으며, 상기 리던던시 퓨즈 박스의 출력 신호가 상기 리던던시 메모리 셀 어레이의 특정 비트라인을 활성화시키지 않을 경우에는 상기 내부 어드레스 신호를 디코딩하여 상기 일반 메모리 셀 어레이를 선택하는 디코더; 및
    상기 디코더의 출력에 응답하여 상기 선택된 일반 메모리 셀 어레이를 활성화시키는 일반 메모리 셀 어레이 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 리던던시 퓨즈 박스는 상기 리던던시 메모리 셀 어레이가 구비하는 비트 라인들 중 하나를 선택하는 칼럼 리던던시 퓨즈 박스인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 디코더는 상기 일반 메모리 셀 어레이가 구비하는 비트 라인들 중 하나를 선택하는 칼럼 디코더인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 리던던시 퓨즈 박스는
    상기 내부 어드레스 신호가 입력 전극에 인가되고 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되며 제2 제어 신호가 PMOS 트랜지스터의 게이트에 인가되는 다수개의 전송 게이트들;
    상기 다수개의 전송 게이트들의 출력 전극들에 일단들이 연결된 다수개의 퓨즈들;
    상기 다수개의 퓨즈들 중 인접하는 퓨즈들의 타단들을 접속하되 하나의 어드레스 비트가 출력되는 퓨즈의 타단과 상기 하나의 어드레스 비트의 반전 신호인 하나의 어드레스 비트 바 신호가 출력되는 퓨즈의 타단을 서로 접속한 다수개의 노드들을 구비하고 상기 노드들에 각각의 제1 전극이 연결되고 게이트는 상기 제2 제어 신호에 연결되며 제2 전극은 접지된 다수개의 NMOS 트랜지스터들; 및
    상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압이 모두 하이 레벨일 경우에만 로우 레벨의 신호를 상기 리던던시 퓨즈 박스의 출력으로서 발생시키고, 상기 NMOS 트랜지스터들의 제1 전극들에 발생하는 전압들 중 어느 하나라도 로우 레벨이면 하이 레벨의 신호를 상기 리던던시 퓨즈 박스의 출력으로서 발생시키는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 논리부는
    상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로 하는 낸드 게이트;
    상기 다수개의 NMOS 트랜지스터들의 제1 전극들의 일부를 입력으로 하는 다른 낸드 게이트; 및
    상기 낸드 게이트의 출력과 상기 다른 낸드 게이트의 출력을 입력으로 하고 상기 리던던시 퓨즈 박스의 출력을 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 리던던시 메모리 셀 어레이 드라이버는
    상기 리던던시 퓨즈 박스의 출력과 상기 내부 클럭 신호를 입력으로 하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전시켜서 상기 리던던시 메모리 셀 어레이 드라이버의 출력을 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 디코더는
    상기 내부 어드레스 신호를 입력으로 하는 낸드 게이트;
    상기 리던던시 퓨즈 박스의 출력을 반전시키는 인버터;
    상기 내부 클럭 신호와 상기 인버터의 출력을 입력으로 하는 다른 낸드 게이트; 및
    상기 낸드 게이트의 출력과 상기 다른 낸드 게이트의 출력을 입력으로 하고 상기 디코더의 출력을 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 노아 게이트의 출력단에 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 일반 메모리 셀 어레이 드라이버는
    상기 디코더의 출력과 상기 내부 클럭 신호를 입력으로 하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전시켜서 상기 일반 메모리 셀 어레이 드라이버의 출력을 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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