KR970024193A - 소형 칩 사이즈와 리던던시 액세스 타임을 갖는 반도체 메모리 디바이스(Semiconductor Memory Device Having Small Chip Size and Redundancy Access Time) - Google Patents

소형 칩 사이즈와 리던던시 액세스 타임을 갖는 반도체 메모리 디바이스(Semiconductor Memory Device Having Small Chip Size and Redundancy Access Time) Download PDF

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Abstract

본 발명은 리던던시 제어 회로(리던던시 퓨즈 회로)와 리던던시 셀 어레이 간의 긴 배선으로 인해 리던던시 액세스의 지연을 방지하며 칩 영역을 증가시키도록 설계된 반도체 메모리 회로에 관한 것이다. 리던던시 셀 어레이(30-32)는 다수의 메모리 셀 어레이(20-23)에 배치되며 대응하는 리던던시 퓨즈 회로(80-82)는 리던던시 워드 드라이버(51-53)의 라인을 형성하도록 각각 배치된다. 예를 들면, 손상 어드레스가 리던던시 퓨즈 회로(80)에서 선택될 때 리던던시 판정 신호 RDN은 모든 센스 증폭기(40, 43 및 44)를 중지시킨다. 리던던시 제어 정보 RED1은 리던던시 셀 어레이(30)를 선택하기 위하여 리던던시 워드 드라이버(51)와 센스 증폭기 제어기(41 및 42)를 선택하도록 지시한다.

Description

소형 칩 사이즈와 리던던시 액세스 타임을 갖는 반도체 메모리 디바이스(Semiconductor Memory Device Having Small Chip Size and Redundancy Access Time)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명에 따른 제1 실시예의 블록도.

Claims (5)

  1. 반도체 메모리 디바이스에 있어서, 노멀 메모리 셀 어레이; 리던던시 메모리 셀 어레이; 리던던시 워드 드라이버; 및 리던던시 제어 회로를 포함하며, 상기 노멀 메모리 셀 어레이는 제1 방향으로 각각 연장하는 다수의 워드 라인, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장하는 다수의 비트 라인, 및 상기 워드 및 비트 라인의 서로 다른 교차부에 각각 위치된 다수의 메모리 셀을 포함하며, 상기 각 비트 라인은 연장부를 제공하도록 상기 제2 방향으로 연장되며, 상기 리던던시 메모리 셀 어레이는 상기 각 비트 라인의 상기 연장부를 가로질러 상기 제1 방향으로 연장되는 적어도 하나의 리던던시 워드 라인, 및 상기 적어도 하나의 리던던시 워드 라인과 상기 비트 라인의 연장선의 서로 다른 교차부에 배치된 리던던시 메모리 셀을 포함하며, 상기 리던던시 워드 드라이버는 리던던시 제어 정보에 응답하여 상기 적어도 하나의 리던던시 워드 라인을 구동하도록 상기 적어도 하나의 리던던시 워드 라인에 결합되며, 상기 리던던시 제어 회로는 자체에 공급되는 어드레스 정보에 응답하여 상기 리던던시 제어 정보를 생성하며, 상기 리던던시 워드 드라이버와 상기 리던던시 제어 회로는 상기 제1 방향으로 선형 배열되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 다수의 노멀 워드 라인을 구동하기 위해 상기 다수의 노멀 워드 라인에 결합되어 있는 노멀 워드 드라이버를 더 포함하며, 상기 노멀 워드 드라이버는 상기 다수의 노멀 워드 라인의 일부를 접속하는 적어도 하나의 노멀 메인 워드 라인을 포함하며, 상기 리던던시 워드 드라이버는 다수의 상기 리던던시 워드 라인을 접속하는 적어도 하나의 리던던시 메인 워드 라인을 포함하며, 상기 다수의 노멀 메인 워드 라인 중의 하나와 상기 리던던시 메인 워드 라인 중의 하나는 같은 수의 상기 메인 워드 라인과 상기 리던던시 워드 라인을 각각 접속하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 반도체 메모리 디바이스에 있어서, 메모리 셀 형성 영역; 리던던시 회로; 및 리던던시 워드 드라이버를 포함하며, 상기 메모리 셀 형성 영역은 제1 방향의 제1 및 제2측과 상기 제1 방향에 수직인 제2 방향의 제3 및 제4측에 의해 정해지며, 상기 제1 방향으로 각각 연장되는 다수의 노멀 워드 라인, 상기 제2 방향으로 연장되는 적어도 하나의 리던던시 워드 라인, 상기 노멀 워드 라인과 상기 적어도 하나의 리던던시 워드 라인을 가로질러 상기 제2 방향으로 각각 연장되는 다수의 비트 라인, 상기 노멀 워드 라인과 상기 비트 라인의 서로 다른 교차부에 각각 배치된 다수의 노멀 메모리 셀, 및 상기 적어도 하나의 리던던시 워드 라인과 상기 비트 라인의 서로 다른 교차부에 각각 배치된 다수의 리던던시 메모리 셀을 포함하며, 상기 리던던시 회로는 상기 메모리 셀 형성 영역의 상기 제3측을 따라 형성되어 리던던시 제어 정보를 생성하도록 어드레스 정보에 응답하며, 상기 리던던시 워드 드라이버는 상기 리던던시 회로와 상기 메모리 셀 형성 영역의 상기 제3측 사이에 형성되어 상기 리던던시 제어 정보에 응답하여 상기 적어도 하나의 리던던시 워드 라인을 구동하도록 상기 적어도 하나의 리던던시 워드 라인에 결합되는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 리던던시 제어 회로는 상기 제1 방향으로 상기 리던던시 워드 드라이버와 일렬로 형성되도록 배치되는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 반도체 메모리 디바이스에 있어서, 다수의 노멀 메모리 셀 어레이; 제1 및 제2 리던던시 메모리 셀 어레이; 제1 리던던시 워드 드라이버; 제2 리던던시 워드 드라이버; 제1 리던던시 제어 회로; 및 제2 리던던시 제어 회로를 포함하며; 상기 다수의 노멀 메모리 셀 어레이는 제1 방향으로 배열되며, 상기 제1 및 제2 리던던시 메모리 셀 어레이는 상기 노멀 메모리 셀 어레이 중의 적어도 하나가 상기 제1 및 제2 리던던시 메모리 셀 어레이 사이에 끼이도록 상기 제1 방향으로 배열되며, 상기 제1 리던던시 메모리 셀 어레이는 상기 제1 방향에 수직인 제2 방향으로 연장하는 적어도 하나의 제1 리던던시 워드 라인을 포함하고 상기 제2 리던던시 메모리 셀 어레이는 상기 제2 방향으로 연장되는 적어도 하나의 제2 리던던시 워드 라인을 포함하며, 상기 제1 리던던시 워드 드라이버는 상기 제2 방향으로 상기 제1 리던던시 메모리 셀 어레이와 일렬로 형성되도록 배치되어 제1 리던던시 제어 정보에 응답하여 상기 적어도 하나의 제1 리던던시 워드 라인을 구동하도록 결합되며, 상기 제2 리던던시 워드 드라이버는 상기 제2 방향으로 상기 제2 리던던시 메모리 셀 어레이와 일렬로 형성되도록 배치되어 제2 리던던시 제어 정보에 응답하여 상기 적어도 하나의 제2 리던던시 워드 라인을 구동하도록 결합되며, 상기 제1 리던던시 제어 회로는 상기 제2 방향으로 상기 제1 리던던시 워드 드라이버와 일렬FH 형성되도록 배치되어 어드레스 정보에 응답하여 상기 제1 리던던시 제어 정보를 생성하며, 상기 제2 리던던시 제어 회로는 상기 제2방향으로 상기 제2 리던던시 워드 드라이버와 일렬로 형성되도록 배치되어 상기 어드레스 정보에 응답하여 상기 제2 리던던시 제어 정보를 생성하는 것을 특징으로 하는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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