JPH02138647A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH02138647A
JPH02138647A JP1198968A JP19896889A JPH02138647A JP H02138647 A JPH02138647 A JP H02138647A JP 1198968 A JP1198968 A JP 1198968A JP 19896889 A JP19896889 A JP 19896889A JP H02138647 A JPH02138647 A JP H02138647A
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JP
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memory
cache memory
memory array
address
bits
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Seiji Yamaguchi
山口　聖司
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はキャッシュメモリに関するものであり、大容量
のキャッシュメモリを内蔵するマイクロプロセッサなど
に利用できるものである。
従来の技術 マイクロプロセッサの性能を向上させるためには１）微
細加工技術の進凰　２）大容量のキャッシュメモリの内
［３）並列処理の採取　４）回路技術の向上などが用い
られている。とりわ（す、大容量のキャッシュメモリを
内蔵させることでマイクロプロセッサが主記憶をアクセ
スする回数を減らすことができるので性能の向上に非常
に有効であム　マイクロプロセッサに内蔵されるキャッ
シュメモリの方式として、ダイレクトマツプ（ｄｉ−ｒ
ｅｃｔ　ｍａｐ）　・セットアソシエティブ（ｓｅｔ　
ａｓｓｏｃｉａ−ｔｉｖｅ）　・フルアソシェティブ（
ｆｕｌｌ　ａｓｓｏｃｉａｔｉｖｅ）の３種類がある。
キャッシュメモリでは１ブロック毎にタグ（Ｔａｇ）と
呼ばれるアドレスの上位ビットとデータとを記憶してい
て、ＣＰＵから転送されてくるアドレスとタグアドレス
との比較を行ない一致している場合にキャツシュヒツト
（Ｃａｃｈｅ　Ｈｉｔ）、不一致の場合をキャッシュミ
ス（Ｃａｃｈｅ　Ｍｉｓｓ）という。ここで、アドレス
の比較を行なう比較器が１個の場合をダイレクトマツプ
方式と呼び、比較器が複数個の場合をセットアソシエテ
ィブ方式と呼び、比較器が各ブロック毎にある場合をフ
ルアソシエティブ方式と呼んでいる。キャッシュメモリ
をマイクロプロセッサに内蔵されるという条件（限られ
たチップ面積のもとでシリコンチップ上に高性能を実現
する）のもとで３表　−船釣にはセットアソシエティブ
方式が採用されている。大容量のセットアソシエティブ
方式のキャッシュメモリを内蔵するマイクロプロセッサ
としては１ｎｔｅ１社などの発表がある。
発明が解決しようとする課題 しかしなが収　セットアソシエティブ方式の構成ではす
べてのセットでアクセス動作が行なわれるた八　すべで
のビット線で充放電が行なわれ消費電力が大きくなる。
このように大容量のキャッシュメモリを内蔵するマイク
ロプロセッサでは集積された素子数が非常に多くかつ動
作が高速化されているために消費電力の増大を招くこと
になム　消費電力の増大によってパッケージ温度および
チップ温度の上昇が起こり素子特性の劣化と信頼性の劣
化を引き起こすので強制冷却等の実装方式を用いなけれ
ばならなくなるのでコストがかかることになる。また　
セットアソシエティブ方式ではセット数が奇数である場
合にチップのレイアウト設計を考えると、メモリアレイ
部分のブロックが奇数個になるた敢　配置する場合比較
的配線等において無駄なスペースを生じやす（−チップ
面積の大規模化は製造面において歩留の低下を招くこと
になる。本発明はマイクロプロセッサに内蔵される大容
量のセットアソシエティブ方式のキャッシュメモリの低
消費電力化を実現することができ、レイアウト設計にお
いてセット数が奇数個の場合にメモリアレイ部分を奇数
個にして配置すると無駄なスペースを生じやすくなるの
で偶数個のメモリアレイ部分に分割することで配置によ
る無駄なスペースを小さくすることが可能なキャッシュ
メモリを提供することを目的とする。
課題を解決するための手段 本発明はセット数をｍ（ｍ＞１の整数）とするセットア
ソシエティブ方式のキャッシュメモリが１ブロック当た
りｎ個（ｎ〉１は２のべき乗）のラインで構成され１ラ
インのビット数をにビットとする場合Ｌ　　ｎ個のメモ
リアレイの部分を有して、前記メモリアレイがｍ×ｋビ
ットを１ワードとして構成されるキャッシュメモリであ
る。
作用 本発明は上述の構成により、キャッシュメモリがアクセ
スされた時に動作するメモリアレイ部分がオフセットア
ドレスのラインを選択するアドレスによってひとつに限
定することができるために低消費電力化に非常に有効で
あａ　また　セット数が奇数個のキャッシュメモリであ
ってもライン毎にメモリアレイを構成しているので、偶
数個のメモリアレイ部分として取り扱うことができるた
八　半導体集積回路のレイアウト設計およびフロアプラ
ンを容易に行なうことができるとともにチツブ面積を有
効利用することができも 実施例 第１図は本発明の第１の実施例におけるキャッシュメモ
リの構成を示すブロック図であム　第１図においてキャ
ッシュメモリはｍ＝３セツト、ｎ＝４ライン、　ｋ＝３
２ビツト、　１＝６４ブロックの場合でクロックφに同
期して動作する構成を示してい腸。櫨１図において２，
４，６．８は１９２ｘ３２ビツトのメモリアレイ部分、
　１２．１４．１６．１８は第１のセラ）１０のデータ
を格納しである６４Ｘ３２ビツトのメモリ部分、２２．
２４．２６．２８は第２のセット２０のデータを格納し
である６４Ｘ３２ビツトのメモリ部分、３２．３４゜３
６、３８は第３のセット３０のデータを格納しである６
４×３２ビツトのメモリ部分、　４２．４４．４６．４
８はメモリアレイ部分の行デコーダ（アドレスＡ［１０
：５］の６ビツトのデコーダ）、５２．５４．５６．５
８は第１のセット１０の出力バッファ、６２．６４．６
６、６８は第２のセット２０の出力バッファ、？２．７
４．７６、７８は第３のセット３０の出力バッファ、８
０はタグメモリ部分および動作状態制御回路であり、８
２はタグメモリ部分の行デコー久　８４は第１のセット
１０のタグアドレスのメモリ部分、８６は第２のセット
２０のタグアドレスのメモリ部分、８８は第３のセット
３０のタグアドレスのメモリ部分、９４は第１のセット
の比較器９６は第２のセットの比較器９８は第３のセッ
トの比較器９２はアドレスＡ［４：３　］の２ビットデ
コーダ、９０は動作状態制御回路であも　すなわ板　各
メモリアレイ部分２，４，６．８は各ライン（アドレス
Ａ［４：３］で選択される）毎にひとまとまりとして構
成されてい、ＬＣＰＵ（図示せず）で生成される３２ビ
ツトのアドレスＡ［３１：Ｏ］はキャッシュメモリでは
下記のように分類して取り扱っていもＡ［３１：１１１
はキャッシュメモリのタグアドレスＡ［１０：５］はキ
ャッシュメモリのブロックを選択するアドレス Ａ［４：３　］はキャッシュメモリのラインを選択する
アドレスセットアソシエティブ方式のキャッシュメモリ
がアクセスされる時にＣＰＵは生成したアドレスＡ［３
１：０　］をキャッシュメモリに転送する。
アドレスＡ［１０：５］の６ビツトはキャッシュメモリ
のブロックを選択するアドレスで、各メモリアレイ部分
の行デコーダ４２．４４．４６．４８およびタグアドレ
スの行デコーダ８２に入力されて６４ブロックの内の１
ブロックを選択すム　−人　アドレスＡ［４：３］の２
ビツトはキャッシュのラインを選択するアドレスで、　
２ビツトデコーダ９２に入力されて動作状態にすべきラ
インアドレスＬＯ，Ｌｌ、　Ｌ２．　Ｌ３の選択を行な
っている。ラインアドレスＬＯ，ＬＬ、　Ｌ２．　Ｌ３
は動作状態制御回路９０に入力されてクロックφとの論
理積をとり動作状態にすべきメモリアレイ部分を選択す
る信号ｓｌ、　ｓ２．　ｓ３．　ｓ４を生成していも　
すなわ杖アドレスＡ［４：３　］によってラインの選択
がなされて、アドレスＡ［１０：５］により行デコーダ
で選択されるブロックが確定した時点で１上　ラインの
選択が制御信号ｓ１．　ｓ２．　ｓ３．　ｓ４によりな
されているので４個のうちのどのメモリアレイ部分を動
作状態にすればよいかを判断することが可能であも　制
御信号ｓｌ、　ｓ２．　ｓ３．　ｓ４によってビット線
の充放電すべきメモリアレイ部分のみを動作させて、そ
れ以外のメモリアレイ部分ではビット線を充電状態を保
持させている。これによって低消費電力化を実現してい
も　アドレスＡ［３１：１１］の上位２１ビツトはキャ
ッシュメモリのタグアドレスのメモリ部分８４．８６．
８８で読み出されたタグアドレスＴＡ　１．　Ｔａ２．
　Ｔａ３と比較器９４、９６．９８で比較されて一致し
ているセットがあるかどうかを調べていも　比較器９４
．９６．９８は比較結果の出力信号旧、　Ｈ２，Ｈ３を
生成して一致しているセットがあればそのセットの比較
結果の出力信号をＨ″にしていも　動作状態制御回路９
０はラインアドレスＬＯ，Ｌｌ、　Ｌ２．　Ｌ３と比較
結果の出力信号旧、　Ｈ２，Ｈ３を入力としてラインア
ドレスと比較結果の出力信号の論理積をとることで制御
信号ｅｌｌ、　ｅ１２．　ｅ１３．　ｅ１４、　ｅ２１
．　ｅ２２．　ｅ２３．　ｅ２４．　ｅ３１．　ｅ３２
．　ｅ３３．　ｅ３４を生成してい４　制御信号ｅ１１
．　ｅ１２．　ｅ１３．　ｅ１４．　ｅ２１．　ｅ２２
．　ｅ２３．　ｅ２４゜ｅ３１．　ｅ３２．　ｅ３３．
　ｅ３４はタグアドレスが一致しているセットが存在し
て、か２　動作状態にあるラインのデータをデータバス
Ｄ［３１：Ｏ］へ読み出すために出力バッファをイネー
ブルにする信号であも　半導体集積回路のレイアウト設
計の観点から考えると、奇数個のメモリアレイ部分を有
する場合と偶数個のメモリアレイ部分を有する場合では
偶数個のメモリアレイ部分のレイアウト設計が容易であ
り、かつデータバスを共有化できるなどの工夫が可能な
ので無駄なスペースが生じにくｔ〜 発明の効果 本発明によれば上述のようにマイクロプロセッサに内蔵
されているセットアソシエティブ方式のキャッシュメモ
リにおいて、アクセスの時に動作状態になるメモリアレ
イ部分としてはｎ個（ｎは２のべき乗）のメモリアレイ
部分のうちの１個だけとなるので低消費電力化に非常に
効果があ４さらにセット数が奇数個のキャッシュメモリ
を、あたかも偶数個のメモリアレイ部分として取り扱う
ことができるので半導体集積回路のレイアウト設計およ
びフロアプランを容易に行なうことができるとともにチ
ップ面積を有効利用することが容易になム
【図面の簡単な説明】
第１図は本発明のキャッシュメモリの一実施例を示すブ
ロック図であ翫

Claims (3)

    【特許請求の範囲】
  1. （１）セット数をｍ（ｍ＞１の整数）とするセットアソ
    シエティブ方式のキャッシュメモリが１ブロック当たり
    ｎ個（ｎ＞１は２のべき乗）のラインで構成され１ライ
    ンのビット数をｋビットとする場合に、ｎ個のメモリア
    レイの部分を有して、前記メモリアレイがｍ×ｋビット
    を１ワードとして構成されることを特徴とする半導体集
    積回路に内蔵されたセットアソシエティブ方式のキャッ
    シュメモリ。
  2. （２）セット数をｍ（ｍ＞１の整数）とするセットアソ
    シエティブ方式のキャッシュメモリが１ブロック当たり
    ｎ個（ｎ＞１は２のべき乗）のラインで構成され１ライ
    ンのビット数をｋビットとする場合に、ｎ個のメモリア
    レイの部分を有して、前記メモリアレイがｍ×ｋビット
    を１ワードとして構成され、前記ｎ個のメモリアレイの
    うちのオフセットアドレスで選択される１個を動作状態
    とし、残りの（ｎ−１）個のメモリアレイを非動作状態
    にすることを特徴とする半導体集積回路に内蔵されたセ
    ットアソシエティブ方式のキャッシュメモリ。
  3. （３）セット数をｍ（ｍ＞１の奇数）とするセットアソ
    シエティブ方式のキャッシュメモリが１ブロック当たり
    ｎ個（ｎ＞１は２のべき乗）のラインで構成され１ライ
    ンのビット数をにビットとする場合に、ｎ個のメモリア
    レイの部分を有して、前記メモリアレイがｍ×ｋビット
    を１ワードとして構成され　前記ｎ個のメモリアレイの
    うちのオフセットアドレスで選択される１個を動作状態
    とし、残りの（ｎ−１）個のメモリアレイを非動作状態
    にすることを特徴とする半導体集積回路に内蔵されたセ
    ットアソシエティブ方式のキャッシュメモリ。
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