JPH06105557B2 - 連想メモリ装置 - Google Patents
連想メモリ装置Info
- Publication number
- JPH06105557B2 JPH06105557B2 JP1166654A JP16665489A JPH06105557B2 JP H06105557 B2 JPH06105557 B2 JP H06105557B2 JP 1166654 A JP1166654 A JP 1166654A JP 16665489 A JP16665489 A JP 16665489A JP H06105557 B2 JPH06105557 B2 JP H06105557B2
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- JP
- Japan
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- word
- associative memory
- data
- random access
- associative
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、VLSIに適した連想メモリ装置に関する。
連想メモリ（Associative Memory、あるいは、Content
Addressable Memory、以下CAMと略す）は、一致をとり
たい内容によって内部をアドレスするメモリである。こ
のCAMは、複数のデータを並列に検索する時に有効であ
る。計算機の分野では、キャッシュメモリのアドレスア
レイ、アドレス変換用のTLB（Translation Lookaside B
uffer）など、各種の利用分野が考えられる。しかし、C
AMのビット当りのコストは通常の座標によってアドレス
するランダムアクセスメモリ（Random Access Memory、
以下RAMと略す）よりも高いために現状では余り利用さ
れていないが、LSIの集積度向に伴ない、今後は多方面
に使用される可能性を持っている。
Addressable Memory、以下CAMと略す）は、一致をとり
たい内容によって内部をアドレスするメモリである。こ
のCAMは、複数のデータを並列に検索する時に有効であ
る。計算機の分野では、キャッシュメモリのアドレスア
レイ、アドレス変換用のTLB（Translation Lookaside B
uffer）など、各種の利用分野が考えられる。しかし、C
AMのビット当りのコストは通常の座標によってアドレス
するランダムアクセスメモリ（Random Access Memory、
以下RAMと略す）よりも高いために現状では余り利用さ
れていないが、LSIの集積度向に伴ない、今後は多方面
に使用される可能性を持っている。
第１図にCAMを用いた従来の連想メモリ装置を示す。10
0,120は、それぞれCAM,RAMのアレイ部分である。110a〜
110nのCAMの各ワードには、検索されるキーが格納され
ている。120a〜120nのRAMの各ワードには、CAMに格納さ
れている各キーに対応したデータが格納されている。CA
MとRAMの各ワードは、信号線130a〜130nにより直接接続
されている。この信号線はCAM側から見るとワード一致
線であり、RAM側から見るとワード選択線になってい
る。信号線140より、検索したいキーを入力すると、CAM
の各ワードに格納されたキーと並列に比較され、一致し
たワードのワード一致線がアサートされる。これによ
り、対応するRAMのワード選択線がアサートされ、一致
キーに属するデータがRAMより、信号線150を介して読出
される。
0,120は、それぞれCAM,RAMのアレイ部分である。110a〜
110nのCAMの各ワードには、検索されるキーが格納され
ている。120a〜120nのRAMの各ワードには、CAMに格納さ
れている各キーに対応したデータが格納されている。CA
MとRAMの各ワードは、信号線130a〜130nにより直接接続
されている。この信号線はCAM側から見るとワード一致
線であり、RAM側から見るとワード選択線になってい
る。信号線140より、検索したいキーを入力すると、CAM
の各ワードに格納されたキーと並列に比較され、一致し
たワードのワード一致線がアサートされる。これによ
り、対応するRAMのワード選択線がアサートされ、一致
キーに属するデータがRAMより、信号線150を介して読出
される。
このようなメモリ装置においての欠点は、CAMおよびRAM
に同時にキーおよびデータを格納することができないこ
とである。すなわち、一担CAMのワードにキーを格納
後、信号線140に同一キーを入力することによりRAMのワ
ード選択線を選択した後、RAMのワードにデータを書込
む必要がある。
に同時にキーおよびデータを格納することができないこ
とである。すなわち、一担CAMのワードにキーを格納
後、信号線140に同一キーを入力することによりRAMのワ
ード選択線を選択した後、RAMのワードにデータを書込
む必要がある。
本発明の目的は、従来装置の欠点を補ない、かつ、従来
装置に比べハードウエアの増加が少量であり、VLSI化に
適した規則構造を持つ連想メモリ装置を提供することに
ある。
装置に比べハードウエアの増加が少量であり、VLSI化に
適した規則構造を持つ連想メモリ装置を提供することに
ある。
本発明では、従来装置の欠点を補なうために、CAM側の
ワード一致線とRAM側のワード選択線の間にセレクタを
設け、セレクタ入力の一方をCAMのワード一致線とし、
他方をCAMのワード選択線とし、セレクタ出力をRAMのワ
ード選択線につなぐ構成にした。
ワード一致線とRAM側のワード選択線の間にセレクタを
設け、セレクタ入力の一方をCAMのワード一致線とし、
他方をCAMのワード選択線とし、セレクタ出力をRAMのワ
ード選択線につなぐ構成にした。
すなわち、本願で開示される代表的な実施形態は、 第１のモードで連想メモリ（210）のキーの比較動作に
従ってランダムアクセスメモリ（220）を連想アクセス
する一方、第２のモードで上記連想メモリのキーの比較
動作と無関係に上記ランダムアクセスメモリを任意にア
クセスする如く構成された連想メモリ装置であって、 上記連想メモリは行方向に配置された複数のワード一致
線（260）およびそれぞれのワード一致線に対応して設
けられた複数のワード選択線（250）と、列方向に配置
された複数のデータ線（310）と、該複数のワード選択
線と該複数のデータ線と該複数のワード一致線とに接続
された複数の連想メモリセル（230）とを有してなり、
該複数の連想メモリセルのそれぞれは上記データ線のデ
ータを格納する手段（T5-T10）と、該格納手段に格納さ
れたデータと上記データ線のデータとを比較し該比較結
果に基づき上記ワード一致線の電位を制御する比較制御
手段（T1-T4）とから構成されてなり、 上記ランダムアクセスメモリは行方向に配置され上記連
想メモリのそれぞれのワード一致線に対応して設けられ
た複数のワード選択線（270）と、列方向に配置された
複数のデータ線（320）と、該複数のワード選択線と該
複数のデータ線とに接続された複数のランダムアクセス
メモリセル（240）とを有してなり、 該連想メモリ装置は、上記連想メモリの上記複数のワー
ド一致線の一致・不一致信号をそれぞれ対応する上記ラ
ンダムアクセスメモリの上記複数のワード選択線に伝達
するか、もしくは上記連想メモリの上記複数のワード選
択線を会して伝達される複数のワード選択信号を上記ラ
ンダムアクセスメモリのそれぞれ対応する上記複数のワ
ード選択線に伝達するための選択手段（280）を上記連
想メモリと上記ランダムアクセスメモリとの間にさらに
具備してなり、 上記選択手段には制御信号（290）が印加され、 上記制御信号が連想動作を行なうための第１の状態であ
る際に、上記選択手段は上記連想メモリの上記複数の比
較制御手段の上記比較結果に基づく複数のワード一致・
不一致信号を上記ランダムアクセスメモリの上記複数の
ワード選択線に伝達せしめることにより上記第１のモー
ドの連想アクセスを実行し、 上記制御信号が上記第１の状態と異なる第２の状態であ
る際に、上記選択手段は上記ランダムアクセスメモリの
上記複数のワード選択線に上記連想メモリの上記複数の
ワード選択線を介して伝達される上記複数のワード選択
信号を伝達せしめることにより上記第２のモードの任意
のアクセスを実行することを特徴とする。
従ってランダムアクセスメモリ（220）を連想アクセス
する一方、第２のモードで上記連想メモリのキーの比較
動作と無関係に上記ランダムアクセスメモリを任意にア
クセスする如く構成された連想メモリ装置であって、 上記連想メモリは行方向に配置された複数のワード一致
線（260）およびそれぞれのワード一致線に対応して設
けられた複数のワード選択線（250）と、列方向に配置
された複数のデータ線（310）と、該複数のワード選択
線と該複数のデータ線と該複数のワード一致線とに接続
された複数の連想メモリセル（230）とを有してなり、
該複数の連想メモリセルのそれぞれは上記データ線のデ
ータを格納する手段（T5-T10）と、該格納手段に格納さ
れたデータと上記データ線のデータとを比較し該比較結
果に基づき上記ワード一致線の電位を制御する比較制御
手段（T1-T4）とから構成されてなり、 上記ランダムアクセスメモリは行方向に配置され上記連
想メモリのそれぞれのワード一致線に対応して設けられ
た複数のワード選択線（270）と、列方向に配置された
複数のデータ線（320）と、該複数のワード選択線と該
複数のデータ線とに接続された複数のランダムアクセス
メモリセル（240）とを有してなり、 該連想メモリ装置は、上記連想メモリの上記複数のワー
ド一致線の一致・不一致信号をそれぞれ対応する上記ラ
ンダムアクセスメモリの上記複数のワード選択線に伝達
するか、もしくは上記連想メモリの上記複数のワード選
択線を会して伝達される複数のワード選択信号を上記ラ
ンダムアクセスメモリのそれぞれ対応する上記複数のワ
ード選択線に伝達するための選択手段（280）を上記連
想メモリと上記ランダムアクセスメモリとの間にさらに
具備してなり、 上記選択手段には制御信号（290）が印加され、 上記制御信号が連想動作を行なうための第１の状態であ
る際に、上記選択手段は上記連想メモリの上記複数の比
較制御手段の上記比較結果に基づく複数のワード一致・
不一致信号を上記ランダムアクセスメモリの上記複数の
ワード選択線に伝達せしめることにより上記第１のモー
ドの連想アクセスを実行し、 上記制御信号が上記第１の状態と異なる第２の状態であ
る際に、上記選択手段は上記ランダムアクセスメモリの
上記複数のワード選択線に上記連想メモリの上記複数の
ワード選択線を介して伝達される上記複数のワード選択
信号を伝達せしめることにより上記第２のモードの任意
のアクセスを実行することを特徴とする。
上述した本発明の代表的な実施形態によれば、第１のモ
ードの連想アクセスと第２のモードの任意のアクセスと
は、連想メモリの複数のワード一致線の一致・不一致信
号をそれぞれ対応するランダムアクセスメモリの複数の
ワード選択線に伝達するか、もしくは連想メモリの複数
のワード選択線を介して伝達される複数のワード選択信
号をランダムアクセスメモリのそれぞれ対応する複数の
ワード選択線に伝達するための選択手段（280）を連想
メモタとランダムアクセスメモリとの間に配置し、この
選択手段（280）にモード切り換え用の制御信号（290）
を印加するだけで良いので、連想メモリとランダムアク
セスメモリとの間にデコーダを配置する必要が無くな
り、連想メモリとランダムアクセスメモリとの間のワー
ド一致線の配線長を短くでき、連想アクセスが高速化さ
れる。
ードの連想アクセスと第２のモードの任意のアクセスと
は、連想メモリの複数のワード一致線の一致・不一致信
号をそれぞれ対応するランダムアクセスメモリの複数の
ワード選択線に伝達するか、もしくは連想メモリの複数
のワード選択線を介して伝達される複数のワード選択信
号をランダムアクセスメモリのそれぞれ対応する複数の
ワード選択線に伝達するための選択手段（280）を連想
メモタとランダムアクセスメモリとの間に配置し、この
選択手段（280）にモード切り換え用の制御信号（290）
を印加するだけで良いので、連想メモリとランダムアク
セスメモリとの間にデコーダを配置する必要が無くな
り、連想メモリとランダムアクセスメモリとの間のワー
ド一致線の配線長を短くでき、連想アクセスが高速化さ
れる。
また、連想メモリとランダムアクセスメモリとの間にデ
コーダを配置する必要が無くなるので、連想メモリのエ
ントリーとランダムアクセスメモリのエントリーをデー
タ線方向もくしはワード選択線方向で高密度に積層する
ことができ、連想メモリ装置を高集積密度とできる（第
２図参照）。
コーダを配置する必要が無くなるので、連想メモリのエ
ントリーとランダムアクセスメモリのエントリーをデー
タ線方向もくしはワード選択線方向で高密度に積層する
ことができ、連想メモリ装置を高集積密度とできる（第
２図参照）。
一方、代替技術として、連想メモリとランダムアクセス
メモリとの間にデコータを配置し、このデコーダから連
想メモリとランダムアクセスメモリとにそれぞれワード
選択信号を供給して、第２のモードの任意のアクセスを
実行する方法も可能であるが、連想メモリとランダムア
クセスメモリとの間のワード一致線の配線長が長くな
り、連想アクセスが高速化できない、連想メモリのエン
トリーとランダムアクセスメモリのエントリーとデータ
線方向もしくはワード選択線方向で高密度に積層できな
いと言う欠点が生じる。
メモリとの間にデコータを配置し、このデコーダから連
想メモリとランダムアクセスメモリとにそれぞれワード
選択信号を供給して、第２のモードの任意のアクセスを
実行する方法も可能であるが、連想メモリとランダムア
クセスメモリとの間のワード一致線の配線長が長くな
り、連想アクセスが高速化できない、連想メモリのエン
トリーとランダムアクセスメモリのエントリーとデータ
線方向もしくはワード選択線方向で高密度に積層できな
いと言う欠点が生じる。
本発明のその他の目的と特徴とは、以下の実施例から明
らかとなろう。
らかとなろう。
以下、本発明の一実施例を図面により詳細に説明する。
第２図は、連想メモリ装置の全体構成を示した図であ
る。この装置はCAMアレイ210とRAMアレイ220の２つのア
レイ部を持つ。CAMアレイはｌビットxnワード構成であ
り、各ビットは１つのCAMセル230から成る。CAMアレイ
の各ワードは、ｌ個のCAMセル230で構成され、各セルは
ワード単位にCAM側ワード選択線250（Wo〜Wn）と、ワー
ド一致線260に接続されている。ワード一致線260の一端
には負荷MOSトランジスタ300が接続され、負荷MOSトラ
ンジスタ300の片側は電源（Vcc）につながれる。また、
CAMアレイ210の各セル230は、ビットごとにデータ線310
（Ao,▲▼〜Al,▲▼）に接続される。各ビット
のデータ線は、極性の異なる２本の線から成る。
第２図は、連想メモリ装置の全体構成を示した図であ
る。この装置はCAMアレイ210とRAMアレイ220の２つのア
レイ部を持つ。CAMアレイはｌビットxnワード構成であ
り、各ビットは１つのCAMセル230から成る。CAMアレイ
の各ワードは、ｌ個のCAMセル230で構成され、各セルは
ワード単位にCAM側ワード選択線250（Wo〜Wn）と、ワー
ド一致線260に接続されている。ワード一致線260の一端
には負荷MOSトランジスタ300が接続され、負荷MOSトラ
ンジスタ300の片側は電源（Vcc）につながれる。また、
CAMアレイ210の各セル230は、ビットごとにデータ線310
（Ao,▲▼〜Al,▲▼）に接続される。各ビット
のデータ線は、極性の異なる２本の線から成る。
一方、RAMアレイ220はｍビットxnワード構成であり、各
ビットは１つのRAMセル240から成る。RAMアレイ240の各
ワードは、ｍ個のRAMセル240で構成され、各セルはワー
ド単位にRAM側ワード選択線（Xo〜Xn）270に接続されて
いる。また、RAMアレイ220の各セル240は、ビットごと
にデータ線（Do,▲▼〜Dm,▲▼）320に接続さ
れている。各ビットのデータ線は、極性の異なる２本の
線から成る。
ビットは１つのRAMセル240から成る。RAMアレイ240の各
ワードは、ｍ個のRAMセル240で構成され、各セルはワー
ド単位にRAM側ワード選択線（Xo〜Xn）270に接続されて
いる。また、RAMアレイ220の各セル240は、ビットごと
にデータ線（Do,▲▼〜Dm,▲▼）320に接続さ
れている。各ビットのデータ線は、極性の異なる２本の
線から成る。
CAMアレイ210とRAMアレイ220の間には、２入力ｎビット
のセレクタ280がある。セレクタ280の各ビットは、CAM
アレイ210、RAMアレイ220のワードに対応させる。セレ
クタ280の１つの入力は、CAMアレイ210のワード一致線2
60が接続され、他方の入力には、CAM側ワード選択線250
が接続される。セレクタ280の出力は、RAM側ワード選択
線270に接続される。セレクタ280の入力選択は、セレク
タ制御線（以下、SCという）290によって制御される。
すなわち、SC290がアサートされると、ワード一致線260
側が選択され、SC290がネゲートされると、CAM側ワード
選択線250側が選択される。
のセレクタ280がある。セレクタ280の各ビットは、CAM
アレイ210、RAMアレイ220のワードに対応させる。セレ
クタ280の１つの入力は、CAMアレイ210のワード一致線2
60が接続され、他方の入力には、CAM側ワード選択線250
が接続される。セレクタ280の出力は、RAM側ワード選択
線270に接続される。セレクタ280の入力選択は、セレク
タ制御線（以下、SCという）290によって制御される。
すなわち、SC290がアサートされると、ワード一致線260
側が選択され、SC290がネゲートされると、CAM側ワード
選択線250側が選択される。
以上、該装置の構成は規則的であり、LSIで実現し易い
構造となっている。
構造となっている。
第３図，第４図は、それぞれCAMセル230とRAMセル240の
回路例を示したものである。第３図のMOSトランジスタT
5〜T8，第４図のT11〜T14はスタティックなフリップ・
フロップを構成し、１ビットのデータが格納される。こ
のデータは、CAM側ワード選択線（Wi）250、あるいは、
RAM側ワード選択線（Xi）270をアサートすることによ
り、MOSトランジスタT9，T10あるいは、T15，T16かオン
状態になり、データ線（Aj,▲▼）310、あるいは、
データ線（Dk,▲▼）320より読出される。書込む場
合には、ワード選択線をアサートして、データ線にデー
タを流す。
回路例を示したものである。第３図のMOSトランジスタT
5〜T8，第４図のT11〜T14はスタティックなフリップ・
フロップを構成し、１ビットのデータが格納される。こ
のデータは、CAM側ワード選択線（Wi）250、あるいは、
RAM側ワード選択線（Xi）270をアサートすることによ
り、MOSトランジスタT9，T10あるいは、T15，T16かオン
状態になり、データ線（Aj,▲▼）310、あるいは、
データ線（Dk,▲▼）320より読出される。書込む場
合には、ワード選択線をアサートして、データ線にデー
タを流す。
第３図のCAMセル230は、フリップ・フロップT5〜T8に格
納されたデータと、データ線310上のデータが一致する
か否かを判定する機能を持つ。MOSトランジスタT1〜T4
がその機能を受け持つ部分で、不一致の場合には、T1と
T2が両方共オン状態になるか、あるいは、T3とT4が両方
共オン状態になり、ワード一致線260が接地される。第
２図に示す様に、ワード一致線260はワードを構成するC
AMセル230の全ビットにつながっているために、データ
線310に流すｌビットのデータとCAMアレイ210のワード
に格納されているデータが不一致の場合には、対応する
ワード一致線260に接地され、すなわち、ネゲート状態
になる。逆に一致した場合には、高い電圧レベルを持
ち、アサート状態になる。この様に、CAMアレイ210のデ
ータ線310にデータを流すことにより、各ワードの内容
が検索され、一致したワードに対するワード一致線260
がアサートされる。
納されたデータと、データ線310上のデータが一致する
か否かを判定する機能を持つ。MOSトランジスタT1〜T4
がその機能を受け持つ部分で、不一致の場合には、T1と
T2が両方共オン状態になるか、あるいは、T3とT4が両方
共オン状態になり、ワード一致線260が接地される。第
２図に示す様に、ワード一致線260はワードを構成するC
AMセル230の全ビットにつながっているために、データ
線310に流すｌビットのデータとCAMアレイ210のワード
に格納されているデータが不一致の場合には、対応する
ワード一致線260に接地され、すなわち、ネゲート状態
になる。逆に一致した場合には、高い電圧レベルを持
ち、アサート状態になる。この様に、CAMアレイ210のデ
ータ線310にデータを流すことにより、各ワードの内容
が検索され、一致したワードに対するワード一致線260
がアサートされる。
第２図の連想メモリ装置は、概略２つのモードを持つ。
１つのモードでは、CAMアレイ210の連想機能を生かし、
その連想結果に従がってRAMアレイ220をアクセスする。
これは、SC290をアサートすることにより実現される。
前述した様に、この状態では、セレクタ280を介して、C
AMアレイ210とRAMアレイ220の各ワードのワード一致線2
60とRAM側ワード選択線270がつながる。このため、CAM
側データ線310にデータを流すと、そのデータと一致し
た内容が格納されているCAMアレイ210のワードに対応す
るワード一致線260がアサートされ、更に、対応するRAM
アレイ220のワード選択線270がアサートされ、RAM側デ
ータ線320にそのワードに格納されたデータが読出され
る。また、この状態でRAM側データ線320にデータを与え
れば、選択されたワードにはそのデータが書込まれる。
１つのモードでは、CAMアレイ210の連想機能を生かし、
その連想結果に従がってRAMアレイ220をアクセスする。
これは、SC290をアサートすることにより実現される。
前述した様に、この状態では、セレクタ280を介して、C
AMアレイ210とRAMアレイ220の各ワードのワード一致線2
60とRAM側ワード選択線270がつながる。このため、CAM
側データ線310にデータを流すと、そのデータと一致し
た内容が格納されているCAMアレイ210のワードに対応す
るワード一致線260がアサートされ、更に、対応するRAM
アレイ220のワード選択線270がアサートされ、RAM側デ
ータ線320にそのワードに格納されたデータが読出され
る。また、この状態でRAM側データ線320にデータを与え
れば、選択されたワードにはそのデータが書込まれる。
連想メモリ装置のもう１つのモードは、装置全体を通常
のRAMアレイと同じ様に使用するモードである。これ
は、SC290をネゲートすることにより実現される。この
状態では、セレクタ280を介して、CAMアレイ210とRAMア
レイ220の各ワードのCAM側ワード選択線250とRAM側ワー
ド選択線270がつながる。このため、装置全体として
（ｌ＋ｍ）ビット×ｎワードのRAMアレイが構成された
ことになる。CAM側ワード選択線250をアサートすること
により、対応するRAM側ワード選択線270もアサートさ
れ、全体として（ｌ＋ｍ）ビットのセルのワード選択線
がアサートされたことになる。これにより、CAMアレ
イ、RAMアレイの同一ワードに対する読出し／書込みが
同時に可能となる。
のRAMアレイと同じ様に使用するモードである。これ
は、SC290をネゲートすることにより実現される。この
状態では、セレクタ280を介して、CAMアレイ210とRAMア
レイ220の各ワードのCAM側ワード選択線250とRAM側ワー
ド選択線270がつながる。このため、装置全体として
（ｌ＋ｍ）ビット×ｎワードのRAMアレイが構成された
ことになる。CAM側ワード選択線250をアサートすること
により、対応するRAM側ワード選択線270もアサートさ
れ、全体として（ｌ＋ｍ）ビットのセルのワード選択線
がアサートされたことになる。これにより、CAMアレ
イ、RAMアレイの同一ワードに対する読出し／書込みが
同時に可能となる。
本発明の連想メモリ装置は、規則的な構造をしているた
めVLSI化に適し、また機能的には、CAMアレイの連想結
果によるRAMアレイのアクセスと、連想メモリ装置の連
想メモリアレイとランダムアクセスメモリアレイとの両
者をRAMとして使用することが可能となる。このため、
極めて融通性の高い、また、応用範囲の広い連想メモリ
装置が提供できる。
めVLSI化に適し、また機能的には、CAMアレイの連想結
果によるRAMアレイのアクセスと、連想メモリ装置の連
想メモリアレイとランダムアクセスメモリアレイとの両
者をRAMとして使用することが可能となる。このため、
極めて融通性の高い、また、応用範囲の広い連想メモリ
装置が提供できる。
第１図は従来装置の構成図、第２図は本発明の実施例を
示す全体構成図、第３図はCAMセルの回路図、第４図はR
AMセルの回路図である。 210…CAMアレイ、220…RAMアレイ、230…CAMセル、240
…RAMセル、250…CAM側ワード選択線、260…ワード一致
線、270…RAM側ワード選択線、280…セレクタ、290…セ
レクタ制御線、300…負荷MOSトランジスタ、310…CAM側
データ線、320…RAM側データ線。
示す全体構成図、第３図はCAMセルの回路図、第４図はR
AMセルの回路図である。 210…CAMアレイ、220…RAMアレイ、230…CAMセル、240
…RAMセル、250…CAM側ワード選択線、260…ワード一致
線、270…RAM側ワード選択線、280…セレクタ、290…セ
レクタ制御線、300…負荷MOSトランジスタ、310…CAM側
データ線、320…RAM側データ線。
Claims (6)
- 【請求項１】第１のモードで連想メモリのキーの比較動
作に従ってランダムアクセスメモリを連想アクセスする
一方、第２のモードで上記連想メモリのキーの比較動作
と無関係に上記ランダムアクセスメモリを任意にアクセ
スする如く構成された連想メモリ装置であって、 上記連想メモリは行方向に配置された複数のワード一致
線およびそれぞれのワード一致線に対応して設けられた
複数のワード選択線と、列方向に配置された複数のデー
タ線と、該複数のワード選択線と該複数のデータ線と該
複数のワード一致線とに接続された複数の連想メモリセ
ルとを有してなり、該複数の連想メモリセルのそれぞれ
は上記データ線のデータを格納する手段と、該格納手段
に格納されたデータと上記データ線のデータとを比較し
該比較結果に基づき上記ワード一致線の電位を制御する
比較制御手段とから構成されてなり、 上記ランダムアクセスメモリは行方向に配置され上記連
想メモリのそれぞれのワード一致線に対応して設けられ
た複数のワード選択線と、列方向に配置された複数のデ
ータ線と、該複数のワード選択線と該複数のデータ線と
に接続された複数のランダムアクセスメモリセルとを有
してなり、 該連想メモリ装置は、上記連想メモリの上記複数のワー
ド一致線の一致・不一致信号をそれぞれ対応する上記ラ
ンダムアクセスメモリの上記複数のワード選択線に伝達
するか、もしくは上記連想メモリの上記複数のワード選
択線を介して伝達される複数のワード選択信号を上記ラ
ンダムアクセスメモリのそれぞれ対応する上記複数のワ
ード選択線に伝達するための選択手段を上記連想メモリ
と上記ランダムアクセスメモリとの間にさらに具備して
なり、 上記選択手段には制御信号が印加され、 上記制御信号が連想動作を行なうための第１の状態であ
る際に、上記選択手段は上記連想メモリの上記複数の比
較制御手段の上記比較結果に基づく複数のワード一致・
不一致信号を上記ランダムアクセスメモリの上記複数の
ワード選択線に伝達せしめることにより上記第１のモー
ドの連想アクセスを実行し、 上記制御信号が上記第１の状態と異なる第２の状態であ
る際に、上記選択手段は上記ランダムアクセスメモリの
上記複数のワード選択線に上記連想メモリの上記複数の
ワード選択線を介して伝達される上記複数のワード選択
信号を伝達せしめることにより上記第２のモードの任意
のアクセスを実行することを特徴とする連想メモリ装
置。 - 【請求項２】上記連想メモリの上記格納手段に格納され
た上記データと上記連想メモリの上記データ線の上記デ
ータとが一致する際に上記比較制御手段は上記ワード一
致線の電位を第１の電位に制御し、上記連想メモリの上
記格納手段に格納された上記データと上記連想メモリの
上記データ線の上記データとが不一致の際に上記比較制
御手段は上記ワード一致線の電位を上記第１の電位と異
なる第２の電位に制御することを特徴とする特許請求の
範囲第１項記載の連想メモリ装置。 - 【請求項３】上記連想メモリ装置は計算機のキャッシュ
メモリ又はトランスレーション・ルックアサイド・バッ
ファであることを特徴とする特許請求の範囲第２項記載
の連想メモリ装置。 - 【請求項４】上記連想メモリ装置はLSIチップに形成さ
れる連想メモリ装置であることを特徴とする特許請求の
範囲至第３項記載の連想メモリ装置。 - 【請求項５】上記制御信号が上記第２の状態である際
に、上記連想メモリと上記ランダムアクセスメモリにデ
ータをそれぞれ書き込むことを特徴とする特許請求の範
囲第１項乃至第４項のいずれかに記載の連想メモリ装
置。 - 【請求項６】上記連想メモリは上記格納手段としてのス
タティック形MOSフリップ・フロップと、上記比較制御
手段としての複数のMOSトランジスタと、転送MOSトラン
ジスタとにより構成され、該転送MOSトランジスタのゲ
ートは上記連想メモリの上記ワード選択線に接続され、
該スタティック形MOSフリップ・フロップの情報保持ノ
ードは該転送MOSトランジスタのソース・ドレイン経路
を介して上記連想メモリの上記データ線に接続され、 上記ランダムアクセスメモリセルはスタティック形MOS
フリップ・フロップと、転送MOSトランジスタとにより
構成され、該転送MOSトランジスタのゲートは上記ラン
ダムアクセスメモリの上記ワード選択線に接続され、該
スタティック形MOSフリップ・フロップの情報保持ノー
ドは該転送MOSトランジスタのソース・ドレイン経路を
介して上記ランダムアクセスメモリの上記データ線に接
続されてなるとこを特徴とする特許請求の範囲第５項記
載の連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166654A JPH06105557B2 (ja) | 1989-06-30 | 1989-06-30 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166654A JPH06105557B2 (ja) | 1989-06-30 | 1989-06-30 | 連想メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242012A Division JPS60136097A (ja) | 1983-12-23 | 1983-12-23 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198098A JPH02198098A (ja) | 1990-08-06 |
| JPH06105557B2 true JPH06105557B2 (ja) | 1994-12-21 |
Family
ID=15835274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166654A Expired - Lifetime JPH06105557B2 (ja) | 1989-06-30 | 1989-06-30 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105557B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146493A (ja) * | 1983-02-10 | 1984-08-22 | Matsushita Electric Ind Co Ltd | 連想記憶装置 |
-
1989
- 1989-06-30 JP JP1166654A patent/JPH06105557B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198098A (ja) | 1990-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |