JPH04249945A - 信号伝送方法及び回路 - Google Patents
信号伝送方法及び回路Info
- Publication number
- JPH04249945A JPH04249945A JP2217641A JP21764190A JPH04249945A JP H04249945 A JPH04249945 A JP H04249945A JP 2217641 A JP2217641 A JP 2217641A JP 21764190 A JP21764190 A JP 21764190A JP H04249945 A JPH04249945 A JP H04249945A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- transmission line
- resistor
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008054 signal transmission Effects 0.000 title claims abstract description 37
- 230000005540 biological transmission Effects 0.000 claims abstract description 91
- 238000000034 method Methods 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 7
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 101001046426 Homo sapiens cGMP-dependent protein kinase 1 Proteins 0.000 description 10
- 102100022422 cGMP-dependent protein kinase 1 Human genes 0.000 description 10
- 101001046427 Homo sapiens cGMP-dependent protein kinase 2 Proteins 0.000 description 6
- 102100022421 cGMP-dependent protein kinase 2 Human genes 0.000 description 6
- 101150046174 NIP2-1 gene Proteins 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号伝送方式及び回路に関し、例えば、Ｃ
ＭＯＳ（相補型ＭＯＳ）又はバイポーラ・ＣＭＯＳ回路
を基本として構成されるディジタル処理装置間又はその
機能ブロック間における信号伝送方式及び回路に利用し
て特に有効な技術に関するものである。
ＭＯＳ（相補型ＭＯＳ）又はバイポーラ・ＣＭＯＳ回路
を基本として構成されるディジタル処理装置間又はその
機能ブロック間における信号伝送方式及び回路に利用し
て特に有効な技術に関するものである。
ＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路を基本として構
成されることで、所定の高速性能を得つつ高集積化及び
低消費電力化を図ったディジタル処理装置がある。この
ようなディジタル処理装置において、各機能ブロック間
で伝達される信号はＭＯＳレベルとされ、例えば５Ｖの
ような比較的大きな信号振幅を持つものとされる。この
ため、ディジタル処理装置が大規模化され機能ブロック
間の距離が長くなるにしたがって、これらの機能ブロッ
ク間の信号伝送方式がシステム性能を左右する重要なフ
ァクタとなる。
成されることで、所定の高速性能を得つつ高集積化及び
低消費電力化を図ったディジタル処理装置がある。この
ようなディジタル処理装置において、各機能ブロック間
で伝達される信号はＭＯＳレベルとされ、例えば５Ｖの
ような比較的大きな信号振幅を持つものとされる。この
ため、ディジタル処理装置が大規模化され機能ブロック
間の距離が長くなるにしたがって、これらの機能ブロッ
ク間の信号伝送方式がシステム性能を左右する重要なフ
ァクタとなる。
これに対処するため、本願発明者等は、この発明に先立
って、第８図に示されるような信号伝送方式を開発し、
出願した。
って、第８図に示されるような信号伝送方式を開発し、
出願した。
すなわち、第８図において、ディジタル処理装置は、異
なる電子回路パッケージＰＫＧ１及びＰＫＧ２に実装さ
れＭＯＳレベルの信号を授受する大規模集積回路装置Ｖ
ＬＳＩ１及びＶＬＳＩ２を含み、これらの電子回路パッ
ケージ間には、コネクタＣＯＮ１及びＣＯＮ２を介して
結合されるツイストペア線（２本対線）のような伝送線
路Ｌ０等が設けられる、送信側の大規模集積回路装置Ｖ
ＬＳＩ１は、一対のインバーテッドプッシュプル出力回
路からなる単位送信回路ＵＢＤを含み、その出力端子は
、直列抵抗Ｒ１及びＲ２を介して上記伝送線路Ｌ０に結
合される。一方、受信側の大規模集積回路装置ＶＬＳＩ
２は、レベルシフト回路ＬＳ及びセンスアンプＳＡから
なる単位受信回路ＵＢＲを含み、その入力端子すなわち
伝送線路Ｌ０の受信端には、抵抗Ｒ４〜Ｒ６からなるデ
ルタ型の終端回路が設けられる。
なる電子回路パッケージＰＫＧ１及びＰＫＧ２に実装さ
れＭＯＳレベルの信号を授受する大規模集積回路装置Ｖ
ＬＳＩ１及びＶＬＳＩ２を含み、これらの電子回路パッ
ケージ間には、コネクタＣＯＮ１及びＣＯＮ２を介して
結合されるツイストペア線（２本対線）のような伝送線
路Ｌ０等が設けられる、送信側の大規模集積回路装置Ｖ
ＬＳＩ１は、一対のインバーテッドプッシュプル出力回
路からなる単位送信回路ＵＢＤを含み、その出力端子は
、直列抵抗Ｒ１及びＲ２を介して上記伝送線路Ｌ０に結
合される。一方、受信側の大規模集積回路装置ＶＬＳＩ
２は、レベルシフト回路ＬＳ及びセンスアンプＳＡから
なる単位受信回路ＵＢＲを含み、その入力端子すなわち
伝送線路Ｌ０の受信端には、抵抗Ｒ４〜Ｒ６からなるデ
ルタ型の終端回路が設けられる。
これらのことから、伝送線路Ｌ０を介して伝達される信
号は、直列抵抗Ｒ１及びＲ２ならびに終端抵抗Ｒ４〜Ｒ
６によって分圧されることでその信号振幅が圧縮・低減
されるとともに、その直流レベルがレベルシフト回路Ｌ
ＳによってセンスアンプＳＡの感度が最大となる所定の
レベルにシフトされる。その結果、比較的簡素なＣＭＯ
Ｓ回路を基本として、小振幅・低消費電力の信号伝送方
式が実現されるものである。なお、単位受信回路ＵＢＲ
入力インピーダンスは、一対の差動ＭＯＳＦＥＴＱ１５
及びＱ１６のゲートを入力とするため、極めて大きなも
のとなる。このため、終端抵抗Ｒ４〜Ｒ６からなるデル
タ型終端回路は、単位受信回路ＵＢＲの入力インピーダ
ンスを意識することなく、比較的容易に伝送線路Ｌ０の
特性インピーダンスに整合される。
号は、直列抵抗Ｒ１及びＲ２ならびに終端抵抗Ｒ４〜Ｒ
６によって分圧されることでその信号振幅が圧縮・低減
されるとともに、その直流レベルがレベルシフト回路Ｌ
ＳによってセンスアンプＳＡの感度が最大となる所定の
レベルにシフトされる。その結果、比較的簡素なＣＭＯ
Ｓ回路を基本として、小振幅・低消費電力の信号伝送方
式が実現されるものである。なお、単位受信回路ＵＢＲ
入力インピーダンスは、一対の差動ＭＯＳＦＥＴＱ１５
及びＱ１６のゲートを入力とするため、極めて大きなも
のとなる。このため、終端抵抗Ｒ４〜Ｒ６からなるデル
タ型終端回路は、単位受信回路ＵＢＲの入力インピーダ
ンスを意識することなく、比較的容易に伝送線路Ｌ０の
特性インピーダンスに整合される。
直列抵抗と終端抵抗による振幅低減を図った小振幅・低
消費電力の信号伝送方式については、例えば、特願平１
−３０２５１５号に記載されている。
消費電力の信号伝送方式については、例えば、特願平１
−３０２５１５号に記載されている。
しかしながら、ディジタル処理装置の高速化が進み、伝
送線路を介して伝達される信号のビットレートが高速化
されるにしたがって、上記のような信号伝送方式にも次
のような問題点があることが、本願発明者等によって明
らかとなった、すなわち、伝送線路を介して伝達される
信号のビットレートが高速化されると、それまで問題に
ならなかった単位受信回路ＵＢＲの入力容量つまり差動
ＭＯＳＦＥＴＱ１５及びＱ１６のゲート容量が悪影響を
及ぼし、伝送線路Ｌ０の受信端において信号の反射を生
じさせる。また、上記信号伝送方式では、伝送線路Ｌ０
の受信端に抵抗Ｒ４〜Ｒ６からなる終端回路が設けられ
るが、送信端には終端回路が設けられない。このため、
受信端で生じた反射ノイズは、第４図に示されるように
、伝送線路Ｌ０の単位長あたりの伝播速度τと線路長ｌ
との積の２倍つまり２τｌを周期として繰り返し反射さ
れる。その結果、これらの反射信号による符号間干渉に
よってジッタが増大し、ディジタル処理装置の動作が不
安定なものとなる。
送線路を介して伝達される信号のビットレートが高速化
されるにしたがって、上記のような信号伝送方式にも次
のような問題点があることが、本願発明者等によって明
らかとなった、すなわち、伝送線路を介して伝達される
信号のビットレートが高速化されると、それまで問題に
ならなかった単位受信回路ＵＢＲの入力容量つまり差動
ＭＯＳＦＥＴＱ１５及びＱ１６のゲート容量が悪影響を
及ぼし、伝送線路Ｌ０の受信端において信号の反射を生
じさせる。また、上記信号伝送方式では、伝送線路Ｌ０
の受信端に抵抗Ｒ４〜Ｒ６からなる終端回路が設けられ
るが、送信端には終端回路が設けられない。このため、
受信端で生じた反射ノイズは、第４図に示されるように
、伝送線路Ｌ０の単位長あたりの伝播速度τと線路長ｌ
との積の２倍つまり２τｌを周期として繰り返し反射さ
れる。その結果、これらの反射信号による符号間干渉に
よってジッタが増大し、ディジタル処理装置の動作が不
安定なものとなる。
この発明の目的は、伝送線路の送信端における反射ノイ
ズを抑え、ジッタの抑制を図った信号伝送方式及び回路
を提供することにある。
ズを抑え、ジッタの抑制を図った信号伝送方式及び回路
を提供することにある。
この発明の他の目的は、ＣＭＯＳ又はバイポーラ・ＣＭ
ＯＳ回路を基本構成とするディジタル処理装置の装置間
又は機能ブロック間伝送に適した信号伝送方式及び回路
を提供し、その動作の安定化を図ることにある。
ＯＳ回路を基本構成とするディジタル処理装置の装置間
又は機能ブロック間伝送に適した信号伝送方式及び回路
を提供し、その動作の安定化を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一対のインバーテッドプッシュプル出力回路
を含む信号送信回路の出力端子と伝送線路との間に一対
の直列抵抗を設けるとともに、これらの直列抵抗の伝送
線路側にその特性インピーダンスに整合された並列抵抗
を設ける。また、伝送線路の受信端にその特性インピー
ダンスに整合された終端抵抗を設けるとともに、伝送線
路を介して伝達される信号の受信端における信号振幅を
上記直列抵抗及び並列抵抗ならびに終端抵抗により圧縮
し、高インピーダンスのレベルシフト回路を含む信号受
信回路によって増幅する。
を含む信号送信回路の出力端子と伝送線路との間に一対
の直列抵抗を設けるとともに、これらの直列抵抗の伝送
線路側にその特性インピーダンスに整合された並列抵抗
を設ける。また、伝送線路の受信端にその特性インピー
ダンスに整合された終端抵抗を設けるとともに、伝送線
路を介して伝達される信号の受信端における信号振幅を
上記直列抵抗及び並列抵抗ならびに終端抵抗により圧縮
し、高インピーダンスのレベルシフト回路を含む信号受
信回路によって増幅する。
上記した手段によれば、伝送線路の受信端において発生
した反射ノイズを送信端側で抑え、ジッタを抑制しつつ
、比較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電
力の信号伝送方式を実現できる。その結果、ＣＭＯＳ又
はバイポーラ・ＣＭＯＳ回路を基本構成とするディジタ
ル処理装置の装置間又は機能ブロック間における信号伝
送を高速化しつつ、その動作を安定化できる。
した反射ノイズを送信端側で抑え、ジッタを抑制しつつ
、比較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電
力の信号伝送方式を実現できる。その結果、ＣＭＯＳ又
はバイポーラ・ＣＭＯＳ回路を基本構成とするディジタ
ル処理装置の装置間又は機能ブロック間における信号伝
送を高速化しつつ、その動作を安定化できる。
第１図には、この発明が通用された信号伝送方式及び回
路を用いるディジタル処理装置の一実施例の部分的な回
路ブロック図が示されている。また、第２図及び第３図
には、第１図のディジタル処理装置の一実施例の信号波
形図が示され、第５図には、第１図のディジタル処理装
置を構成する電子回路パッケージＰＫＧ１の一実施例の
配置図が示されている。これらの図をもとに、この実施
例のディジタル処理装置の構成と動作及びレイアウトの
概要ならびにその特徴について説明する。
路を用いるディジタル処理装置の一実施例の部分的な回
路ブロック図が示されている。また、第２図及び第３図
には、第１図のディジタル処理装置の一実施例の信号波
形図が示され、第５図には、第１図のディジタル処理装
置を構成する電子回路パッケージＰＫＧ１の一実施例の
配置図が示されている。これらの図をもとに、この実施
例のディジタル処理装置の構成と動作及びレイアウトの
概要ならびにその特徴について説明する。
なお、以下の回路ブロック図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ、この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であり、矢印の付
されないＮチャンネルＭＯＳＦＥＴと区別して示される
。
（バックゲート）部に矢印が付されるＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ、この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であり、矢印の付
されないＮチャンネルＭＯＳＦＥＴと区別して示される
。
この実施例のディジタル処理装置は、特に制限されない
が、総合ディジタル通信網つまりＩＳＤＮ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔｌ Ｎｅｔ
ｗｏｒｋＳｙｓｔｅｍ）のＡＴＭ（Ａｓｙｎｃｂｒｏｎ
ｏｕｓ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｏｄｅ）交換機
に含まれる、ディジタル処理装置は、特に制限されない
が、一つ又は複数の架体に搭載される多数の電子回路パ
ッケージを含み、これらのパッケージは、ツイストペア
線（２本対線）やフラットケーブル等の伝送線路を介し
て互いに結合される。この実施例において、ディジタル
処理装置を構成する各電子回路パッケージは、特に制限
されないが、ＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路を
基本として構成され、その内部信号レベルは、約５Ｖを
振幅とするＭＯＳレベルとされる。これにより、所定の
高速性能を実現しつつ、ディジタル処理装置の高集積化
及び低消費電力化が図られる。なお、第１図には、ディ
ジタル処理装置を構成する電子回路パッケージのうち、
ツイストペア線Ｌ０を介して結合される２個の電子回路
パッケージＰＫＧ１及びＰＫＧ２が例示的に示されてい
る。これらの電子回路パッケージは、それぞれディジタ
ル処理装置の異なる機能ブロックを構成する。以下、こ
れらのパッケージを例に、かつ電子回路パッケージ間の
信号伝送方式を中心として、説明を進める。
が、総合ディジタル通信網つまりＩＳＤＮ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔｌ Ｎｅｔ
ｗｏｒｋＳｙｓｔｅｍ）のＡＴＭ（Ａｓｙｎｃｂｒｏｎ
ｏｕｓ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｏｄｅ）交換機
に含まれる、ディジタル処理装置は、特に制限されない
が、一つ又は複数の架体に搭載される多数の電子回路パ
ッケージを含み、これらのパッケージは、ツイストペア
線（２本対線）やフラットケーブル等の伝送線路を介し
て互いに結合される。この実施例において、ディジタル
処理装置を構成する各電子回路パッケージは、特に制限
されないが、ＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路を
基本として構成され、その内部信号レベルは、約５Ｖを
振幅とするＭＯＳレベルとされる。これにより、所定の
高速性能を実現しつつ、ディジタル処理装置の高集積化
及び低消費電力化が図られる。なお、第１図には、ディ
ジタル処理装置を構成する電子回路パッケージのうち、
ツイストペア線Ｌ０を介して結合される２個の電子回路
パッケージＰＫＧ１及びＰＫＧ２が例示的に示されてい
る。これらの電子回路パッケージは、それぞれディジタ
ル処理装置の異なる機能ブロックを構成する。以下、こ
れらのパッケージを例に、かつ電子回路パッケージ間の
信号伝送方式を中心として、説明を進める。
第１図において、電子回路パッケージＰＫＧ１は、特に
制限されないが、大規模集積回路装置ＶＬＳＩ１を搭載
し、この大規模集積回路装置ＶＬＳＩ１は、複数の単位
送信回路ＵＢＤからなる信号送信回路ＢＤを備える。こ
の実施例において、信号送信回路ＢＤを構成する単位送
信回路ＵＢＤは、特に制限されないが、大規模集積回路
装置ＶＬＳＩ１に設けられたゲートアレイ部の入出力回
路セルとして標準化される。
制限されないが、大規模集積回路装置ＶＬＳＩ１を搭載
し、この大規模集積回路装置ＶＬＳＩ１は、複数の単位
送信回路ＵＢＤからなる信号送信回路ＢＤを備える。こ
の実施例において、信号送信回路ＢＤを構成する単位送
信回路ＵＢＤは、特に制限されないが、大規模集積回路
装置ＶＬＳＩ１に設けられたゲートアレイ部の入出力回
路セルとして標準化される。
信号送信回路ＢＤを構成する各単位送信回路ＵＢＤには
、特に制限されないが、大規模集積回路装置ＶＬＳＩ１
の図示されない前段回路から、例えば対応する内部出力
信号ｄｏ０が供給される。
、特に制限されないが、大規模集積回路装置ＶＬＳＩ１
の図示されない前段回路から、例えば対応する内部出力
信号ｄｏ０が供給される。
内部出力信号ｄｏ０は、特に制限されないが、第２図に
示されるように、そのハイレベルをほぼ回路の電源電圧
ＶＤＤつまり＋５Ｖとし、そのロウレベルを回路の接地
電位つまり０ＶとするＭＯＳレベルの信号とされる。
示されるように、そのハイレベルをほぼ回路の電源電圧
ＶＤＤつまり＋５Ｖとし、そのロウレベルを回路の接地
電位つまり０ＶとするＭＯＳレベルの信号とされる。
信号送信回路ＢＤを構成する単位送信回路ＵＢＤのそれ
ぞれは、特に制限されないが、第１図に例示されるよう
に、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１１及びＱ１
２ならびにＱ１３及びＱ１４からなる２組のインバーテ
ッドプッシュプル回路を含む、このうち、ＭＯＳＦＥＴ
Ｑ１２及びＱ１３のゲートには、上記内部出力信号ｄｏ
０のインバータ回路Ｎ１による反転信号が供給され、Ｍ
ＯＳＦＥＴＱ１１及びＱ１４のゲートには、そのインバ
ータ回路Ｎ２による反転信号すなわち非反転内部出力信
号ｄｏ０が供給される。ＭＯＳＦＥＴＱ１１及びＱ１２
の共通結合されたソース及びドレインは、各単位送信回
路ＵＢＤの非反転出力端子ｎ１とされ、ＭＯＳＦＥＴＱ
１３及びＱ１４の共通結合されたソース及びドレインは
、その反転出力端子ｎ２とされる。
ぞれは、特に制限されないが、第１図に例示されるよう
に、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１１及びＱ１
２ならびにＱ１３及びＱ１４からなる２組のインバーテ
ッドプッシュプル回路を含む、このうち、ＭＯＳＦＥＴ
Ｑ１２及びＱ１３のゲートには、上記内部出力信号ｄｏ
０のインバータ回路Ｎ１による反転信号が供給され、Ｍ
ＯＳＦＥＴＱ１１及びＱ１４のゲートには、そのインバ
ータ回路Ｎ２による反転信号すなわち非反転内部出力信
号ｄｏ０が供給される。ＭＯＳＦＥＴＱ１１及びＱ１２
の共通結合されたソース及びドレインは、各単位送信回
路ＵＢＤの非反転出力端子ｎ１とされ、ＭＯＳＦＥＴＱ
１３及びＱ１４の共通結合されたソース及びドレインは
、その反転出力端子ｎ２とされる。
内部出力信号ｄｏ０が回路の接地電位のようなロウレベ
ルとされるとき、信号送信回路ＢＤの対応する単位送信
回路ＵＢＤでは、インバータ回路Ｎ１の出力信号がハイ
レベルとされ、インバータ回路Ｎ２の出力信号がロウレ
ベルとされる。このため、ＭＯＳＦＥＴＱ１２及びＱ１
３がオン状態となり、ＭＯＳＦＥＴＱ１１及びＱ１４は
オフ状態となる。これにより、単位送信回路ＵＢＤの非
反転出力信号ｎ１は、第２図に示されるように、回路の
接地電位のようなロウレベルとされ、その反転出力信号
ｎ２は、回路の電源電圧ＶＤＤよりＭＯＳＦＥＴＱ１３
のしきい値電圧ＶＴＨ分だけ低いハイレベルとされる。
ルとされるとき、信号送信回路ＢＤの対応する単位送信
回路ＵＢＤでは、インバータ回路Ｎ１の出力信号がハイ
レベルとされ、インバータ回路Ｎ２の出力信号がロウレ
ベルとされる。このため、ＭＯＳＦＥＴＱ１２及びＱ１
３がオン状態となり、ＭＯＳＦＥＴＱ１１及びＱ１４は
オフ状態となる。これにより、単位送信回路ＵＢＤの非
反転出力信号ｎ１は、第２図に示されるように、回路の
接地電位のようなロウレベルとされ、その反転出力信号
ｎ２は、回路の電源電圧ＶＤＤよりＭＯＳＦＥＴＱ１３
のしきい値電圧ＶＴＨ分だけ低いハイレベルとされる。
一方、内部出力信号ｄｏ０が回路の電源電圧ＶＤＤのよ
うなハイレベルとされると、信号送信回路ＢＤの対応す
る単位送信回路ＵＢＤでは、インバータ回路Ｎ１の出力
信号がロウレベルとされ、インバータ回路Ｎ２の出力信
号がハイレベルとされる。このため、ＭＯＳＦＥＴＱ１
２及びＱ１３はオフ状態となり、代わってＭＯＳＦＥＴ
Ｑ１１及びＱ１４がオン状態となる。これにより、単位
送信回路ＵＢＤの非反転出力信号ｎ１は、回路の電源電
圧ＶＤＤよりＭＯＳＦＥＴＱ１１のしきい値電圧ＶＴＨ
分だけ低いハイレベルとされ、その反転出力信号ｎ２は
、回路の接地電位のようなロウレベルとされる。
うなハイレベルとされると、信号送信回路ＢＤの対応す
る単位送信回路ＵＢＤでは、インバータ回路Ｎ１の出力
信号がロウレベルとされ、インバータ回路Ｎ２の出力信
号がハイレベルとされる。このため、ＭＯＳＦＥＴＱ１
２及びＱ１３はオフ状態となり、代わってＭＯＳＦＥＴ
Ｑ１１及びＱ１４がオン状態となる。これにより、単位
送信回路ＵＢＤの非反転出力信号ｎ１は、回路の電源電
圧ＶＤＤよりＭＯＳＦＥＴＱ１１のしきい値電圧ＶＴＨ
分だけ低いハイレベルとされ、その反転出力信号ｎ２は
、回路の接地電位のようなロウレベルとされる。
信号送信回路ＢＤの各単位送信回路ＵＢＤの非反転出力
端子ｎ１は、直列抵抗Ｒ１ならびにコネクタＣＯＮ１の
対応する接続端子を介して、伝送線路Ｌ０の一方の信号
線に結合される。また、その反転出力端子ｎ２は、直列
抵抗Ｒ２ならびにコネクタＣＯＮ１の対応する接続端子
を介して、伝送線路Ｌ０の他方の信号線に結合される。
端子ｎ１は、直列抵抗Ｒ１ならびにコネクタＣＯＮ１の
対応する接続端子を介して、伝送線路Ｌ０の一方の信号
線に結合される。また、その反転出力端子ｎ２は、直列
抵抗Ｒ２ならびにコネクタＣＯＮ１の対応する接続端子
を介して、伝送線路Ｌ０の他方の信号線に結合される。
この実施例において、上記直列抵抗Ｒ１及びＲ２の伝送
線路側すなわちノードｎ３及びｎ４間には、伝送線路Ｌ
０の特性インピーダンスに整合された並列抵抗Ｒ３が設
けられる。上記ノードｎ３及びｎ４が、伝送線路Ｌ０か
らみた送信端になることは言うまでもない。
線路側すなわちノードｎ３及びｎ４間には、伝送線路Ｌ
０の特性インピーダンスに整合された並列抵抗Ｒ３が設
けられる。上記ノードｎ３及びｎ４が、伝送線路Ｌ０か
らみた送信端になることは言うまでもない。
伝送線路Ｌ０は、その受信端において、電子回路パッケ
ージＰＫＧ２のコネクタＣＯＮ２の対応する接続端子に
結合され、さらに大規模集積回路装置ＶＬＳＩ２に含ま
れる信号受信回路ＢＲの対応する単位受信回路ＵＢＲの
非反転入力端子ｎ５及び反転入力端子ｎ６にそれぞれ結
合される。この実施例において、回路の電源電圧ＶＤＤ
と上記単位受信回路ＵＢＲの非反転入力端子ｎ５との間
には終端抵抗Ｒ４が設けられ、その反転入力端子ｎ６と
の間には終端抵抗Ｒ５が設けられる。そして、単位受信
回路ＵＢＲの非反転入力端子ｎ５及びｎ６間には、終端
抵抗Ｒ６が設けられる。これらの終端抵抗Ｒ４〜Ｒ６は
、いわゆるデルタ型の終端回路を構成し伝送線路Ｌ０の
受信端整合を行うとともに、上述の直列抵抗Ｒ１及びＲ
２ならびに並列抵抗Ｒ３とともに伝送線路Ｌ０を介して
伝達される信号の振幅を圧縮する分圧回路として作用す
る。このとき、単位受信回路ＵＢＲの入力インピーダン
スは、後述するように、伝送線路Ｌ０が差動ＭＯＳＦＥ
ＴＱ１５及びＱ１６のゲートに結合されることで、ほぼ
無限大となる。また、上記抵抗Ｒ１〜Ｒ６の抵抗値は、
駆動ＭＯＳＦＥＴＱ１１〜Ｑ１４のコンダクタンスや伝
送線路Ｌ０の分布抵抗値に比較して充分大きな値とされ
る。
ージＰＫＧ２のコネクタＣＯＮ２の対応する接続端子に
結合され、さらに大規模集積回路装置ＶＬＳＩ２に含ま
れる信号受信回路ＢＲの対応する単位受信回路ＵＢＲの
非反転入力端子ｎ５及び反転入力端子ｎ６にそれぞれ結
合される。この実施例において、回路の電源電圧ＶＤＤ
と上記単位受信回路ＵＢＲの非反転入力端子ｎ５との間
には終端抵抗Ｒ４が設けられ、その反転入力端子ｎ６と
の間には終端抵抗Ｒ５が設けられる。そして、単位受信
回路ＵＢＲの非反転入力端子ｎ５及びｎ６間には、終端
抵抗Ｒ６が設けられる。これらの終端抵抗Ｒ４〜Ｒ６は
、いわゆるデルタ型の終端回路を構成し伝送線路Ｌ０の
受信端整合を行うとともに、上述の直列抵抗Ｒ１及びＲ
２ならびに並列抵抗Ｒ３とともに伝送線路Ｌ０を介して
伝達される信号の振幅を圧縮する分圧回路として作用す
る。このとき、単位受信回路ＵＢＲの入力インピーダン
スは、後述するように、伝送線路Ｌ０が差動ＭＯＳＦＥ
ＴＱ１５及びＱ１６のゲートに結合されることで、ほぼ
無限大となる。また、上記抵抗Ｒ１〜Ｒ６の抵抗値は、
駆動ＭＯＳＦＥＴＱ１１〜Ｑ１４のコンダクタンスや伝
送線路Ｌ０の分布抵抗値に比較して充分大きな値とされ
る。
このため、抵抗Ｒ１〜Ｒ６による伝送線路の終端整合や
信号振幅の圧縮比は、実質的にこれらの抵抗の抵抗値に
よって設定される。
信号振幅の圧縮比は、実質的にこれらの抵抗の抵抗値に
よって設定される。
ところで、この実施例のディジタル処理装置において、
上記直列抵抗Ｒ１及びＲ２の抵抗値は、終端抵抗Ｒ４〜
Ｒ６の抵抗値に比較して充分大きくされる。したがって
、伝送線路Ｌ０の受信端すなわち単位受信回路ＵＢＲの
非反転入力端子ｎ５及び反転入力端子ｎ６における受信
信号は、第２図に示されるように、回路の電源電圧ＶＤ
Ｄ側に偏った小振幅の信号となる。これにより、伝送線
路Ｌ０に結合される寄生容量のチャージ及びディスチャ
ージ動作が高速化され、相応して伝送線路Ｌ０を介して
伝達される信号のピットレートを高速化することができ
る。
上記直列抵抗Ｒ１及びＲ２の抵抗値は、終端抵抗Ｒ４〜
Ｒ６の抵抗値に比較して充分大きくされる。したがって
、伝送線路Ｌ０の受信端すなわち単位受信回路ＵＢＲの
非反転入力端子ｎ５及び反転入力端子ｎ６における受信
信号は、第２図に示されるように、回路の電源電圧ＶＤ
Ｄ側に偏った小振幅の信号となる。これにより、伝送線
路Ｌ０に結合される寄生容量のチャージ及びディスチャ
ージ動作が高速化され、相応して伝送線路Ｌ０を介して
伝達される信号のピットレートを高速化することができ
る。
次に、電子回路パッケージＰＫＧ２は、特に制限されな
いが、大規模集積回路装置ＶＬＳＩ２を搭載し、この大
規模集積回路装置ＶＬＳＩ２は、複数の単位受信回路Ｕ
ＢＲからなる信号受信回路ＢＲを備える。この実施例に
おいて、信号受信回路ＢＲを構成する単位受信回路ＵＢ
Ｒは、上記単位送信回路ＵＢＤと同様に、大規模集積回
路装置ＶＬＳＩ１に設けられたゲートアレイ部の入出力
回路セルとして標準化される。
いが、大規模集積回路装置ＶＬＳＩ２を搭載し、この大
規模集積回路装置ＶＬＳＩ２は、複数の単位受信回路Ｕ
ＢＲからなる信号受信回路ＢＲを備える。この実施例に
おいて、信号受信回路ＢＲを構成する単位受信回路ＵＢ
Ｒは、上記単位送信回路ＵＢＤと同様に、大規模集積回
路装置ＶＬＳＩ１に設けられたゲートアレイ部の入出力
回路セルとして標準化される。
信号受信回路ＢＲを構成する単位受信回路ＵＢＲのそれ
ぞれは、特に制限されないが、第１図に例示されるよう
に、レベルシフト回路ＬＳ及びセンスアンプＳＡを含む
。各単位受信回路ＵＢＲの非反転入力端子ｎ５及び反転
入力端子ｎ６は、前述のように、対応する伝送線路Ｌ０
に結合され、その出力信号すなわち内部入力信号ｄｉ０
は、ディジタル処理装置の図示されない後段回路に供給
される。単位受信回路ＵＢＲには、さらにディジタル処
理装置の図示されない制御回路から、タイミング信号φ
ｐｒが供給される。このタイミング信号φｐｒは、通常
回路の接地電位のようなロウレベルとされ、信号受信回
路ＢＲが動作状態とされるべきとき選択的に回路の電源
電圧ＶＤＤのようなハイレベルとされる。
ぞれは、特に制限されないが、第１図に例示されるよう
に、レベルシフト回路ＬＳ及びセンスアンプＳＡを含む
。各単位受信回路ＵＢＲの非反転入力端子ｎ５及び反転
入力端子ｎ６は、前述のように、対応する伝送線路Ｌ０
に結合され、その出力信号すなわち内部入力信号ｄｉ０
は、ディジタル処理装置の図示されない後段回路に供給
される。単位受信回路ＵＢＲには、さらにディジタル処
理装置の図示されない制御回路から、タイミング信号φ
ｐｒが供給される。このタイミング信号φｐｒは、通常
回路の接地電位のようなロウレベルとされ、信号受信回
路ＢＲが動作状態とされるべきとき選択的に回路の電源
電圧ＶＤＤのようなハイレベルとされる。
各単位受信回路ＵＢＲを構成するレベルシフト回路ＬＳ
は、特に制限されないが、第１図に例示されるように、
Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１５及びＱ１６と
、これらの差動ＭＯＳＦＥＴのソース側に設けられるも
う一対のＮチャンネルＭＯＳＦＥＴＱ１７及びＱ１８と
を含む、ＭＯＳＦＥＴＱ１５及びＱ１６のドレインは回
路の電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴＱ１７及
びＱ１８の共通結合されたソースは、Ｎチャンネル型の
駆動ＭＯＳＦＥＴＱ１９を介して回路の接地電位に結合
される。
は、特に制限されないが、第１図に例示されるように、
Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１５及びＱ１６と
、これらの差動ＭＯＳＦＥＴのソース側に設けられるも
う一対のＮチャンネルＭＯＳＦＥＴＱ１７及びＱ１８と
を含む、ＭＯＳＦＥＴＱ１５及びＱ１６のドレインは回
路の電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴＱ１７及
びＱ１８の共通結合されたソースは、Ｎチャンネル型の
駆動ＭＯＳＦＥＴＱ１９を介して回路の接地電位に結合
される。
ＭＯＳＦＥＴＱ１５及びＱ１６のゲートは、前述のよう
に、各単位受信回路ＵＢＲの非反転入力端子ｎ５又は反
転入力端子ｎ６にそれぞれ結合され、さらに対応する伝
送線路Ｌ０に結合される。
に、各単位受信回路ＵＢＲの非反転入力端子ｎ５又は反
転入力端子ｎ６にそれぞれ結合され、さらに対応する伝
送線路Ｌ０に結合される。
ＭＯＳＦＥＴＱ１７のゲートは、そのドレインに結合さ
れ、さらにＭＯＳＦＥＴＱ１８のゲートに共通結合され
る。これにより、ＭＯＳＦＥＴＱ１７及びＱ１８は、電
流ミラー形態とされる。
れ、さらにＭＯＳＦＥＴＱ１８のゲートに共通結合され
る。これにより、ＭＯＳＦＥＴＱ１７及びＱ１８は、電
流ミラー形態とされる。
駆動ＭＯＳＦＥＴＱ１９のゲートには、上記タイミング
信号φｐｒが供給される。また、ＭＯＳＦＥＴＱ１５及
びＱ１６のソース電位は、それぞれレベルシフト回路Ｌ
Ｓの反転出力信号ｎ８及び非反転出力信号ｎ７として、
対応するセンスアンプＳＡに供給される。
信号φｐｒが供給される。また、ＭＯＳＦＥＴＱ１５及
びＱ１６のソース電位は、それぞれレベルシフト回路Ｌ
Ｓの反転出力信号ｎ８及び非反転出力信号ｎ７として、
対応するセンスアンプＳＡに供給される。
これらのことから、各単位受信回路ＵＢＲのレベルシフ
ト回路ＬＳは、上記タイミング信号φｐｒがハイレベル
とされ駆動ＭＯＳＦＥＴＱ１９がオン状態とされること
で、選択的に動作状態とされる。このとき、各単位受信
回路ＵＢＲの非反転入力端子ｎ５及び反転入力端子ｎ６
には、対応する伝送線路Ｌ０を介して、回路の電源電圧
ＶＤＤ側に偏倚した小振幅の受信信号が入力される。こ
のため、レベルシフト回路ＬＳのＤＭＯＳＦＥＴＱ１５
及びＱ１６はともにオン状態となる。これにより、ＭＯ
ＳＦＥＴＱ１５及びＱ１６のソース電位すなわちレベル
シフト回路ＬＳの反転出力信号ｎ８及び非反転出力信号
ｎ７は、ＭＯＳＦＥＴＱ１５とＱ１７あるいはＭＯＳＦ
ＥＴＱ１６とＱ１８のコンダクタンス比によって決まる
所定のバイアスレベルを中心として、上記非反転入力信
号ｎ５及び反転入力信号ｎ６と同相で変化する。
ト回路ＬＳは、上記タイミング信号φｐｒがハイレベル
とされ駆動ＭＯＳＦＥＴＱ１９がオン状態とされること
で、選択的に動作状態とされる。このとき、各単位受信
回路ＵＢＲの非反転入力端子ｎ５及び反転入力端子ｎ６
には、対応する伝送線路Ｌ０を介して、回路の電源電圧
ＶＤＤ側に偏倚した小振幅の受信信号が入力される。こ
のため、レベルシフト回路ＬＳのＤＭＯＳＦＥＴＱ１５
及びＱ１６はともにオン状態となる。これにより、ＭＯ
ＳＦＥＴＱ１５及びＱ１６のソース電位すなわちレベル
シフト回路ＬＳの反転出力信号ｎ８及び非反転出力信号
ｎ７は、ＭＯＳＦＥＴＱ１５とＱ１７あるいはＭＯＳＦ
ＥＴＱ１６とＱ１８のコンダクタンス比によって決まる
所定のバイアスレベルを中心として、上記非反転入力信
号ｎ５及び反転入力信号ｎ６と同相で変化する。
この実施例において、上記バイアスレベルは、特に制限
されないが、回路の電源電圧ＶＤＤと接地電位との間の
ほぼ中間レベルすなわちＶＤＤ／２とされる。その結果
、伝送線路Ｌ０を介して伝達される信号は、第２図に示
されるように、レベルシフト回路ＬＳによってその直流
レベルがシフトされ、センスアンプＳＡの感度が最大と
なる効果的なバイアスレベルを持つものとなる。
されないが、回路の電源電圧ＶＤＤと接地電位との間の
ほぼ中間レベルすなわちＶＤＤ／２とされる。その結果
、伝送線路Ｌ０を介して伝達される信号は、第２図に示
されるように、レベルシフト回路ＬＳによってその直流
レベルがシフトされ、センスアンプＳＡの感度が最大と
なる効果的なバイアスレベルを持つものとなる。
各単位受信回路ＵＢＲを構成するセンスアンプＳＡは、
特に制限されないが、第１図に例示されるように、Ｎチ
ャンネル型の差動ＭＯＳＦＥＴＱ２０及びＱ２１と、こ
れらの差動ＭＯＳＦＥＴのドレイン側に設けられる一対
のＰチャンネルＭＯＳＦＥＴＱ１及びＱ２とを含む、Ｍ
ＯＳＦＥＴＱ１及びＱ２のソースは回路の電源電圧ＶＤ
Ｄに結合され、ＭＯＳＦＥＴＱ２０及びＱ２１の共通結
合されたソースと回路の接地電位との間には、Ｎチャン
ネル型の駆動ＭＯＳＦＥＴＱ２２が設けられる。ＭＯＳ
ＦＥＴＱ１のゲートは、そのドレインに結合され、さら
にＭＯＳＦＥＴＱ２のゲートに結合される。これにより
、ＭＯＳＦＥＴＱ１及びＱ２は、電流ミラー形態とされ
、差動ＭＯＳＦＥＴＱ２０及びＱ２１に対するアクティ
ブ負荷として作用する。ＭＯＳＦＥＴＱ２０及びＱ２１
のゲートには、レベルシフト回路ＬＳの反転出力信号ｎ
８又は非反転出力信号ｎ７がそれぞれ供給され、駆動Ｍ
ＯＳＦＥＴＱ２２のゲートには、上記タイミング信号φ
ｐｒが供給される。
特に制限されないが、第１図に例示されるように、Ｎチ
ャンネル型の差動ＭＯＳＦＥＴＱ２０及びＱ２１と、こ
れらの差動ＭＯＳＦＥＴのドレイン側に設けられる一対
のＰチャンネルＭＯＳＦＥＴＱ１及びＱ２とを含む、Ｍ
ＯＳＦＥＴＱ１及びＱ２のソースは回路の電源電圧ＶＤ
Ｄに結合され、ＭＯＳＦＥＴＱ２０及びＱ２１の共通結
合されたソースと回路の接地電位との間には、Ｎチャン
ネル型の駆動ＭＯＳＦＥＴＱ２２が設けられる。ＭＯＳ
ＦＥＴＱ１のゲートは、そのドレインに結合され、さら
にＭＯＳＦＥＴＱ２のゲートに結合される。これにより
、ＭＯＳＦＥＴＱ１及びＱ２は、電流ミラー形態とされ
、差動ＭＯＳＦＥＴＱ２０及びＱ２１に対するアクティ
ブ負荷として作用する。ＭＯＳＦＥＴＱ２０及びＱ２１
のゲートには、レベルシフト回路ＬＳの反転出力信号ｎ
８又は非反転出力信号ｎ７がそれぞれ供給され、駆動Ｍ
ＯＳＦＥＴＱ２２のゲートには、上記タイミング信号φ
ｐｒが供給される。
ＭＯＳＦＥＴＱ２１のドレイン電位は、センスアンプＳ
Ａの反転出力信号ｎ１０として、ＣＭＯＳインバータ回
路Ｎ３の入力端子に供給される。
Ａの反転出力信号ｎ１０として、ＣＭＯＳインバータ回
路Ｎ３の入力端子に供給される。
このインバータ回路Ｎ３の入力端子と回路の電源電圧Ｖ
ＤＤとの間には、特に制限されないが、そのゲートに上
記タイミング信号φｐｒを受けるＰチャンネル型のプリ
セットＭＯＳＦＥＴＱ３が設けられる。インバータ回路
Ｎ３の出力信号は、単位受信回路ＵＢＲの出力信号すな
わち例えば内部入力信号ｄｉ０として、ディジタル処理
装置の図示されない後段回路に供給される。
ＤＤとの間には、特に制限されないが、そのゲートに上
記タイミング信号φｐｒを受けるＰチャンネル型のプリ
セットＭＯＳＦＥＴＱ３が設けられる。インバータ回路
Ｎ３の出力信号は、単位受信回路ＵＢＲの出力信号すな
わち例えば内部入力信号ｄｉ０として、ディジタル処理
装置の図示されない後段回路に供給される。
タイミング信号φｐｒがロウレベルとされるとき、セン
スアンプＳＡでは、駆動ＭＯＳＦＥＴＱ２２がオフ状態
となる。このため、センスアンプＳＡは非動作状態とさ
れ、ＭＯＳＦＥＴＱ２１のドレイン電位すなわち反転出
力信号ｎ１０は不確定レベルになろうとする。ところが
、上記タイミング信号φｐｒがロウレベルとされること
でプリセットＭＯＳＦＥＴＱ３がオン状態となることか
ら、反転出力信号ｎ１０は強制的に回路の電源電圧ＶＤ
Ｄのようなハイレベルとされる。これにより、インバー
タ回路Ｎ３の出力信号すなわち内部入力信号ｄｉ０のレ
ベルは、第２図に示されるように、相補信号ｎ７及びｎ
８のレベルに関係なくロウレベルに固定される。
スアンプＳＡでは、駆動ＭＯＳＦＥＴＱ２２がオフ状態
となる。このため、センスアンプＳＡは非動作状態とさ
れ、ＭＯＳＦＥＴＱ２１のドレイン電位すなわち反転出
力信号ｎ１０は不確定レベルになろうとする。ところが
、上記タイミング信号φｐｒがロウレベルとされること
でプリセットＭＯＳＦＥＴＱ３がオン状態となることか
ら、反転出力信号ｎ１０は強制的に回路の電源電圧ＶＤ
Ｄのようなハイレベルとされる。これにより、インバー
タ回路Ｎ３の出力信号すなわち内部入力信号ｄｉ０のレ
ベルは、第２図に示されるように、相補信号ｎ７及びｎ
８のレベルに関係なくロウレベルに固定される。
一方、タイミング信号φｐｒがハイレベルとされると、
センスアンプＳＡでは、駆動ＭＯＳＦＥＴＱ２２がオン
状態となり、プリセットＭＯＳＦＥＴＱ３がオフ状態と
なる。このため、センスアンプＳＡは動作状態とされる
。このとき、対応する伝送線路Ｌ０を介して伝達される
信号は、前述のように、レベルシフト回路ＬＳによって
その中心レベルがシフトされ、ＶＤＤ／２のようなバイ
アスレベルを持つ相補信号ｎ７及びｎ８としてセンスア
ンプＳＡに伝達される。この実施例において、センスア
ンプＳＡは、前述のように、上記バイアスレベルＶＤＤ
／２においてその増幅率が最大となるように設計される
。
センスアンプＳＡでは、駆動ＭＯＳＦＥＴＱ２２がオン
状態となり、プリセットＭＯＳＦＥＴＱ３がオフ状態と
なる。このため、センスアンプＳＡは動作状態とされる
。このとき、対応する伝送線路Ｌ０を介して伝達される
信号は、前述のように、レベルシフト回路ＬＳによって
その中心レベルがシフトされ、ＶＤＤ／２のようなバイ
アスレベルを持つ相補信号ｎ７及びｎ８としてセンスア
ンプＳＡに伝達される。この実施例において、センスア
ンプＳＡは、前述のように、上記バイアスレベルＶＤＤ
／２においてその増幅率が最大となるように設計される
。
相補信号ｎ７及びｎ８は、センスアンプＳＡが動作状態
とされることによって増幅され、そのレベル差が拡大さ
れる。これにより、ＭＯＳＦＥＴＱ２１のドレイン電位
すなわち反転出力信号ｎ１０は、反転入力信号ｎ８と同
相でかつセンスアンプＳＡの増幅率分だけ拡大されて変
化される。その結果、第２図の示されるように、非反転
入力信号ｎ７言い換えるならば上述の内部出力信号ｄｏ
０と同相で変化するＭＯＳレベルの内部入力信号ｄｉ０
が得られる。
とされることによって増幅され、そのレベル差が拡大さ
れる。これにより、ＭＯＳＦＥＴＱ２１のドレイン電位
すなわち反転出力信号ｎ１０は、反転入力信号ｎ８と同
相でかつセンスアンプＳＡの増幅率分だけ拡大されて変
化される。その結果、第２図の示されるように、非反転
入力信号ｎ７言い換えるならば上述の内部出力信号ｄｏ
０と同相で変化するＭＯＳレベルの内部入力信号ｄｉ０
が得られる。
ところで、単位受信回路ＵＢＲを構成するレベルシフト
回路ＬＳの非反転入力端子ｎ５及び反転入力端子ｎ６に
は、前述のように、差動ＭＯＳＦＥＴＱ１５及びＱ１６
のゲートが結合される。周知のように、ＭＯＳＦＥＴの
ゲートには、比較的大きな浮遊容量が結合され、これら
のＭＯＳＦＥＴのゲート容量が、伝送線路Ｌ０からみた
単位受信回路ＵＢＲの入力容量となる。伝送線路Ｌ０を
介して伝達される信号のビットレートが比較的低いとき
、単位受信回路ＵＢＲの入力容量はそれほど問題となら
ない。しかし、信号のビットレートがある程度高速化さ
れると、単位受信回路ＵＢＲの入力容量による受信信号
の反射が生じ、この反射信号が伝送線路Ｌ０を介してそ
の送信端に伝達される。そして、伝送線路Ｌ０の送信端
すなわちノードｎ３及びｎ４には、伝送線路Ｌ０の単位
長あたり伝播速度τとその線路長ｌとの積の２倍つまり
２τｌに相当する時間が経過した時点で、上記反射信号
に起因するノイズが現れる。
回路ＬＳの非反転入力端子ｎ５及び反転入力端子ｎ６に
は、前述のように、差動ＭＯＳＦＥＴＱ１５及びＱ１６
のゲートが結合される。周知のように、ＭＯＳＦＥＴの
ゲートには、比較的大きな浮遊容量が結合され、これら
のＭＯＳＦＥＴのゲート容量が、伝送線路Ｌ０からみた
単位受信回路ＵＢＲの入力容量となる。伝送線路Ｌ０を
介して伝達される信号のビットレートが比較的低いとき
、単位受信回路ＵＢＲの入力容量はそれほど問題となら
ない。しかし、信号のビットレートがある程度高速化さ
れると、単位受信回路ＵＢＲの入力容量による受信信号
の反射が生じ、この反射信号が伝送線路Ｌ０を介してそ
の送信端に伝達される。そして、伝送線路Ｌ０の送信端
すなわちノードｎ３及びｎ４には、伝送線路Ｌ０の単位
長あたり伝播速度τとその線路長ｌとの積の２倍つまり
２τｌに相当する時間が経過した時点で、上記反射信号
に起因するノイズが現れる。
ところが、この実施例のディジタル処理装置では、前述
のように、伝送線路Ｌ０の送信端すなわちノードｎ３及
びｎ４間に、その特性インピーダンスに整合された並列
抵抗Ｒ３が設けられる。このため、上記伝送線路Ｌ０の
受信端で発生した反射信号によるノイズは、その送信端
において吸収され、反射されない。これにより、伝送線
路Ｌ０におけるジッタが抑制され、その伝送特性が改善
される。
のように、伝送線路Ｌ０の送信端すなわちノードｎ３及
びｎ４間に、その特性インピーダンスに整合された並列
抵抗Ｒ３が設けられる。このため、上記伝送線路Ｌ０の
受信端で発生した反射信号によるノイズは、その送信端
において吸収され、反射されない。これにより、伝送線
路Ｌ０におけるジッタが抑制され、その伝送特性が改善
される。
一方、この実施例のディジタル処理装置では、前述のよ
うに、伝送線路Ｌ０を介して伝達される信号の振幅が、
直列抵抗Ｒ１及びＲ２ならびに並列抵抗Ｒ３と終端抵抗
Ｒ４〜Ｒ６とによって圧縮され、さらにレベルシフト回
路ＬＳによって任意の直流レベルを持つべくレベルシフ
トされる。このとき、信号の分圧及びレベルシフトに供
される回路の電源電圧ＶＤＤは、大規模集積回路装置Ｖ
ＬＳＩ１及びＶＬＳＩ２の動作電源電圧そのものであり
、分圧及びレベルシフトのための特別な電源電圧を必要
とするものではない。これにより、ディジタル処理装置
の電源電圧が単一化され、その低コスト化が図られる。
うに、伝送線路Ｌ０を介して伝達される信号の振幅が、
直列抵抗Ｒ１及びＲ２ならびに並列抵抗Ｒ３と終端抵抗
Ｒ４〜Ｒ６とによって圧縮され、さらにレベルシフト回
路ＬＳによって任意の直流レベルを持つべくレベルシフ
トされる。このとき、信号の分圧及びレベルシフトに供
される回路の電源電圧ＶＤＤは、大規模集積回路装置Ｖ
ＬＳＩ１及びＶＬＳＩ２の動作電源電圧そのものであり
、分圧及びレベルシフトのための特別な電源電圧を必要
とするものではない。これにより、ディジタル処理装置
の電源電圧が単一化され、その低コスト化が図られる。
なお、伝送線路Ｌ０の送信端に設けられる直列抵抗Ｒ１
及びＲ２ならびに並列抵抗Ｒ３と受信端に設けられる終
端抵抗Ｒ４〜Ｒ６は、伝送線路Ｌ０の特性インピーダン
スとの整合や信号の分圧比を設定する上で、その抵抗値
に許容されるバラツキが限定される。したがって、これ
らの抵抗を大規模集積回路装置ＶＬＳＩ１及びＶＬＳＩ
２の内部素子として形成した場合、プロセス変動等によ
る比較的大きなバラツキを呈し、所望の抵抗値を実現す
ることができない。このため、この実施例のディジタル
処理装置では、第５図の電子回路パッケージＰＫＧ１の
抵抗Ｒ１〜Ｒ３に代表して示されるように、これらの抵
抗をディスクリートな個別部品として形成し、パッケー
ジを構成する多層プリント基板上の大規模集積回路装置
ＶＬＳＩ１等の外部に配置している。これにより、伝送
線路Ｌ０の特性インピーダンスとの整合や信号の分圧比
が精度良く設定され、ディジタル処理装置の動作が安定
化されるものとなる。
及びＲ２ならびに並列抵抗Ｒ３と受信端に設けられる終
端抵抗Ｒ４〜Ｒ６は、伝送線路Ｌ０の特性インピーダン
スとの整合や信号の分圧比を設定する上で、その抵抗値
に許容されるバラツキが限定される。したがって、これ
らの抵抗を大規模集積回路装置ＶＬＳＩ１及びＶＬＳＩ
２の内部素子として形成した場合、プロセス変動等によ
る比較的大きなバラツキを呈し、所望の抵抗値を実現す
ることができない。このため、この実施例のディジタル
処理装置では、第５図の電子回路パッケージＰＫＧ１の
抵抗Ｒ１〜Ｒ３に代表して示されるように、これらの抵
抗をディスクリートな個別部品として形成し、パッケー
ジを構成する多層プリント基板上の大規模集積回路装置
ＶＬＳＩ１等の外部に配置している。これにより、伝送
線路Ｌ０の特性インピーダンスとの整合や信号の分圧比
が精度良く設定され、ディジタル処理装置の動作が安定
化されるものとなる。
さらに、このディジタル処理装置では、前述のように、
信号送信回路ＢＤを構成する単位送信回路ＵＢＤならび
に信号受信回路ＢＲを構成する単位受信回路ＵＢＲが、
大規模集積回路装置ＶＬＳＩ１又はＶＬＳＩ２に設けら
れるゲートアレイ部の入出力回路セルとして標準化され
る。言い換えるならば、この実施例のディジタル処理装
置においては、ゲートアレイ部に標準セルとして設けら
れた入出力回路セルを選択的に組み合わせることで、上
記のような効果を得うる信号送信回路及び信号受信回路
を効率良く実現できる。
信号送信回路ＢＤを構成する単位送信回路ＵＢＤならび
に信号受信回路ＢＲを構成する単位受信回路ＵＢＲが、
大規模集積回路装置ＶＬＳＩ１又はＶＬＳＩ２に設けら
れるゲートアレイ部の入出力回路セルとして標準化され
る。言い換えるならば、この実施例のディジタル処理装
置においては、ゲートアレイ部に標準セルとして設けら
れた入出力回路セルを選択的に組み合わせることで、上
記のような効果を得うる信号送信回路及び信号受信回路
を効率良く実現できる。
以上の本実施例に示されるように、この発明を総合ディ
ジタル通信網のＡＴＭ交換機を構成するディジタル処理
装置等に適用することで、次のような作用効果が得られ
る。すなわち、 （１）一対のインバーテッドプッシュプル出力回路を含
む信号送信回路の出力端子と伝送線路との間に一対の直
列抵抗を設けるとともに、これらの直列抵抗の伝送線路
側にその特性インピーダンスに整合された並列抵抗を設
ける。また、伝送線路の受信端にその特性インピーダン
スに整合された終端抵抗を設けるとともに、伝送線路を
介して伝達される信号の受信端における信号振幅を上記
直列抵抗及び並列抵抗ならびに終端抵抗により圧縮し、
高インピーダンスのレベルシフト回路を含む信号受信回
路によって増幅する。これにより、伝送線路の送信端に
おける信号の反射を抑え、そのジッタを抑制しつつ、比
較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電力の
信号伝送方式を実現できるという効果が得られる。
ジタル通信網のＡＴＭ交換機を構成するディジタル処理
装置等に適用することで、次のような作用効果が得られ
る。すなわち、 （１）一対のインバーテッドプッシュプル出力回路を含
む信号送信回路の出力端子と伝送線路との間に一対の直
列抵抗を設けるとともに、これらの直列抵抗の伝送線路
側にその特性インピーダンスに整合された並列抵抗を設
ける。また、伝送線路の受信端にその特性インピーダン
スに整合された終端抵抗を設けるとともに、伝送線路を
介して伝達される信号の受信端における信号振幅を上記
直列抵抗及び並列抵抗ならびに終端抵抗により圧縮し、
高インピーダンスのレベルシフト回路を含む信号受信回
路によって増幅する。これにより、伝送線路の送信端に
おける信号の反射を抑え、そのジッタを抑制しつつ、比
較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電力の
信号伝送方式を実現できるという効果が得られる。
（２）上記（１）項により、装置間又は機能ブロック間
の信号伝送を必要とするディジタル処理装置等の高速化
を推進しつつ、内部回路のＣＭＯＳ化又はバイポーラ・
ＣＭＯＳ化を推進し、その高集積化及び低消費電力化を
図ることができるという効果が得られる。
の信号伝送を必要とするディジタル処理装置等の高速化
を推進しつつ、内部回路のＣＭＯＳ化又はバイポーラ・
ＣＭＯＳ化を推進し、その高集積化及び低消費電力化を
図ることができるという効果が得られる。
（３）上記（１）項及び（２）項において、終端抵抗を
送信側及び受信側の内部回路に供給される動作電源電圧
と伝送線路との間に設けることで、伝送線路の特性イン
ピーダンスとの整合及び信号分圧のための特別な電源電
圧を必要としない信号伝送方式を実現できるという効果
が得られる。
送信側及び受信側の内部回路に供給される動作電源電圧
と伝送線路との間に設けることで、伝送線路の特性イン
ピーダンスとの整合及び信号分圧のための特別な電源電
圧を必要としない信号伝送方式を実現できるという効果
が得られる。
（４）上記（１）項￣（３）項において、信号送信回路
及び信号受信回路を構成する単位送信回路及び単位受信
回路を、ゲートアレイ部の入出力回路セルとして標準化
し、選択的に組み合わせて用いることで、信号送信回路
及び信号受信回路を、効率良く実現できるという効果が
得られる。
及び信号受信回路を構成する単位送信回路及び単位受信
回路を、ゲートアレイ部の入出力回路セルとして標準化
し、選択的に組み合わせて用いることで、信号送信回路
及び信号受信回路を、効率良く実現できるという効果が
得られる。
（５）上記（１）項￣（４）項において、上記直流抵抗
及び並列抵抗ならびに終端抵抗を個別部品として大規模
集積回路装置の外部に配置することで、伝送線路の特性
インピーダンスとの整合ならびに信号分圧比を精度良く
設定し、ディジタル処理装置の動作を安定化できるとい
う効果が得られる。
及び並列抵抗ならびに終端抵抗を個別部品として大規模
集積回路装置の外部に配置することで、伝送線路の特性
インピーダンスとの整合ならびに信号分圧比を精度良く
設定し、ディジタル処理装置の動作を安定化できるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、インバーテッドプッシュプル出力回路は、ＭＯＳＦ
ＥＴＱ１１及びＱ１３をＰチャンネルＭＯＳＦＥＴに置
き換えることで、ＣＭＯＳ型の出力回路としもよい。ま
た、伝送線路Ｌ０等は、特にツイストペア線やフラット
ケーブルであることを必要条件としない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、インバーテッドプッシュプル出力回路は、ＭＯＳＦ
ＥＴＱ１１及びＱ１３をＰチャンネルＭＯＳＦＥＴに置
き換えることで、ＣＭＯＳ型の出力回路としもよい。ま
た、伝送線路Ｌ０等は、特にツイストペア線やフラット
ケーブルであることを必要条件としない。
伝送線路を介して信号の授受を行う大規模集積回路装置
ＶＬＳＩ１及びＶＬＳＩ２は、第６図に例示されるよう
に、同一の電子回路パッケージＰＫＧに搭載されるもの
であってもよい。この場合、伝送線路ＰＬ０は、例えば
パッケージの多層プリント配線によって実現される。伝
送線路Ｌ０の受信端に設けられる終端抵抗は、この図に
示される抵抗Ｒ７〜Ｒ９のように、いわゆるスター型の
終端回路を構成するものとしてもよい。電子回路パッケ
ージＰＫＧ１及びＰＫＧ２を接続する伝送線路が同軸ケ
ーブルとされる場合、第７図に例示されるように、それ
ぞれの芯線と回路の接地電位との間にその特性インピー
ダンスに整合された並列抵抗Ｒ１０及びＲ１１を設け、
それぞれのシールド部を回路の接地電位に結合すればよ
い、その結果、同軸ケーブルにおいても、特別な参照電
位等を必要とすることなく、同様な効果を得ることがで
きる、第５図において、電子回路パッケージＰＫＧ１等
に設けられる大規模集積回路装置や抵抗の数は任意であ
るし、その具体的なレイアウト方法もこの実施例による
制約を受けない。さらに、第１図に示されるディジタル
処理装置のブロック構成や、単位送信回路ＵＢＤ及び単
位受信回路ＵＢＲの具体的な回路構成ならびに電源電圧
の極性及び電圧値等、種々の実施形態を採りうる。
ＶＬＳＩ１及びＶＬＳＩ２は、第６図に例示されるよう
に、同一の電子回路パッケージＰＫＧに搭載されるもの
であってもよい。この場合、伝送線路ＰＬ０は、例えば
パッケージの多層プリント配線によって実現される。伝
送線路Ｌ０の受信端に設けられる終端抵抗は、この図に
示される抵抗Ｒ７〜Ｒ９のように、いわゆるスター型の
終端回路を構成するものとしてもよい。電子回路パッケ
ージＰＫＧ１及びＰＫＧ２を接続する伝送線路が同軸ケ
ーブルとされる場合、第７図に例示されるように、それ
ぞれの芯線と回路の接地電位との間にその特性インピー
ダンスに整合された並列抵抗Ｒ１０及びＲ１１を設け、
それぞれのシールド部を回路の接地電位に結合すればよ
い、その結果、同軸ケーブルにおいても、特別な参照電
位等を必要とすることなく、同様な効果を得ることがで
きる、第５図において、電子回路パッケージＰＫＧ１等
に設けられる大規模集積回路装置や抵抗の数は任意であ
るし、その具体的なレイアウト方法もこの実施例による
制約を受けない。さらに、第１図に示されるディジタル
処理装置のブロック構成や、単位送信回路ＵＢＤ及び単
位受信回路ＵＢＲの具体的な回路構成ならびに電源電圧
の極性及び電圧値等、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である総合ディジタル通信
網のＡＴＭ交換機に含まれるディジタル処理装置に通用
した場合について説明したが、それに限定されるもので
はなく、例えば、複数の機能ブロックを構成する各種の
コンピュータやその周辺装置等にも通用できる。本発明
は、少なくともＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路
を基本として構成されかつ比較的長距離にわたる信号伝
送を必要とするディジタル装置ならびにその伝送方式と
して広く通用できる。
をその背景となった利用分野である総合ディジタル通信
網のＡＴＭ交換機に含まれるディジタル処理装置に通用
した場合について説明したが、それに限定されるもので
はなく、例えば、複数の機能ブロックを構成する各種の
コンピュータやその周辺装置等にも通用できる。本発明
は、少なくともＣＭＯＳ又はバイポーラ・ＣＭＯＳ回路
を基本として構成されかつ比較的長距離にわたる信号伝
送を必要とするディジタル装置ならびにその伝送方式と
して広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一対のインバーテッドプッシュプル出力回
路を含む信号送信回路の出力端子と伝送線路との間に一
対の直列抵抗を設けるとともに、これらの直列抵抗の伝
送線路側にその特性インピーダンスに整合された並列抵
抗を設ける、また、伝送線路の受信端にその特性インピ
ーダンスに整合された終端抵抗を設けるとともに、伝送
線路を介して伝達される信号の受信端における信号振幅
を上記直列抵抗及び並列抵抗ならびに終端抵抗によって
分圧・圧縮し、高インピーダンスのレベルシフト回路を
含む信号受信回路によって増幅する。これにより、伝送
線路の送信端における反射を抑え、ジッタを抑制しつつ
、比較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電
力の信号伝送方式を実現できる。その結果、ＣＭＯＳ又
はバイポーラ・ＣＭＯＳ回路を基本構成とするディジタ
ル処理装置の装置間又は機能ブロック間における信号伝
送を高速化しつつ、その動作を安定化することができる
。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一対のインバーテッドプッシュプル出力回
路を含む信号送信回路の出力端子と伝送線路との間に一
対の直列抵抗を設けるとともに、これらの直列抵抗の伝
送線路側にその特性インピーダンスに整合された並列抵
抗を設ける、また、伝送線路の受信端にその特性インピ
ーダンスに整合された終端抵抗を設けるとともに、伝送
線路を介して伝達される信号の受信端における信号振幅
を上記直列抵抗及び並列抵抗ならびに終端抵抗によって
分圧・圧縮し、高インピーダンスのレベルシフト回路を
含む信号受信回路によって増幅する。これにより、伝送
線路の送信端における反射を抑え、ジッタを抑制しつつ
、比較的簡素なＣＭＯＳ回路を用いた小振幅・低消費電
力の信号伝送方式を実現できる。その結果、ＣＭＯＳ又
はバイポーラ・ＣＭＯＳ回路を基本構成とするディジタ
ル処理装置の装置間又は機能ブロック間における信号伝
送を高速化しつつ、その動作を安定化することができる
。
第１図は、この発明が適用された信号伝送方式及び回路
を用いるディジタル処理装置の第１の実施例を示す回路
ブロック図、 第２図は、第１図のディジタル処理装置の一実施例を示
す信号波形図、 第３図は、第２図の信号波形図の一実施例を示す部分的
な拡大図、 第４図は、この発明に先立って本願発明者等が開発した
ディジタル処理装置の信号波形図の一例を示す部分的な
拡大図、 第５図は、この発明が適用された信号伝送方式及び回路
を用いるディジタル処理装置の第２の実施例を示す回路
ブロック図、 第６図は、この発明が適用された信号伝送方式及び回路
を用いるディジタル処理装置の第３の実施例を示す回路
ブロック図、 第７図は、この発明に先立って本願発明者等が開発した
ディジタル処理装置の一例を示す回路ブロック図である
。 ＰＫＧ１〜ＰＫＧ２，ＰＫＧ…電子回路パッケージ、Ｖ
ＬＳＩ１〜ＶＬＳＩ２…大規模集積回路装置、ＢＤ…信
号送信回路、ＵＢＤ…単位送信回路、ＣＯＮ１〜ＣＯＮ
２…コネクタ、Ｌ０…伝送線路、ＢＲ…信号受信回路、
ＵＢＲ…単位受信回路、ＬＳ…・レベルシフト回路、Ｓ
Ａ…センスアンプ、Ｑ１〜Ｑ３…ＰチャンネルＭＯＳＦ
ＥＴ、Ｑ１１〜Ｑ２２…ＮチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ３…ＣＭＯＳインバータ回路、Ｒ１〜Ｒ１３…抵
抗。 代理人弁理士 徳若 光政
を用いるディジタル処理装置の第１の実施例を示す回路
ブロック図、 第２図は、第１図のディジタル処理装置の一実施例を示
す信号波形図、 第３図は、第２図の信号波形図の一実施例を示す部分的
な拡大図、 第４図は、この発明に先立って本願発明者等が開発した
ディジタル処理装置の信号波形図の一例を示す部分的な
拡大図、 第５図は、この発明が適用された信号伝送方式及び回路
を用いるディジタル処理装置の第２の実施例を示す回路
ブロック図、 第６図は、この発明が適用された信号伝送方式及び回路
を用いるディジタル処理装置の第３の実施例を示す回路
ブロック図、 第７図は、この発明に先立って本願発明者等が開発した
ディジタル処理装置の一例を示す回路ブロック図である
。 ＰＫＧ１〜ＰＫＧ２，ＰＫＧ…電子回路パッケージ、Ｖ
ＬＳＩ１〜ＶＬＳＩ２…大規模集積回路装置、ＢＤ…信
号送信回路、ＵＢＤ…単位送信回路、ＣＯＮ１〜ＣＯＮ
２…コネクタ、Ｌ０…伝送線路、ＢＲ…信号受信回路、
ＵＢＲ…単位受信回路、ＬＳ…・レベルシフト回路、Ｓ
Ａ…センスアンプ、Ｑ１〜Ｑ３…ＰチャンネルＭＯＳＦ
ＥＴ、Ｑ１１〜Ｑ２２…ＮチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ３…ＣＭＯＳインバータ回路、Ｒ１〜Ｒ１３…抵
抗。 代理人弁理士 徳若 光政
Claims (5)
- 【請求項１】送信側では、伝送すべき相補信号を一対の
直 列抵抗を介して伝送線路に出力するとともに、上記一対
の直列抵抗の伝送線路側にその特性インピーダンスに整
合した並列抵抗を投け、受信側では、伝送線路の特性イ
ンピーダンスに整合した終端抵抗を設けるとともに、上
記直列抵抗及び並列抵抗ならびに終端抵抗により信号振
幅が低減された入力信号を高入力インピーダンスのレベ
ルシフト回路を含む信号受信回路により増幅することを
特徴とする信号伝送方式。 - 【請求項２】上記終端抵抗は、送信側及び受信側回路に
供 給される動作電源電圧と伝送線路との間に設けられるも
のであって、上記相補信号の伝送は、上記動作電源電圧
以外の特別な電源電圧を必要としないものであることを
特徴とする特許請求の範囲第１項記載の信号伝送方式。 - 【請求項３】伝送すべき信号を受けて相補的な出力信号
を 形成する信号送信回路と、上記出力回路の一対の出力端
子と伝送線路との間にそれぞれ設けられる一対の直列抵
抗と、上記一対の直列抵抗の伝送線路側に設けられ伝送
線路の特性インピーダンスに整合された並列抵抗と、伝
送線路の受信端に設けられ伝送線路の特性インピーダン
スに整合された終端抵抗と、伝送線路を介して伝送され
る信号を受ける高入力インピーダンスのレベルシフト回
路を含む信号受信回路とを具備することを特徴とする信
号伝送回路。 - 【請求項４】上記信号送信回路及び信号受信回路は、そ
れ ぞれ大規模集積回路装置に含まれ、かつそのゲートアレ
イ部の入出力回路セルとして標準化されるものであるこ
とを特徴とする特許請求の範囲第３項記載の信号伝送回
路。 - 【請求項５】上記直列抵抗及び並列抵抗ならびに終端抵
抗 は、上記大規模集積回路装置の外部に個別部品として配
置されるものであることを特徴とする特許請求の範囲第
４項記載の信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217641A JP3062225B2 (ja) | 1990-08-18 | 1990-08-18 | 信号伝送方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217641A JP3062225B2 (ja) | 1990-08-18 | 1990-08-18 | 信号伝送方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249945A true JPH04249945A (ja) | 1992-09-04 |
| JP3062225B2 JP3062225B2 (ja) | 2000-07-10 |
Family
ID=16707445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217641A Expired - Fee Related JP3062225B2 (ja) | 1990-08-18 | 1990-08-18 | 信号伝送方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062225B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172517B1 (en) * | 1993-12-28 | 2001-01-09 | Hitachi, Ltd. | Signal transmitting device, circuit block and integrated circuit suited to fast signal transmission |
| KR100533552B1 (ko) * | 1998-12-08 | 2005-12-06 | 간지 오쯔까 | 전자 장치 |
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
| JP2010533401A (ja) * | 2007-07-12 | 2010-10-21 | シリコン・ライン・ゲー・エム・ベー・ハー | 少なくとも１個の差動ラインを駆動する回路装置及び方法 |
| JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
| JP2011242737A (ja) * | 2010-05-18 | 2011-12-01 | Silicon Works Co Ltd | チップオングラス方式の液晶表示装置 |
| WO2016208380A1 (ja) * | 2015-06-25 | 2016-12-29 | 株式会社オートネットワーク技術研究所 | ケーブル装置及び通信システム |
| US10230913B2 (en) | 2014-06-26 | 2019-03-12 | Sony Corporation | Transmitter and communication system |
-
1990
- 1990-08-18 JP JP2217641A patent/JP3062225B2/ja not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911224B2 (en) | 1993-12-28 | 2011-03-22 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| US6420900B2 (en) | 1993-12-28 | 2002-07-16 | Hitachi, Ltd. | Semiconductor memory |
| US6441639B1 (en) | 1993-12-28 | 2002-08-27 | Hitachi, Ltd | Circuit module connected to a transmission line including arrangement to suppress reflections at a branch point of the transmission line |
| US6873179B2 (en) | 1993-12-28 | 2005-03-29 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| US6172517B1 (en) * | 1993-12-28 | 2001-01-09 | Hitachi, Ltd. | Signal transmitting device, circuit block and integrated circuit suited to fast signal transmission |
| US7015717B2 (en) | 1993-12-28 | 2006-03-21 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| US7123048B2 (en) | 1993-12-28 | 2006-10-17 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| US8106677B2 (en) | 1993-12-28 | 2012-01-31 | Lg Electronics Inc. | Signal transmitting device suited to fast signal transmission |
| US7295034B2 (en) | 1993-12-28 | 2007-11-13 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| US7372292B2 (en) | 1993-12-28 | 2008-05-13 | Hitachi, Ltd. | Signal transmitting device suited to fast signal transmission |
| KR100533552B1 (ko) * | 1998-12-08 | 2005-12-06 | 간지 오쯔까 | 전자 장치 |
| JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
| JP2007258891A (ja) * | 2006-03-22 | 2007-10-04 | Nec Electronics Corp | 相補信号生成回路 |
| JP2010533401A (ja) * | 2007-07-12 | 2010-10-21 | シリコン・ライン・ゲー・エム・ベー・ハー | 少なくとも１個の差動ラインを駆動する回路装置及び方法 |
| JP2011242737A (ja) * | 2010-05-18 | 2011-12-01 | Silicon Works Co Ltd | チップオングラス方式の液晶表示装置 |
| US10230913B2 (en) | 2014-06-26 | 2019-03-12 | Sony Corporation | Transmitter and communication system |
| WO2016208380A1 (ja) * | 2015-06-25 | 2016-12-29 | 株式会社オートネットワーク技術研究所 | ケーブル装置及び通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062225B2 (ja) | 2000-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6369605B1 (en) | Self-terminated driver to prevent signal reflections of transmissions between electronic devices | |
| JP2902016B2 (ja) | 信号伝送方法および回路 | |
| US7233172B2 (en) | Differential amplifier circuit capable of accurately amplifying even high-speeded signal of small amplitude | |
| JPH1185345A (ja) | 入出力インターフェース回路及び半導体システム | |
| JP3571013B2 (ja) | 半導体装置、その駆動方法及びその設定方法 | |
| US5570042A (en) | PECL input buffer | |
| US5880601A (en) | Signal receiving circuit and digital signal processing system | |
| CA2227890A1 (en) | Universal sender device | |
| JP2000059444A (ja) | 受信装置及び通信装置の伝送ライン終端回路 | |
| JPH04249945A (ja) | 信号伝送方法及び回路 | |
| US4002928A (en) | Process for transmitting signals between two chips with high-speed complementary MOS circuits | |
| US4739194A (en) | Supergate for high speed transmission of signals | |
| US6944239B2 (en) | CMOS receiver for simultaneous bi-directional links | |
| US8000672B2 (en) | Rail-to-rail data receiver for high-speed communication | |
| US6072943A (en) | Integrated bus controller and terminating chip | |
| EP1378997A2 (en) | Output buffer apparatus capable of adjusting output impedance in synchronization with data signal | |
| US6316969B1 (en) | Differential receivers in a CMOS process | |
| JP3217079B2 (ja) | 半導体集積回路 | |
| US6593769B1 (en) | Differential, reduced swing buffer design | |
| JP4083914B2 (ja) | 終端回路 | |
| US5070307A (en) | Differential amplifier with enhanced slew rate | |
| JPH10242827A (ja) | Ｃｍｏｓ集積回路 | |
| JPH02143609A (ja) | 信号伝達システム | |
| JPH088978A (ja) | 信号伝送回路 | |
| US6541998B2 (en) | Active termination circuit with an enable/disable |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |