JPH02143609A - 信号伝達システム - Google Patents
信号伝達システムInfo
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- JPH02143609A JPH02143609A JP63295955A JP29595588A JPH02143609A JP H02143609 A JPH02143609 A JP H02143609A JP 63295955 A JP63295955 A JP 63295955A JP 29595588 A JP29595588 A JP 29595588A JP H02143609 A JPH02143609 A JP H02143609A
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- signal
- bus
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- circuit
- internal
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Links
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号伝達方式に関するもので、例えば、０
ＭＯ３（相補型ＭＯ３）又はバイポーラ・ＣＭＯＳ論理
回路を基本構成とするディジタル処理装置の内部バス等
に利用して特に有効な技術に関するものである。
ＭＯ３（相補型ＭＯ３）又はバイポーラ・ＣＭＯＳ論理
回路を基本構成とするディジタル処理装置の内部バス等
に利用して特に有効な技術に関するものである。
０ＭＯ３又はバイポーラ・ＣＭ ＯＳ 論理回路を基本
構成とするディジタル処理装置がある。ディジタル処理
装置は、例えば算術論理演算ユニット等の処理ユニット
やメモリユニットのような複数の機能ブロックを備える
。
構成とするディジタル処理装置がある。ディジタル処理
装置は、例えば算術論理演算ユニット等の処理ユニット
やメモリユニットのような複数の機能ブロックを備える
。
一方、機能ブロック間の信号伝達を高速化する一つの手
段として、信号を例えば０．８ Ｖのような小振幅で伝
達するＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタフ
ェース方式が上記ディジタル処理装置等に用いられると
き、各機能ブロックは、ＥＣＬレベルの入力信号をＭＯ
Ｓレベルの内部信号に変換するＥＣＬ−ＭＯＳレベル変
換回路と、ＭＯＳレベルの内部信号をＥＣＬレベルの出
力信号に変換するＭＯＳ −ＥＣＬレベル変換回路とを
備える。
段として、信号を例えば０．８ Ｖのような小振幅で伝
達するＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）インタフェース方式がある。このインタフ
ェース方式が上記ディジタル処理装置等に用いられると
き、各機能ブロックは、ＥＣＬレベルの入力信号をＭＯ
Ｓレベルの内部信号に変換するＥＣＬ−ＭＯＳレベル変
換回路と、ＭＯＳレベルの内部信号をＥＣＬレベルの出
力信号に変換するＭＯＳ −ＥＣＬレベル変換回路とを
備える。
上記のようなレベル変換回路を備えるバイポーラ・ＣＭ
Ｏ５型ＲＡＭ （ランダムアクセスメモリ）について、
例えば、１９８８年２月１８日付の「アイ・ニス・ニス
・シイ・シイ （Ｉ ５ＳＣＣ：Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ ５ｏｌｉｃｌＳｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ ） 、ダイジェスト・オブ
・テクニカル・ペーパーズ（ＤＩＧＢＳＴ ＯＦ Ｔ８
ＣＨＮＩＣＡＬ ＰＡＰＥＲＳ） Ｊのセンシラン（Ｓ
ｅｓｓｉｏｎ） Ｘｍ、第１８４頁〜第１８５頁に記載
されている。
Ｏ５型ＲＡＭ （ランダムアクセスメモリ）について、
例えば、１９８８年２月１８日付の「アイ・ニス・ニス
・シイ・シイ （Ｉ ５ＳＣＣ：Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ ５ｏｌｉｃｌＳｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ ） 、ダイジェスト・オブ
・テクニカル・ペーパーズ（ＤＩＧＢＳＴ ＯＦ Ｔ８
ＣＨＮＩＣＡＬ ＰＡＰＥＲＳ） Ｊのセンシラン（Ｓ
ｅｓｓｉｏｎ） Ｘｍ、第１８４頁〜第１８５頁に記載
されている。
半導休業積回路の微細化・築積化技術の進展にともなっ
て、上記ディジタル処理装置等を構成する複数の機能ブ
ロックは、集約化され、１［の半導体基板上に形成され
るいわゆる１チツプ化の傾向にある。このとき、複数の
機能ブロックを結合するためのバスは内部ハスとなり、
各信号は、上記ＥＣＬレベルに変換されることなく、Ｍ
ＯＳレベルのまま伝達される。
て、上記ディジタル処理装置等を構成する複数の機能ブ
ロックは、集約化され、１［の半導体基板上に形成され
るいわゆる１チツプ化の傾向にある。このとき、複数の
機能ブロックを結合するためのバスは内部ハスとなり、
各信号は、上記ＥＣＬレベルに変換されることなく、Ｍ
ＯＳレベルのまま伝達される。
ところで、内部バスにおける交流的な消！電力Ｐｏは、
パスラインに結合される静電容量の値をＣとし、伝達さ
れる信号の振幅及び周波数をそれぞれＶ及びｆとすると
き、 ＰＤ−Ｃ−Ｖ２ ・ｆ とされる。上記ディジタル処理装置等において、パスラ
インに結合される静電容量の値Ｃは、１チツプ化後も実
質的に大きな減少は見られない。また、伝達される信号
の周波数ｆは、ディジタル処理装置等の高速化にともな
ってむしろ増大する傾向にある。このため、上記ディジ
タル処理装置等の低消費電力化を推進するためには、伝
達される信号の振幅■を圧縮することに着目せざるを得
ない。ところが、信号の振幅を圧縮するために上記に記
載されるような従来のレベル変換回路を用いた場合、回
路が複雑でありかつバイポーラ及び０ＭＯ３混在型であ
ることから、レイアウト所要面積が増大し、またレベル
変換回路そのものの消費電力が比較的大きいことから、
思うように低消費電力化できないという問題が生じた。
パスラインに結合される静電容量の値をＣとし、伝達さ
れる信号の振幅及び周波数をそれぞれＶ及びｆとすると
き、 ＰＤ−Ｃ−Ｖ２ ・ｆ とされる。上記ディジタル処理装置等において、パスラ
インに結合される静電容量の値Ｃは、１チツプ化後も実
質的に大きな減少は見られない。また、伝達される信号
の周波数ｆは、ディジタル処理装置等の高速化にともな
ってむしろ増大する傾向にある。このため、上記ディジ
タル処理装置等の低消費電力化を推進するためには、伝
達される信号の振幅■を圧縮することに着目せざるを得
ない。ところが、信号の振幅を圧縮するために上記に記
載されるような従来のレベル変換回路を用いた場合、回
路が複雑でありかつバイポーラ及び０ＭＯ３混在型であ
ることから、レイアウト所要面積が増大し、またレベル
変換回路そのものの消費電力が比較的大きいことから、
思うように低消費電力化できないという問題が生じた。
この発明の目的は、比較的簡素なインタフェース回路を
付加することで信号の小振幅化を図った信号伝達方式を
提供することにある。この発明の他の目的は、内部バス
の交流的な消費電力を削減し１チツプ型のディジタル処
理装置等の低消費電力化を推進することにある。
付加することで信号の小振幅化を図った信号伝達方式を
提供することにある。この発明の他の目的は、内部バス
の交流的な消費電力を削減し１チツプ型のディジタル処
理装置等の低消費電力化を推進することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、信号の非伝達時においてバスを第１のレベル
にプリチャージし、信号の伝達時においてバスを伝達さ
れる信号の論理レベルに応じて選択的に第２のレベルに
ディスチャージし、かつ上記第１及び第２のレベル間の
レベル差を回路の電源重圧の絶対値に比較して充分小さ
くするとともに、バスレシーバ側に、バスを介して伝達
された信号に所定のバイアスレベルを与えるレベルシフ
ト回路と、このレベルシフト回路の出力信号を受けかつ
上記バイアスレベルにおいてその増幅率が最大とされる
センスアンプとを設ける。
にプリチャージし、信号の伝達時においてバスを伝達さ
れる信号の論理レベルに応じて選択的に第２のレベルに
ディスチャージし、かつ上記第１及び第２のレベル間の
レベル差を回路の電源重圧の絶対値に比較して充分小さ
くするとともに、バスレシーバ側に、バスを介して伝達
された信号に所定のバイアスレベルを与えるレベルシフ
ト回路と、このレベルシフト回路の出力信号を受けかつ
上記バイアスレベルにおいてその増幅率が最大とされる
センスアンプとを設ける。
上記した手段によれば、ＣＭＯＳからなる比較的簡素な
インタフェース回路を付加することで、信号の小振幅化
を図った信号伝達方式を実現できる。これにより、内部
バスにより結合される複数の機能ブロックを含むディジ
タル処理装置等の内部バスにおける交流的な消費電力を
削減し、その低消費重力化を推進できる。
インタフェース回路を付加することで、信号の小振幅化
を図った信号伝達方式を実現できる。これにより、内部
バスにより結合される複数の機能ブロックを含むディジ
タル処理装置等の内部バスにおける交流的な消費電力を
削減し、その低消費重力化を推進できる。
第３図には、この発明が通用される信号伝達方式を用い
たディジタル処理装置の一実施例のブロック図が示され
ている。また、第１図には、第３図のディジタル処理装
置のバスドライバ及びパスレシーバの一実施例の回路図
が示され、第２図には、第１図のバスドライバ及びバス
レシーバの一実施例の信号波形図が示されている。これ
らの図をもとに、この実施例のディジタル処理装置の構
成と動作の概要ならびにこの信号伝達方式の特徴につい
て説明する。なお、第１図において、チャンネル（バッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。
たディジタル処理装置の一実施例のブロック図が示され
ている。また、第１図には、第３図のディジタル処理装
置のバスドライバ及びパスレシーバの一実施例の回路図
が示され、第２図には、第１図のバスドライバ及びバス
レシーバの一実施例の信号波形図が示されている。これ
らの図をもとに、この実施例のディジタル処理装置の構
成と動作の概要ならびにこの信号伝達方式の特徴につい
て説明する。なお、第１図において、チャンネル（バッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。
第３図において、ディジタル処理装置は、特に制限され
ないが、１個のプロセッサユニットＰＵとｎ ＋ １
（１１のメモリユニットＭＵＯ〜ＭＵｎを備える。これ
らのプロセッサユニット及びメモリユニットは、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。その結果、ディジタル処理装置は、
大規模集積回路（ＶＬＳＩ）として１チツプ化される。
ないが、１個のプロセッサユニットＰＵとｎ ＋ １
（１１のメモリユニットＭＵＯ〜ＭＵｎを備える。これ
らのプロセッサユニット及びメモリユニットは、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。その結果、ディジタル処理装置は、
大規模集積回路（ＶＬＳＩ）として１チツプ化される。
ディジタル処理装置は、さらに、上記プロセンサユニッ
トＰＵ及びメモリユニットＭＵＯ−ＭＵｎを互いに結合
する２組の内部バスＢＵＳ−Ａ及びＢｕｓ−Ｂを備える
。これらの内部バスは、第１図に示されるように、それ
ぞれ複数対の相補信号線により構成され、プロセッサユ
ニッ）ＰＵの出力信号をメモリユニットＭＵＯ〜Ｍ Ｕ
ｎにあるいはメモリユニットＭＵＯ〜ＭＵｎの出力信
号をプロセッサユニットＰＵにそれぞれ伝達する。この
実施例において、内部バスＢＬＩＳ−Ａ及びＢＵＳ−Ｂ
を介して伝達される信号の振幅は、後述するように、回
路の電源電圧の絶対値の十分の−あるいは数分の−とな
るように制限される。その結果、各内部バスにおける交
流的な消費電力は著しく削減され、ディジタル処理装置
の低消費電力化が推進される。なお、上記内部バスＢＵ
Ｓ−Ａ及びＢｕｓ−Ｂは、双方向バスとして一体化され
るものであってもよい。
トＰＵ及びメモリユニットＭＵＯ−ＭＵｎを互いに結合
する２組の内部バスＢＵＳ−Ａ及びＢｕｓ−Ｂを備える
。これらの内部バスは、第１図に示されるように、それ
ぞれ複数対の相補信号線により構成され、プロセッサユ
ニッ）ＰＵの出力信号をメモリユニットＭＵＯ〜Ｍ Ｕ
ｎにあるいはメモリユニットＭＵＯ〜ＭＵｎの出力信
号をプロセッサユニットＰＵにそれぞれ伝達する。この
実施例において、内部バスＢＬＩＳ−Ａ及びＢＵＳ−Ｂ
を介して伝達される信号の振幅は、後述するように、回
路の電源電圧の絶対値の十分の−あるいは数分の−とな
るように制限される。その結果、各内部バスにおける交
流的な消費電力は著しく削減され、ディジタル処理装置
の低消費電力化が推進される。なお、上記内部バスＢＵ
Ｓ−Ａ及びＢｕｓ−Ｂは、双方向バスとして一体化され
るものであってもよい。
プロセッサユニットＰＵ及びメモリユニットＭＵＯ〜Ｍ
Ｕ ｎは、バスドライバＢＤ及びパスレシーバＢＲを
それぞれ含む。このうち、プロセッサユニットＰＵのバ
スドライバＢＤは、第１図に示されるように、内部バス
Ｂｕｓ−Ａの各相補信号線ＤＯ・ＤＯ〜Ｄｋ−Ｄｋに対
応して設けられるに＋１個の単位バスドライバＵＢＤＯ
〜ＵＢＤｋを含む、これらの単位バスドライバは、特に
制限されないが、回路の電源電圧と各相補信号線の反転
信号線ＤＯ−Ｄｋあるいは非反転信号線ＤＯ〜Ｄｋとの
間にそれぞれ設けられるＰチャンネル型のプリチャージ
ＭＯＳＦＥＴＱＩ及びＱ２と、各相補信号線の反転信号
線ＤＯ−Ｄｋあるいは非反転信号線ＤＯ−Ｄｋと回路の
接地電位との間にそれぞれ設けられるＮチャンネル型の
ディスチャージＭＯＳＦＥＴＱＩ １及びＱ１２とを含
む。ココで、回路の電源電圧は、特に制限されないが、
＋５ｖのような正の電源電圧とされる。
Ｕ ｎは、バスドライバＢＤ及びパスレシーバＢＲを
それぞれ含む。このうち、プロセッサユニットＰＵのバ
スドライバＢＤは、第１図に示されるように、内部バス
Ｂｕｓ−Ａの各相補信号線ＤＯ・ＤＯ〜Ｄｋ−Ｄｋに対
応して設けられるに＋１個の単位バスドライバＵＢＤＯ
〜ＵＢＤｋを含む、これらの単位バスドライバは、特に
制限されないが、回路の電源電圧と各相補信号線の反転
信号線ＤＯ−Ｄｋあるいは非反転信号線ＤＯ〜Ｄｋとの
間にそれぞれ設けられるＰチャンネル型のプリチャージ
ＭＯＳＦＥＴＱＩ及びＱ２と、各相補信号線の反転信号
線ＤＯ−Ｄｋあるいは非反転信号線ＤＯ−Ｄｋと回路の
接地電位との間にそれぞれ設けられるＮチャンネル型の
ディスチャージＭＯＳＦＥＴＱＩ １及びＱ１２とを含
む。ココで、回路の電源電圧は、特に制限されないが、
＋５ｖのような正の電源電圧とされる。
プリチャージＭＯＳＦＥＴＱＩ及びＱ２のゲートは、共
通結合され、特に制限されないが、インバータ回路Ｎ３
の出力信号すなわち反転タイミング信号φｐａが供給さ
れる。インバータ回路Ｎ３の入力端子には、プロセッサ
ユニットＰＵの図示されないタイミング発生回路からタ
イミング信号φｐａが供給される。ここで、タイミング
信号φｐａは、内部バスＢＵＳ−Ａが活性状態とされな
いとき、言い換えると内部バスＢｕｓ−Ａにおいて信号
が非伝達状態とされるとき、選択的にノ＼イレベルとさ
れる。言うまでもなく、反転タイミング信号φｐａは、
上記タイミング信号φｐｄと相補的なレベルとされる。
通結合され、特に制限されないが、インバータ回路Ｎ３
の出力信号すなわち反転タイミング信号φｐａが供給さ
れる。インバータ回路Ｎ３の入力端子には、プロセッサ
ユニットＰＵの図示されないタイミング発生回路からタ
イミング信号φｐａが供給される。ここで、タイミング
信号φｐａは、内部バスＢＵＳ−Ａが活性状態とされな
いとき、言い換えると内部バスＢｕｓ−Ａにおいて信号
が非伝達状態とされるとき、選択的にノ＼イレベルとさ
れる。言うまでもなく、反転タイミング信号φｐａは、
上記タイミング信号φｐｄと相補的なレベルとされる。
ディスチャージＭＯＳＦＥＴＱＩ ｌ及びＱ１２のゲー
トには、特に制限されないが対応するノアゲート回路Ｎ
０Ｇ１及びＮ０Ｇ２の出力信号すなわち反転内部信号ｄ
ｃＯ等及び非反転内部信号ｄｃＯ等がそれぞれ供給され
る。ノアゲート回路Ｎ０Ｇ１の一方の入力端子には、イ
ンバータ回路Ｎ１の出力信号すなわち反転内部出力信号
ｄｏＱ等が供給される。インバータ回路Ｎ１の入力端子
には、プロセッサユニソ１−ＰＵの図示されない前段回
路から、内部出力信号ｄｏＯ等が供給される。
トには、特に制限されないが対応するノアゲート回路Ｎ
０Ｇ１及びＮ０Ｇ２の出力信号すなわち反転内部信号ｄ
ｃＯ等及び非反転内部信号ｄｃＯ等がそれぞれ供給され
る。ノアゲート回路Ｎ０Ｇ１の一方の入力端子には、イ
ンバータ回路Ｎ１の出力信号すなわち反転内部出力信号
ｄｏＱ等が供給される。インバータ回路Ｎ１の入力端子
には、プロセッサユニソ１−ＰＵの図示されない前段回
路から、内部出力信号ｄｏＯ等が供給される。
ここで、内部出力信号ｄｏＱ等は、対応する伝達信号が
論理“１゛とされるとき、選択的にハイレベルとされる
。言うまでもなく、反転内部出力信号ｄｏＱ等は、上記
内部出力信号ｄｏＱ等の相補信号とされる。内部出力信
号ｄｏＱ等は、さらに上記ノアゲート回路Ｎ０Ｇ２の一
方の入力端子にも供給される。これらのノアゲート回路
Ｎ０ＧＩぶびＮ０Ｇ２の他方の入力端子には、ナントゲ
ート回路ＮＡＧ１の出力信号すなわち反転タイミング信
号φｄｏが共通に供給される。
論理“１゛とされるとき、選択的にハイレベルとされる
。言うまでもなく、反転内部出力信号ｄｏＱ等は、上記
内部出力信号ｄｏＱ等の相補信号とされる。内部出力信
号ｄｏＱ等は、さらに上記ノアゲート回路Ｎ０Ｇ２の一
方の入力端子にも供給される。これらのノアゲート回路
Ｎ０ＧＩぶびＮ０Ｇ２の他方の入力端子には、ナントゲ
ート回路ＮＡＧ１の出力信号すなわち反転タイミング信
号φｄｏが共通に供給される。
ナントゲート回路ＮＡＧ１の一方の入力端子には、特に
制限されないが、プロセッサユニ７）ＰＵの図示されな
いタイミング発生回路から、タイミング信号φｏｅが供
給される。ここで、タイミング信号φｏｓは、内部出力
信号ｄｏＯ−ｄｏｋのレベルが確定された時点で、選択
的にハイレベルとされる。ナントゲート回路ＮＡＧＩの
他方の入力端子には、インバータ回路Ｎ２の出力信号す
なわち反転内部信号ｆｄが供給される。インバータ回路
Ｎ２の入力端子には、レベル判定回路ＬＤの出力信号ｉ
！ｄが供給される。
制限されないが、プロセッサユニ７）ＰＵの図示されな
いタイミング発生回路から、タイミング信号φｏｅが供
給される。ここで、タイミング信号φｏｓは、内部出力
信号ｄｏＯ−ｄｏｋのレベルが確定された時点で、選択
的にハイレベルとされる。ナントゲート回路ＮＡＧＩの
他方の入力端子には、インバータ回路Ｎ２の出力信号す
なわち反転内部信号ｆｄが供給される。インバータ回路
Ｎ２の入力端子には、レベル判定回路ＬＤの出力信号ｉ
！ｄが供給される。
レベル判定回路ＬＤは、特に制限されないが、回路の電
源電圧と上記出力ノード１ｄとの間に並列形態に設けら
れる２個のＰチャンネルＭＯＳＦＥＴＱ３及びＱ４と、
上記出力ノードｎｌｄと回路の接地電位との間に設けら
れるＮチャンネルＭＯＳＦＥＴＱＩ ３とを含む。ＭＯ
ＳＦＥＴＱ３のゲートは、内部ハスＢｕｓ−Ａの対応す
る上記反転信号線、ＤＯ等に結合され、ＭＯＳＦＥＴＱ
４のゲートは、対応する上記非反転信号線ＤＯ等に結合
される。ＭＯＳＦＥＴＱＩ ３のゲートには、上記タイ
ミング信号φｐａが供給される。
源電圧と上記出力ノード１ｄとの間に並列形態に設けら
れる２個のＰチャンネルＭＯＳＦＥＴＱ３及びＱ４と、
上記出力ノードｎｌｄと回路の接地電位との間に設けら
れるＮチャンネルＭＯＳＦＥＴＱＩ ３とを含む。ＭＯ
ＳＦＥＴＱ３のゲートは、内部ハスＢｕｓ−Ａの対応す
る上記反転信号線、ＤＯ等に結合され、ＭＯＳＦＥＴＱ
４のゲートは、対応する上記非反転信号線ＤＯ等に結合
される。ＭＯＳＦＥＴＱＩ ３のゲートには、上記タイ
ミング信号φｐａが供給される。
これらのことから、第２図に示されるように、内部バス
Ｂｕｓ−Ａにおいて信号が非伝達状態とされタイミング
信号φｐａがハイレベルとされるとき、プロセッサユニ
ットＰＵのバスドライバＢＤでは、レベル判定回路ＬＤ
のＭＯＳＦＥＴＱＩ３がオン状態となり、またプリチャ
ージＭＯＳＦＥＴＱ！及びＱ２がオン状態となる。この
ため、レベル判定回路ＬＤの出力信号／ｄがロウレベル
とされ、反転内部信号／ｄがハイレベルとされるととも
に、内部バスＢｕｓ−Ａの対応する反転信号線ＤＯ及び
非反転信号線ＤＯがともに回路の電源電圧■叩のような
ハイレベル（第１のレベル）にプリチャージされる。
Ｂｕｓ−Ａにおいて信号が非伝達状態とされタイミング
信号φｐａがハイレベルとされるとき、プロセッサユニ
ットＰＵのバスドライバＢＤでは、レベル判定回路ＬＤ
のＭＯＳＦＥＴＱＩ３がオン状態となり、またプリチャ
ージＭＯＳＦＥＴＱ！及びＱ２がオン状態となる。この
ため、レベル判定回路ＬＤの出力信号／ｄがロウレベル
とされ、反転内部信号／ｄがハイレベルとされるととも
に、内部バスＢｕｓ−Ａの対応する反転信号線ＤＯ及び
非反転信号線ＤＯがともに回路の電源電圧■叩のような
ハイレベル（第１のレベル）にプリチャージされる。
次に、第２図のサイクルＣｙ、１に示されるように、タ
イミング信号φｐｄがロウレベルとされ、同時に、内部
出力信号ｄｏＱ等がまず論理“０”すなわちロウレベル
とされる。また、特に制限されないが、これにやや遅れ
て、タイミング信号φｏｓがハイレベルとされる。
イミング信号φｐｄがロウレベルとされ、同時に、内部
出力信号ｄｏＱ等がまず論理“０”すなわちロウレベル
とされる。また、特に制限されないが、これにやや遅れ
て、タイミング信号φｏｓがハイレベルとされる。
フ゛ロセッサユニットＰＵのバスドライバＢＤでは、タ
イミング信号φｐｄがロウレベルとされることで、レベ
ル判定回路ＬＤのＭＯＳＦＥＴＱＩ３がオフ状態となり
、またプリチャージＭＯＳＦＥＴＱ１及びＱ２がオフ状
態となる。これにより、内部バスＢＵＳ−Ａの各相補信
号線に対するプリチャージ動作が停止される。このとき
、レベル判定回路ＬＤのＭＯＳＦＥＴＱ３及びＱ４は、
対応する反転信号線ＤＯ等又は非反転信号線ＤＯ等がハ
イレベルにプリチャージされているため、ともにオフ状
態とされる。したがって、レベル判定回路ＬＤの出力信
号ｆｆ１ｄは、ＭＯＳＦＥＴＱ３又はＱ４のいずれかが
オン状態となるまでの間、ロウレベルのままとされ、反
転内部信号７！ｄがハイレベルのままとされる。
イミング信号φｐｄがロウレベルとされることで、レベ
ル判定回路ＬＤのＭＯＳＦＥＴＱＩ３がオフ状態となり
、またプリチャージＭＯＳＦＥＴＱ１及びＱ２がオフ状
態となる。これにより、内部バスＢＵＳ−Ａの各相補信
号線に対するプリチャージ動作が停止される。このとき
、レベル判定回路ＬＤのＭＯＳＦＥＴＱ３及びＱ４は、
対応する反転信号線ＤＯ等又は非反転信号線ＤＯ等がハ
イレベルにプリチャージされているため、ともにオフ状
態とされる。したがって、レベル判定回路ＬＤの出力信
号ｆｆ１ｄは、ＭＯＳＦＥＴＱ３又はＱ４のいずれかが
オン状態となるまでの間、ロウレベルのままとされ、反
転内部信号７！ｄがハイレベルのままとされる。
タイミング信号φｐａにやや遅れてタイミング信号φＯ
ｅがハイレベルとされると、ブロセソサユニットＰＵの
バスドライバＢＤでは、まずナントゲート回路ＮＡＧ１
の出力信号すなわち反転タイミング信号φｄＯ等がロウ
レベルとされる。その結果、内部出力信号ｄｏＱ等がロ
ウレベルであることから、ノアゲート回路Ｎ０Ｇ２の出
力信号すなわち非反転内部信号ｄｃＯ等がハイレベルと
なり、ディスチャージＭＯＳＦＥＴＱ１２がオン状態と
なる。これにより、内部バスＢＵＳ−Ａの非反転信号線
ＤＯ等がディスチャージされ、そのレベルが低下し始め
る。
ｅがハイレベルとされると、ブロセソサユニットＰＵの
バスドライバＢＤでは、まずナントゲート回路ＮＡＧ１
の出力信号すなわち反転タイミング信号φｄＯ等がロウ
レベルとされる。その結果、内部出力信号ｄｏＱ等がロ
ウレベルであることから、ノアゲート回路Ｎ０Ｇ２の出
力信号すなわち非反転内部信号ｄｃＯ等がハイレベルと
なり、ディスチャージＭＯＳＦＥＴＱ１２がオン状態と
なる。これにより、内部バスＢＵＳ−Ａの非反転信号線
ＤＯ等がディスチャージされ、そのレベルが低下し始め
る。
内部バスＢＵＳ−Ａの非反転信号線ＤＯ等のレベルが、
回路の電源電圧ＶＯＯよりＰチャンネルＭＯＳＦＥＴＱ
４のしきい値電圧ＶＴＨＰ分だけ低下すると、ＭＯＳＦ
ＥＴＱ４がオン状態となる。したがって、レベル判定回
路ＬＤの出力信号Ｊｄが回路の電源電圧ＶＯＯのような
ハイレベルとされ、反転内部信号／ｄがロウレベルとさ
れる。このため、反転タイミング信号φｄＯがハイレベ
ルとされ、非反転内部信号ｄｃｏ等がロウレベルとされ
る。これにより、ディスチャージＭＯＳＦＥＴＱ１２は
オフ状態となり、非反転信号線ＤＯ等に対するディスチ
ャージ動作が停止される。これにより、非反転信号線Ｄ
Ｏ等のレベルは、次のプリチャージ動作が開始されるま
での間、はぼ回路の電源電圧ＶＤＤよりＰチャンネルＭ
ＯＳＦＥＴＱ４のしきい値電圧ＶＴＨＰ分だけ低いディ
スチャージレベル（第２のレベル）に固定される。
回路の電源電圧ＶＯＯよりＰチャンネルＭＯＳＦＥＴＱ
４のしきい値電圧ＶＴＨＰ分だけ低下すると、ＭＯＳＦ
ＥＴＱ４がオン状態となる。したがって、レベル判定回
路ＬＤの出力信号Ｊｄが回路の電源電圧ＶＯＯのような
ハイレベルとされ、反転内部信号／ｄがロウレベルとさ
れる。このため、反転タイミング信号φｄＯがハイレベ
ルとされ、非反転内部信号ｄｃｏ等がロウレベルとされ
る。これにより、ディスチャージＭＯＳＦＥＴＱ１２は
オフ状態となり、非反転信号線ＤＯ等に対するディスチ
ャージ動作が停止される。これにより、非反転信号線Ｄ
Ｏ等のレベルは、次のプリチャージ動作が開始されるま
での間、はぼ回路の電源電圧ＶＤＤよりＰチャンネルＭ
ＯＳＦＥＴＱ４のしきい値電圧ＶＴＨＰ分だけ低いディ
スチャージレベル（第２のレベル）に固定される。
第２図のサイクルＣｙ、２に示されるように、内部出力
信号ｄｏｏ等が論理“ｌ”すなわちハイレベルとされる
場合、プロセッサユニットＰＵのバスドライバＢＤでは
、同様にタイミング信号φＯｅのハイレベルを受けて、
まず反転タイミング信号７了］がロウレベルとされ、続
いてノアゲート回路Ｎ０Ｇｌの出力信号すなわち反転内
部信号ｄＣＯ等がハイレベルとされる。このため、ディ
スチャージＭＯＳＦＥＴＱＩ １がオン状態となり、内
部バスＢＵＳ−Ａの反転信号線ＤＯ等のディスチャージ
動作が開始される。
信号ｄｏｏ等が論理“ｌ”すなわちハイレベルとされる
場合、プロセッサユニットＰＵのバスドライバＢＤでは
、同様にタイミング信号φＯｅのハイレベルを受けて、
まず反転タイミング信号７了］がロウレベルとされ、続
いてノアゲート回路Ｎ０Ｇｌの出力信号すなわち反転内
部信号ｄＣＯ等がハイレベルとされる。このため、ディ
スチャージＭＯＳＦＥＴＱＩ １がオン状態となり、内
部バスＢＵＳ−Ａの反転信号線ＤＯ等のディスチャージ
動作が開始される。
以下、内部バスＢＵＳ−Ａの反転信号線ＤＯ等のレベル
が回路の電源電圧ｖＤＤよりＰチャンネルＭＯＳＦＥＴ
Ｑ３のしきい値電圧ＶＴＨＰ分だけ低下した時点で、レ
ベル判定回路ＬＤのＭＯＳＦＥＴＱ３がオン状態となり
、反転信号線Ｄｏ等に対するディスチャージ動作が停止
される。これにより、反転信号線ＤＯ等のレベルは、次
のプリチャージ動作が開始されるまでの間、はぼ回路の
電源電圧ＶＤＤよりＰチャンネルＭＯＳＦＥＴＱ３のし
きい値電圧ＶＴＨＰ分だけ低いディスチャージレベル（
第２のレベル）に固定される。
が回路の電源電圧ｖＤＤよりＰチャンネルＭＯＳＦＥＴ
Ｑ３のしきい値電圧ＶＴＨＰ分だけ低下した時点で、レ
ベル判定回路ＬＤのＭＯＳＦＥＴＱ３がオン状態となり
、反転信号線Ｄｏ等に対するディスチャージ動作が停止
される。これにより、反転信号線ＤＯ等のレベルは、次
のプリチャージ動作が開始されるまでの間、はぼ回路の
電源電圧ＶＤＤよりＰチャンネルＭＯＳＦＥＴＱ３のし
きい値電圧ＶＴＨＰ分だけ低いディスチャージレベル（
第２のレベル）に固定される。
一方、メモリユニットＭ Ｕ Ｏ＝ Ｍ Ｕ ｎのパス
レシーバＢＲは、特に制限されないが、内部バスＢＵＳ
−Ａの各相補信号線ＤＯ−Ｄｏ−Ｄｋ−Ｄｋに対応して
設けられるに＋１個の単位パスレシーバＵＢＲＯ〜ＵＢ
Ｒｋを含む。これらの単位パスレシーバは、第１図の単
位パスレシーバＵＢＲＯに代表して示されるように、そ
の人力ノードが対応する相補信号線ＤＯ・ＤＯ等に結合
されるレベルシフト回路ＬＳと、このレベルシフト回路
ＬＳの相補出力信号ｄｒＯ−ｄｒＯ等を受けるセンスア
ンプＳＡとを含む。
レシーバＢＲは、特に制限されないが、内部バスＢＵＳ
−Ａの各相補信号線ＤＯ−Ｄｏ−Ｄｋ−Ｄｋに対応して
設けられるに＋１個の単位パスレシーバＵＢＲＯ〜ＵＢ
Ｒｋを含む。これらの単位パスレシーバは、第１図の単
位パスレシーバＵＢＲＯに代表して示されるように、そ
の人力ノードが対応する相補信号線ＤＯ・ＤＯ等に結合
されるレベルシフト回路ＬＳと、このレベルシフト回路
ＬＳの相補出力信号ｄｒＯ−ｄｒＯ等を受けるセンスア
ンプＳＡとを含む。
各単位パスレシーバのレベルシフト回路ＬＳは、特に制
限されないが、差動形態とされる一対のＮチャンネルＭ
ＯＳＦＥＴＱＩ ５及びＱ１６と、これらのＭＯＳＦＥ
Ｔのソース側に設けられるもう一対のＮチャンネルＭＯ
ＳＦＥＴＱＩ ？及びＱｌＢとを含む、ＭＯＳＦＥＴＱ
Ｉ ５及びＱ１６（７））’レインは回路の電源電圧に
結合され、ＭＯＳＦＥＴＱ１？及びＱｌＢの共通結合さ
れたソースは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１
９を介して回路の接地電位に結合される。
限されないが、差動形態とされる一対のＮチャンネルＭ
ＯＳＦＥＴＱＩ ５及びＱ１６と、これらのＭＯＳＦＥ
Ｔのソース側に設けられるもう一対のＮチャンネルＭＯ
ＳＦＥＴＱＩ ？及びＱｌＢとを含む、ＭＯＳＦＥＴＱ
Ｉ ５及びＱ１６（７））’レインは回路の電源電圧に
結合され、ＭＯＳＦＥＴＱ１？及びＱｌＢの共通結合さ
れたソースは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１
９を介して回路の接地電位に結合される。
ＭＯＳＦＥＴＱＩ ５及びＱ１６のゲートは、内部バス
Ｂｕｓ−Ａの対応する非反転信号線ＤＯ等又は反転信号
線ＤＯ等にそれぞれ結合される。ＭＯＳＦＥＴＱ１７の
ゲートは、そのドレインに結合され、さらにＭＯＳＦＥ
ＴＱＩ ８のゲートに共通結合される。これにより、Ｍ
ＯＳＦＥＴＱＩ ７及びＱｌＢは、電流ミラー形態とさ
れる。
Ｂｕｓ−Ａの対応する非反転信号線ＤＯ等又は反転信号
線ＤＯ等にそれぞれ結合される。ＭＯＳＦＥＴＱ１７の
ゲートは、そのドレインに結合され、さらにＭＯＳＦＥ
ＴＱＩ ８のゲートに共通結合される。これにより、Ｍ
ＯＳＦＥＴＱＩ ７及びＱｌＢは、電流ミラー形態とさ
れる。
駆動ＭＯＳＦＥＴＱＩ ９のゲートには、インバータ回
路Ｎ５の出力信号すなわち反転タイミング信号φｐｒが
供給される。インバータ回路Ｎ５の入力端子には、メモ
リュニッｌ−ＭＵＯ等の図示されないタイミング発生回
路から、タイミング信号φｐｒが供給される。ここで、
タイミング信号φｐｒは、上記内部バスＢＵＳ−Ａが非
活性状態とされるとき、言い換えると上記内部バスＢＵ
Ｓ−へにおいて信号が非伝達状態とされるとき、選択的
にハイレベルとされる。言うまでもなく、反転タイミン
グ信号Ｆ丁下は、内部バスＢＵＳ−Ａにおいて信号が伝
達状態とされ上記タイミング信号φｐｒがロウレベルと
されるとき、選択的にハイレベルとされる。ＭＯＳＦＥ
ＴＱＩ ５及びＱ１６のソース電位は、レベルシフト回
路ＬＳの相補出力信号ｄｒｏ・ｄｒＯ等として、センス
アンプＳＡに供給される。
路Ｎ５の出力信号すなわち反転タイミング信号φｐｒが
供給される。インバータ回路Ｎ５の入力端子には、メモ
リュニッｌ−ＭＵＯ等の図示されないタイミング発生回
路から、タイミング信号φｐｒが供給される。ここで、
タイミング信号φｐｒは、上記内部バスＢＵＳ−Ａが非
活性状態とされるとき、言い換えると上記内部バスＢＵ
Ｓ−へにおいて信号が非伝達状態とされるとき、選択的
にハイレベルとされる。言うまでもなく、反転タイミン
グ信号Ｆ丁下は、内部バスＢＵＳ−Ａにおいて信号が伝
達状態とされ上記タイミング信号φｐｒがロウレベルと
されるとき、選択的にハイレベルとされる。ＭＯＳＦＥ
ＴＱＩ ５及びＱ１６のソース電位は、レベルシフト回
路ＬＳの相補出力信号ｄｒｏ・ｄｒＯ等として、センス
アンプＳＡに供給される。
これらのことから、各単位バスレシーバのレベルシフト
回路ＬＳは、内部バスＢＵＳ−Ａにおいて信号が伝達状
態とされ上記反転タイミング信号１７丁がハイレベルと
されることで、選択的に動作状態とされる。このとき、
内部バスＢＵＳ−Ａの対応する相補信号線Ｄｏ−Ｄｏに
は、前述のように、プロセッサユニットＰＵのバスドラ
イバＢＤの対応する単位バスドライバから、そのハイレ
ベルを回路の電源電圧ＶＯＯとし、そのロウレベルを回
路の電源電圧■ＤＤよりＰチャンネルＭＯＳＦＥＴのし
きい値電圧ＶＴＨＰ分だけ低いレベルとする小振幅の相
補信号が伝達される。言い換えるならば、内部バスＢＵ
Ｓ−Ａを伝達される相補信号は、ともに回路の電源電圧
ＶＤＤに近い比較的高いレベルをその中心レベルとする
。このため、レベルシフト回路ＬＳのＭＯＳＦＥＴＱ１
５及びＱ１６はともにオン状態となる。したがって、Ｍ
ＯＳＦＥＴＱ１５及びＱ１６のソース電位すなわち相補
出力信号ｄｒＯ・ｄｒＯは、ＭＯＳＦＥＴＱＩ５とＱ１
７あるいはＭＯＳＦＥＴＱ１６とＱ１８のコンダクタン
ス比によって決まる所定のバイアスレベルを中心として
、内部バスＢＵＳ−Ａの対応する相補信号線ＤＯ・ＤＯ
等を伝達される相補信号と同相で変化する。
回路ＬＳは、内部バスＢＵＳ−Ａにおいて信号が伝達状
態とされ上記反転タイミング信号１７丁がハイレベルと
されることで、選択的に動作状態とされる。このとき、
内部バスＢＵＳ−Ａの対応する相補信号線Ｄｏ−Ｄｏに
は、前述のように、プロセッサユニットＰＵのバスドラ
イバＢＤの対応する単位バスドライバから、そのハイレ
ベルを回路の電源電圧ＶＯＯとし、そのロウレベルを回
路の電源電圧■ＤＤよりＰチャンネルＭＯＳＦＥＴのし
きい値電圧ＶＴＨＰ分だけ低いレベルとする小振幅の相
補信号が伝達される。言い換えるならば、内部バスＢＵ
Ｓ−Ａを伝達される相補信号は、ともに回路の電源電圧
ＶＤＤに近い比較的高いレベルをその中心レベルとする
。このため、レベルシフト回路ＬＳのＭＯＳＦＥＴＱ１
５及びＱ１６はともにオン状態となる。したがって、Ｍ
ＯＳＦＥＴＱ１５及びＱ１６のソース電位すなわち相補
出力信号ｄｒＯ・ｄｒＯは、ＭＯＳＦＥＴＱＩ５とＱ１
７あるいはＭＯＳＦＥＴＱ１６とＱ１８のコンダクタン
ス比によって決まる所定のバイアスレベルを中心として
、内部バスＢＵＳ−Ａの対応する相補信号線ＤＯ・ＤＯ
等を伝達される相補信号と同相で変化する。
この実施例において、上記バイアスレベルは、特に制限
されないが、回路の電源電圧ＶＯＯと接地電位との間の
ほぼ中間レベルすなわちＶｏｏ／２とされる。その結果
、内部バスＢｔＪＳ−Ａの対応する相補信号線ＤＯ・Ｄ
Ｏ等を介して伝達される信号は、対応するレベルシフト
回路ＬＳによってその直流レベルがシフトされ、第２図
に示されるように、センスアンプＳＡの感度が最大とな
る効果的なバイアスレベルＶｏｏ／２を持つ相補内部信
号ｄｒＱ・ｄｒＯ等とされる。
されないが、回路の電源電圧ＶＯＯと接地電位との間の
ほぼ中間レベルすなわちＶｏｏ／２とされる。その結果
、内部バスＢｔＪＳ−Ａの対応する相補信号線ＤＯ・Ｄ
Ｏ等を介して伝達される信号は、対応するレベルシフト
回路ＬＳによってその直流レベルがシフトされ、第２図
に示されるように、センスアンプＳＡの感度が最大とな
る効果的なバイアスレベルＶｏｏ／２を持つ相補内部信
号ｄｒＱ・ｄｒＯ等とされる。
各単位パスレシーバのセンスアンプＳＡは、特に制限さ
れないが、差動形態とされる一対のＮチャンネルＭＯＳ
ＦＥＴＱ２０及びＱ２１と、これらのＭＯＳＦＥＴのド
レイン側に設けられる一対のＰチャンネルＭＯＳＦＥＴ
Ｑ５及びＱ６とを含む。ＭＯＳＦＥＴＱ５及びＱ６のソ
ースは回路の電源電圧に結合され、ＭＯＳＦＥＴＱ２０
及びＱ２１の共通結合されたソースと回路の接地電位と
の間には、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ２２が
設けられる。ＭＯＳＦＥＴＱ５のゲートは、そのドレイ
ンに結合され、さらにＭＯＳ Ｆ ＥＴＱ６のゲートに
結合される。これにより、ＭＯＳＦＥＴＱ５及びＱ６は
、電流ミラー形態とされる。
れないが、差動形態とされる一対のＮチャンネルＭＯＳ
ＦＥＴＱ２０及びＱ２１と、これらのＭＯＳＦＥＴのド
レイン側に設けられる一対のＰチャンネルＭＯＳＦＥＴ
Ｑ５及びＱ６とを含む。ＭＯＳＦＥＴＱ５及びＱ６のソ
ースは回路の電源電圧に結合され、ＭＯＳＦＥＴＱ２０
及びＱ２１の共通結合されたソースと回路の接地電位と
の間には、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ２２が
設けられる。ＭＯＳＦＥＴＱ５のゲートは、そのドレイ
ンに結合され、さらにＭＯＳ Ｆ ＥＴＱ６のゲートに
結合される。これにより、ＭＯＳＦＥＴＱ５及びＱ６は
、電流ミラー形態とされる。
ＭＯＳＦＥＴＱ２０及びＱ２１のゲートには、上記レベ
ルシフト回路ＬＳの非反転出力信号ｄｒＱ又は反転出力
信号ｄｒＯ等がそれぞれ供給される。
ルシフト回路ＬＳの非反転出力信号ｄｒＱ又は反転出力
信号ｄｒＯ等がそれぞれ供給される。
駆動ＭＯＳＦＥＴＱ２２のゲートには、上記反転タイミ
ング信号φｐｒが供給される。
ング信号φｐｒが供給される。
ＭＯＳＦＥＴＱ２１のドレイン電位は、さらに内部信号
ｄｓＱ等として、ＣＭＯＳインバータ回路Ｎ４の入力端
子に供給される。このインバータ回路Ｎ４の入力端子と
回路の電源電圧との間には、特に制限されないが、その
ゲートに上記反転タイミング信号φｐｒを受けるＰチャ
ンネル型のプリセットＭＯＳ Ｆ ＥＴＱ ７が設けら
れる。インバータ回路Ｎ４の出力信号は、反転内部入力
信号ｄｉＯ等として、メモリユニットＭＵＯ等の図示さ
れない後段回路に供給される。
ｄｓＱ等として、ＣＭＯＳインバータ回路Ｎ４の入力端
子に供給される。このインバータ回路Ｎ４の入力端子と
回路の電源電圧との間には、特に制限されないが、その
ゲートに上記反転タイミング信号φｐｒを受けるＰチャ
ンネル型のプリセットＭＯＳ Ｆ ＥＴＱ ７が設けら
れる。インバータ回路Ｎ４の出力信号は、反転内部入力
信号ｄｉＯ等として、メモリユニットＭＵＯ等の図示さ
れない後段回路に供給される。
これらのことから、内部バスＢＵＳ−Ａにおいて信号が
非伝達状態とされ上記反転タイミング信号φｐｒがロウ
レベルとされるとき、センスアンプＳＡの駆動ＭＯＳＦ
ＥＴＱ２２はオフ状態となる。このため、センスアンプ
ＳＡは非動作状態とされ、ＭＯＳＦＥＴＱ２１のドレイ
ン電位すなわち内部信号ｄｓｏ等は不確定レベルになろ
うとする。ところが、上記反転タイミング信号φｐｒが
ロウレベルとされることでブリセントＭＯＳＦＥＴＱ７
がオン状態となるため、上記内部信号ｄｓＯ等は、回路
の電源電圧のようなハイレベルとされる。その結果、イ
ンバータ回路Ｎ４の出力信号すなわち反転内部入力信号
ｄｉｏ等は、ロウレベルに確定される。
非伝達状態とされ上記反転タイミング信号φｐｒがロウ
レベルとされるとき、センスアンプＳＡの駆動ＭＯＳＦ
ＥＴＱ２２はオフ状態となる。このため、センスアンプ
ＳＡは非動作状態とされ、ＭＯＳＦＥＴＱ２１のドレイ
ン電位すなわち内部信号ｄｓｏ等は不確定レベルになろ
うとする。ところが、上記反転タイミング信号φｐｒが
ロウレベルとされることでブリセントＭＯＳＦＥＴＱ７
がオン状態となるため、上記内部信号ｄｓＯ等は、回路
の電源電圧のようなハイレベルとされる。その結果、イ
ンバータ回路Ｎ４の出力信号すなわち反転内部入力信号
ｄｉｏ等は、ロウレベルに確定される。
一方、内部バスＢ ＵＳ−Ａにおいて信号が伝達状態と
され上記反転タイミング信号φｐｒがハイレベルとされ
ると、センスアンプＳＡの駆動ＭＯＳＦＥＴＱ２２がオ
ン状態となり、プリセットＭＯＳＦＥＴＱ７がオフ状態
となる。このため、センスアンプＳＡは動作状態とされ
る。このとき、対応する相補信号線ＤＯ・ＤＯ等を介し
て伝達される信号は、前述のように、レベルシフト回路
ＬＳによってその中心レベルがシフトされ、バイアスレ
ベルＶｏｏ／２を持つ相補内部信号ｄｒＱ・ｄｒＯ等と
してセンスアンプＳＡに伝達される。この実施例におい
て、センスアンプＳＡは、前述のように、上記バイアス
レベルＶａｎ／２においてその増幅率が最大となるよう
に設計される。
され上記反転タイミング信号φｐｒがハイレベルとされ
ると、センスアンプＳＡの駆動ＭＯＳＦＥＴＱ２２がオ
ン状態となり、プリセットＭＯＳＦＥＴＱ７がオフ状態
となる。このため、センスアンプＳＡは動作状態とされ
る。このとき、対応する相補信号線ＤＯ・ＤＯ等を介し
て伝達される信号は、前述のように、レベルシフト回路
ＬＳによってその中心レベルがシフトされ、バイアスレ
ベルＶｏｏ／２を持つ相補内部信号ｄｒＱ・ｄｒＯ等と
してセンスアンプＳＡに伝達される。この実施例におい
て、センスアンプＳＡは、前述のように、上記バイアス
レベルＶａｎ／２においてその増幅率が最大となるよう
に設計される。
相補内部信号ｄｒＯ−ｄｒＯは、センスアンプＳＡが動
作状態とされることによって、増幅され、そのレベル差
が拡大される。その結果、ＭＯＳＦＥＴＱ２１のドレイ
ン電位すなわち内部信号ｄｓＯ等が、非反転内部信号ｄ
ｒＯと同相でかつセンスアンプＳＡの増幅重信たけ拡大
されて変化される。すなわち、第２図のサイクルＣｙ、
ｌに示されるように、内部バスＢｕｓ−Ａの対応する相
補信号線ＤＯ−ＤＯ等を介して伝達される信号が論理“
０”とされ、非反転内部信号ｄｒＱ等が反転内部信号ｄ
ｒＱ等よりも低くされると、内部信号ｄＳＯ等は回路の
接地電位のようなロウレベルに変化され、反転内部入力
信号ｄｉｏ等がハイレベルとされる。一方、第２図のサ
イクルｃｙ、２に示されるように、対応する相補信号線
ＤＯ・ＤＯ等を介して伝達される信号が論理“ｌ”とさ
れ、非反転内部信号ｄｒｏ等が反転内部信号ｄｒＯ等よ
りも高くされると、内部信号ｄｓｏ等はハイレベルのま
まとされ、反転内部入力信号ｄｉＯ等はロウレベルのま
まとされる。
作状態とされることによって、増幅され、そのレベル差
が拡大される。その結果、ＭＯＳＦＥＴＱ２１のドレイ
ン電位すなわち内部信号ｄｓＯ等が、非反転内部信号ｄ
ｒＯと同相でかつセンスアンプＳＡの増幅重信たけ拡大
されて変化される。すなわち、第２図のサイクルＣｙ、
ｌに示されるように、内部バスＢｕｓ−Ａの対応する相
補信号線ＤＯ−ＤＯ等を介して伝達される信号が論理“
０”とされ、非反転内部信号ｄｒＱ等が反転内部信号ｄ
ｒＱ等よりも低くされると、内部信号ｄＳＯ等は回路の
接地電位のようなロウレベルに変化され、反転内部入力
信号ｄｉｏ等がハイレベルとされる。一方、第２図のサ
イクルｃｙ、２に示されるように、対応する相補信号線
ＤＯ・ＤＯ等を介して伝達される信号が論理“ｌ”とさ
れ、非反転内部信号ｄｒｏ等が反転内部信号ｄｒＯ等よ
りも高くされると、内部信号ｄｓｏ等はハイレベルのま
まとされ、反転内部入力信号ｄｉＯ等はロウレベルのま
まとされる。
メモリュニッ） Ｍ Ｕ Ｏ＝ Ｍ Ｕ ｎに設けられ
るバスドライバＢＤならびにプロセッサユニットＰＵに
設けられるバスレシーバＢＲは、上記プロセッサユニッ
トＰＵに設けられるバスドライバＢＤならびにメモリュ
ニンＩ−ＭＬＩＯ〜ＭＵｎに設けられるパスレシーバＢ
Ｒとそれぞれ同一の回路構成とされ、内部バスＢＵＳ−
Ｂを介して伝達される複数の相補信号に対して同様に作
用する。
るバスドライバＢＤならびにプロセッサユニットＰＵに
設けられるバスレシーバＢＲは、上記プロセッサユニッ
トＰＵに設けられるバスドライバＢＤならびにメモリュ
ニンＩ−ＭＬＩＯ〜ＭＵｎに設けられるパスレシーバＢ
Ｒとそれぞれ同一の回路構成とされ、内部バスＢＵＳ−
Ｂを介して伝達される複数の相補信号に対して同様に作
用する。
以上のように、この実施例のディジタル処理装置は、１
個のプロセッサユニットＰＵ及びｎ＋１個のメモリユニ
ットＭＵＯ〜ＭＵｎを備え、これらのプロセッサユニッ
ト及びメモリユニットを結合する内部バスＢＵＳ−Ａ及
びＢＵＳ−Ｂを備える。プロセッサユニットＰＵ及びメ
モリユニットＭＵＯ〜Ｍ Ｕ ｎは、各内部バスに対応
して設けられるバスドライバＢＤ及びパスレシーバＢＲ
を合み、これらのバスドライバ及びパスレシーバは、各
内部バスの各相補信号線に対応して設けられる複数の単
位バスドライバ又は単位バスレシーバを含む。この実施
例において、各単位バスドライバは、信号の非伝達状態
において、対応する信号線を回路の電源電圧にプリチャ
ージするＰチャンネル型のプリチャージＭＯＳＦＥＴと
、信号の伝達状態において、対応する信号線を伝達され
る信号の論理レベルに応じて選択的にディスチャージす
るＮチャンネル型のディスチャージＭＯＳ Ｆ ＥＴな
らびに対応する信号線のディスチャージレヘルが所定の
レベルに達した時点でディスチャージ動作を停止させる
レベル判定回路とを含む。また、各単位バスレシーバは
、対応する信号線を介して伝達される相補信号に所定の
バイアスレベルを与えるレベルシフト回路ＬＳと、この
レベルシフト回路ＬＳの出力信号を受けかつ上記バイア
スレベルにおいてその増幅率が最大とされるセンスアン
プＳＡとを含む。これにより、この実施例のディジタル
処理装置では、比較的簡素な回路構成とされかつＣＭＯ
Ｓによって構成される上記インタフェース回路を付加す
ることで、伝達される信号の振幅を通常のＭＯＳレベル
の十分の−ないし数分の−に圧縮できる。前述のように
、バスにおける交流的な消費電力Ｐａは、バスに結合さ
れる静電容量値をＣとし、伝達される信号の振幅及び周
波数をそれぞれ■及びｆとするとき、 ＰＩ）＝Ｃ−ｖ２・ｆ となる。この実施例において、伝達される信号の振幅■
が十分の−ないし数分の−に圧縮されることで、バスに
おける交流的な消費電力ｐｏは、その二乗分の−に削減
される。その結果、レイアウト所要面積の増大を抑えつ
つ、ディジタル処理装置の低消費電力化を推進できる。
個のプロセッサユニットＰＵ及びｎ＋１個のメモリユニ
ットＭＵＯ〜ＭＵｎを備え、これらのプロセッサユニッ
ト及びメモリユニットを結合する内部バスＢＵＳ−Ａ及
びＢＵＳ−Ｂを備える。プロセッサユニットＰＵ及びメ
モリユニットＭＵＯ〜Ｍ Ｕ ｎは、各内部バスに対応
して設けられるバスドライバＢＤ及びパスレシーバＢＲ
を合み、これらのバスドライバ及びパスレシーバは、各
内部バスの各相補信号線に対応して設けられる複数の単
位バスドライバ又は単位バスレシーバを含む。この実施
例において、各単位バスドライバは、信号の非伝達状態
において、対応する信号線を回路の電源電圧にプリチャ
ージするＰチャンネル型のプリチャージＭＯＳＦＥＴと
、信号の伝達状態において、対応する信号線を伝達され
る信号の論理レベルに応じて選択的にディスチャージす
るＮチャンネル型のディスチャージＭＯＳ Ｆ ＥＴな
らびに対応する信号線のディスチャージレヘルが所定の
レベルに達した時点でディスチャージ動作を停止させる
レベル判定回路とを含む。また、各単位バスレシーバは
、対応する信号線を介して伝達される相補信号に所定の
バイアスレベルを与えるレベルシフト回路ＬＳと、この
レベルシフト回路ＬＳの出力信号を受けかつ上記バイア
スレベルにおいてその増幅率が最大とされるセンスアン
プＳＡとを含む。これにより、この実施例のディジタル
処理装置では、比較的簡素な回路構成とされかつＣＭＯ
Ｓによって構成される上記インタフェース回路を付加す
ることで、伝達される信号の振幅を通常のＭＯＳレベル
の十分の−ないし数分の−に圧縮できる。前述のように
、バスにおける交流的な消費電力Ｐａは、バスに結合さ
れる静電容量値をＣとし、伝達される信号の振幅及び周
波数をそれぞれ■及びｆとするとき、 ＰＩ）＝Ｃ−ｖ２・ｆ となる。この実施例において、伝達される信号の振幅■
が十分の−ないし数分の−に圧縮されることで、バスに
おける交流的な消費電力ｐｏは、その二乗分の−に削減
される。その結果、レイアウト所要面積の増大を抑えつ
つ、ディジタル処理装置の低消費電力化を推進できる。
以上の本実施例に示されるように、この発明を複数の機
能ブロックを有する１チツプ型のディジタル処理装置に
通用した場合、次のような作用効果が得られる。すなわ
ち、 （１）信号の非伝達時において、バスを第１のレベルに
プリチャージし、信号の伝達時において、バスを伝達さ
れる信号の論理レベルに応じて選択的に第２のレベルに
ディスチャージし、かつ上記第１及び第２のレベル間の
レベル差を、回路の電源電圧の絶対値に比較して充分小
さくするとともに、バスレシーバ側に、バスを介して伝
達された（ｉｌ’ｅ号に所定のバイアスレベルを与える
レベルシフト回路と、上記レベルシフト回路の出力信号
を受けかつその増幅率が上記バイアスレベルにおいて最
大とされるセンスアンプを設けることで、ディジタル処
理装置等の内部バスにおける信号振幅を圧縮できるとい
う効果が得られる。
能ブロックを有する１チツプ型のディジタル処理装置に
通用した場合、次のような作用効果が得られる。すなわ
ち、 （１）信号の非伝達時において、バスを第１のレベルに
プリチャージし、信号の伝達時において、バスを伝達さ
れる信号の論理レベルに応じて選択的に第２のレベルに
ディスチャージし、かつ上記第１及び第２のレベル間の
レベル差を、回路の電源電圧の絶対値に比較して充分小
さくするとともに、バスレシーバ側に、バスを介して伝
達された（ｉｌ’ｅ号に所定のバイアスレベルを与える
レベルシフト回路と、上記レベルシフト回路の出力信号
を受けかつその増幅率が上記バイアスレベルにおいて最
大とされるセンスアンプを設けることで、ディジタル処
理装置等の内部バスにおける信号振幅を圧縮できるとい
う効果が得られる。
（２）上記（１１項により、ディジタル処理装置等の内
部バス等における交流的な消費電力を削減できるという
効果が得られる。
部バス等における交流的な消費電力を削減できるという
効果が得られる。
（３）上記（１）項において、各機能ブロックに設けら
れるインタフェース回路はすべてＣＭＯＳによって構成
できるため、内部バス等における消費電力の削減にとも
なうレイアウト所要面積の増大を抑制できるという効果
が得られる。
れるインタフェース回路はすべてＣＭＯＳによって構成
できるため、内部バス等における消費電力の削減にとも
なうレイアウト所要面積の増大を抑制できるという効果
が得られる。
（４）上記Ｔ１１項〜（３）項により、複数の機能ブロ
ックを有するディジタル処理装置等の低消費電力化なら
びに動作の高速化を推進できるという効果が得られる。
ックを有するディジタル処理装置等の低消費電力化なら
びに動作の高速化を推進できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、バスドライバＢＤに供給されるタイミング信号φＯ
ｅは、単なる選択信号であってもよい、また、各信号線
のディスチャージレベルを検出するレベル判定回路ＬＤ
は、例えば各信号線のレベルを所定の基準電位と比較す
る差動増幅回路等を用いてもよい、各内部バスを構成す
る信号線は、相補信号線である必要はない、この場合、
例えばバスレシーバＢＲのレベルシフト回路ＬＳを構成
するＭＯＳＦＥＴＱＩ５又はＱ１６のゲートに所定の参
照電位を供給する方法が効果的となる。第２図において
、反転信号線ＤＯ及び非反転信号線ＤＯは、伝達される
信号が逆の論理レベルとされるとき、選択的にディスチ
ャージされるものであってもよい。また、各信号線のプ
リチャージレベルを、例えば予めセンスアンプＳＡの感
度が最大となるようなレベルに設定してもよい。この場
合、パスレシーバＢＲのレベルシフト回路ＬＳを削除す
ることもできる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、バスドライバＢＤに供給されるタイミング信号φＯ
ｅは、単なる選択信号であってもよい、また、各信号線
のディスチャージレベルを検出するレベル判定回路ＬＤ
は、例えば各信号線のレベルを所定の基準電位と比較す
る差動増幅回路等を用いてもよい、各内部バスを構成す
る信号線は、相補信号線である必要はない、この場合、
例えばバスレシーバＢＲのレベルシフト回路ＬＳを構成
するＭＯＳＦＥＴＱＩ５又はＱ１６のゲートに所定の参
照電位を供給する方法が効果的となる。第２図において
、反転信号線ＤＯ及び非反転信号線ＤＯは、伝達される
信号が逆の論理レベルとされるとき、選択的にディスチ
ャージされるものであってもよい。また、各信号線のプ
リチャージレベルを、例えば予めセンスアンプＳＡの感
度が最大となるようなレベルに設定してもよい。この場
合、パスレシーバＢＲのレベルシフト回路ＬＳを削除す
ることもできる。
各タイミング信号の論理レベルならびにその組み合わせ
は、任意である。第３図において、ディジタル処理装置
を構成する複数の機能ブロックは、大規模集積回路ＶＬ
Ｓ ｒとして１チツプ化されるが、これらの機能ブロッ
クは、例えば第４図に示されるように、別個の大規模集
積回路ＶＬＳ Ｉとしてそれぞれあるいは組み合わされ
て形成′されるものであってもよい、この場合、ＢＵＳ
−Ａ及びＢＵＳ−Ｂは、外部バス形態とされる。いずれ
の場合においても、ＢＵＳ−Ａ及びＢＵＳ−Ｂは、双方
向バスとして一体化することができる。さらに、第１図
に示されるバスドライバＢＤ及びパスレシーバＢＲの具
体的な回路構成や第３図及び第４図に示されるディジタ
ル処理装置のブロック構成は、種々の実施形態を採りう
る。
は、任意である。第３図において、ディジタル処理装置
を構成する複数の機能ブロックは、大規模集積回路ＶＬ
Ｓ ｒとして１チツプ化されるが、これらの機能ブロッ
クは、例えば第４図に示されるように、別個の大規模集
積回路ＶＬＳ Ｉとしてそれぞれあるいは組み合わされ
て形成′されるものであってもよい、この場合、ＢＵＳ
−Ａ及びＢＵＳ−Ｂは、外部バス形態とされる。いずれ
の場合においても、ＢＵＳ−Ａ及びＢＵＳ−Ｂは、双方
向バスとして一体化することができる。さらに、第１図
に示されるバスドライバＢＤ及びパスレシーバＢＲの具
体的な回路構成や第３図及び第４図に示されるディジタ
ル処理装置のブロック構成は、種々の実施形態を採りう
る。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタル処理装置
に適用した場合について説明したが、それに限定される
ものではなく、例えば、複数のメモリユニ７）のみを搭
載する大規模半導体記憶装置やコンピュータ周辺装置等
にも通用できる。本発明は、少なくともバスによって結
合される複数の機能ブロックを含むディジタル装置の信
号伝達方式として広く通用できる。
をその背景となった利用分野であるディジタル処理装置
に適用した場合について説明したが、それに限定される
ものではなく、例えば、複数のメモリユニ７）のみを搭
載する大規模半導体記憶装置やコンピュータ周辺装置等
にも通用できる。本発明は、少なくともバスによって結
合される複数の機能ブロックを含むディジタル装置の信
号伝達方式として広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、信号の非伝達時において、バスを第１の
レベルにプリチャージし、信号の伝達時において、バス
を伝達される信号の論理レベルに応じて選択的に第２の
レベルにディスチャージし、かつ上記第１及び第２のレ
ベル間のレベル差を、回路の電源電圧の絶対値に比較し
て充分小さくするとともに、バスレシーバ側に、バスを
介して伝達される信号に所定のバイアスレベルを与える
レベルシフト回路と、上記レベルシフト回路の出力信号
を受けかつその増幅率が上記バイアスレベルにおいて最
大とされるセンスアンプを設けることで、ディジタル処
理装置等の内部バスにおける信号振幅を圧縮し、その交
流的な消費電力を削減できる。その結果、レイアウト所
要面積の増大を抑制しつつ、複数の機能ブロックを有す
るディジタル処理装置等の低消費電力化ならびに動作の
高速化を推進できる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、信号の非伝達時において、バスを第１の
レベルにプリチャージし、信号の伝達時において、バス
を伝達される信号の論理レベルに応じて選択的に第２の
レベルにディスチャージし、かつ上記第１及び第２のレ
ベル間のレベル差を、回路の電源電圧の絶対値に比較し
て充分小さくするとともに、バスレシーバ側に、バスを
介して伝達される信号に所定のバイアスレベルを与える
レベルシフト回路と、上記レベルシフト回路の出力信号
を受けかつその増幅率が上記バイアスレベルにおいて最
大とされるセンスアンプを設けることで、ディジタル処
理装置等の内部バスにおける信号振幅を圧縮し、その交
流的な消費電力を削減できる。その結果、レイアウト所
要面積の増大を抑制しつつ、複数の機能ブロックを有す
るディジタル処理装置等の低消費電力化ならびに動作の
高速化を推進できる。
第１図は、この発明が通用される信号伝達方式を用いた
ディジタル処理装置のバスドライバ及びバスレシーバの
一実施例を示す回路図、第２図は、第１図のバスドライ
バ及びパスレシーバの一実施例を示す信号波形図、 第３図は、この発明が通用される信号伝達方式を用いた
ディジタル処理装置の一実施例を示すブロック図、 第４図は、この発明が通用される信号伝達方式を用いた
ディジタル処理装置のもう一つの実施例を示すブロック
図である。 Ｐｕｔ・・・フロセッサユニッｌ−１ＭＵＯ〜ＭＵｎ・
・’メモリユニット、ＢＵＳ−Ａ、ＢＵＳＢ・・・内部
バス、ＢＤ・・・バスドライバ、ＢＲ・・・パスレシー
バ、ＵＢＤＯ〜ＵＢＤｋ・・・単位バスドライバ、ＵＢ
ＲＯ〜ＵＢＲｋ・・・単位バスレシーバ、ＬＤ・・・レ
ベル判定回路、ＬＳ・・・レベルシフト回路、ＳＡ・・
・センスアンプ、Ｑ１〜Ｑ７・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑｌｌ〜Ｑ２２・・・ＮチャンネルＭＯＳＦＥ
Ｔ、Ｎ１−Ｎ３・・・インバータ回路、ＮＡＧｌ・・・
ナントゲート回路、Ｎ００１〜Ｎ０Ｇ２・・・ノアゲー
ト回路。 ＶＬＳ Ｉ・・・大規模集積回路。 第３ｒＡ 第４図
ディジタル処理装置のバスドライバ及びバスレシーバの
一実施例を示す回路図、第２図は、第１図のバスドライ
バ及びパスレシーバの一実施例を示す信号波形図、 第３図は、この発明が通用される信号伝達方式を用いた
ディジタル処理装置の一実施例を示すブロック図、 第４図は、この発明が通用される信号伝達方式を用いた
ディジタル処理装置のもう一つの実施例を示すブロック
図である。 Ｐｕｔ・・・フロセッサユニッｌ−１ＭＵＯ〜ＭＵｎ・
・’メモリユニット、ＢＵＳ−Ａ、ＢＵＳＢ・・・内部
バス、ＢＤ・・・バスドライバ、ＢＲ・・・パスレシー
バ、ＵＢＤＯ〜ＵＢＤｋ・・・単位バスドライバ、ＵＢ
ＲＯ〜ＵＢＲｋ・・・単位バスレシーバ、ＬＤ・・・レ
ベル判定回路、ＬＳ・・・レベルシフト回路、ＳＡ・・
・センスアンプ、Ｑ１〜Ｑ７・・・ＰチャンネルＭＯＳ
ＦＥＴ、Ｑｌｌ〜Ｑ２２・・・ＮチャンネルＭＯＳＦＥ
Ｔ、Ｎ１−Ｎ３・・・インバータ回路、ＮＡＧｌ・・・
ナントゲート回路、Ｎ００１〜Ｎ０Ｇ２・・・ノアゲー
ト回路。 ＶＬＳ Ｉ・・・大規模集積回路。 第３ｒＡ 第４図
Claims (1)
- 【特許請求の範囲】 １、信号の非伝達時において、バスを第１のレベルにプ
リチャージし、信号の伝達時において、バスを伝達され
る信号の論理レベルに従って選択的に第２のレベルにデ
ィスチャージし、かつ上記第１及び第２のレベル間のレ
ベル差が回路の電源電圧の絶対値に比較して充分小さく
されることを特徴とする信号伝達方式。 ２、上記バスは、所定のディジタル処理装置を構成しか
つ１個又は複数の半導体基板上に形成される複数の機能
ブロックを結合するためのものであって、上記機能ブロ
ックは、ＣＭＯＳ又はバイポーラ・ＣＭＯＳ論理回路を
基本構成とするものであることを特徴とする特許請求の
範囲第１項記載の信号伝達方式。 ３、上記機能ブロックは、その出力端子が上記バスに結
合されるバスドライバと、その入力端子が上記バスに結
合されるバスレシーバとを備えるものであって、上記バ
スドライバは、信号の非伝達時においてオン状態とされ
対応する上記バスを上記第１のレベルにプリチャージす
るＰチャンネルＭＯＳＦＥＴと、信号の伝達時において
伝達される信号の論理レベルに従って選択的にオン状態
とされ対応する上記バスを選択的にディスチャージする
ＮチャンネルＭＯＳＦＥＴと、対応する上記バスのレベ
ルが上記第２のレベルに達したとき上記ディスチャージ
動作を停止させるレベル判定回路とを含み、また上記バ
スレシーバは、対応する上記バスを介して伝達される信
号に所定のバイアスレベルを与えるレベルシフト回路と
、上記レベルシフト回路の出力信号を受けかつ上記バイ
アスレベルにおいてその増幅率が最大とされるセンスア
ンプとを含むものであることを特徴とする特許請求の範
囲第１項又は第２項記載の信号伝達方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295955A JP2744447B2 (ja) | 1988-11-25 | 1988-11-25 | 信号伝達システム |
| KR1019890000939A KR0141494B1 (ko) | 1988-01-28 | 1989-01-28 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| US07/303,472 US4984204A (en) | 1988-01-28 | 1989-01-30 | High speed sensor system using a level shift circuit |
| US07/637,591 US5053652A (en) | 1988-01-28 | 1991-01-04 | High speed sensor system using a level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295955A JP2744447B2 (ja) | 1988-11-25 | 1988-11-25 | 信号伝達システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143609A true JPH02143609A (ja) | 1990-06-01 |
| JP2744447B2 JP2744447B2 (ja) | 1998-04-28 |
Family
ID=17827262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295955A Expired - Fee Related JP2744447B2 (ja) | 1988-01-28 | 1988-11-25 | 信号伝達システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744447B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528099A (ja) * | 1991-07-19 | 1993-02-05 | Mitsubishi Electric Corp | マルチプロセツサ |
| US5495186A (en) * | 1993-07-21 | 1996-02-27 | Hitachi, Ltd. | Differential type MOS transmission circuit |
| US6317801B1 (en) * | 1998-07-27 | 2001-11-13 | Intel Corporation | System for post-driving and pre-driving bus agents on a terminated data bus |
| US7113007B2 (en) | 2004-03-31 | 2006-09-26 | Kabushiki Kaisha Toshiba | Driver circuit and system including driver circuit |
| JP4817660B2 (ja) * | 2002-12-11 | 2011-11-16 | インテル コーポレイション | データバス出力制御用の装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS63253425A (ja) * | 1987-04-09 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | バスドライブ回路 |
-
1988
- 1988-11-25 JP JP63295955A patent/JP2744447B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
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| US5495186A (en) * | 1993-07-21 | 1996-02-27 | Hitachi, Ltd. | Differential type MOS transmission circuit |
| US6317801B1 (en) * | 1998-07-27 | 2001-11-13 | Intel Corporation | System for post-driving and pre-driving bus agents on a terminated data bus |
| JP4817660B2 (ja) * | 2002-12-11 | 2011-11-16 | インテル コーポレイション | データバス出力制御用の装置及び方法 |
| US7113007B2 (en) | 2004-03-31 | 2006-09-26 | Kabushiki Kaisha Toshiba | Driver circuit and system including driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2744447B2 (ja) | 1998-04-28 |
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