JPH0344324B2 - - Google Patents
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- JPH0344324B2 JPH0344324B2 JP57130591A JP13059182A JPH0344324B2 JP H0344324 B2 JPH0344324 B2 JP H0344324B2 JP 57130591 A JP57130591 A JP 57130591A JP 13059182 A JP13059182 A JP 13059182A JP H0344324 B2 JPH0344324 B2 JP H0344324B2
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- JP
- Japan
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- output
- data
- control signal
- transistors
- output buffer
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- 239000000872 buffer Substances 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の出力ビツトをもつた半導体装置
に係わり、特にピーク電流の低減化をはかつた半
導体装置に関する。
に係わり、特にピーク電流の低減化をはかつた半
導体装置に関する。
一般にマイクロコンピユータシステムにおいて
は、その用途にもよるが、データ処理速度が重要
な要素の一つである。最近ではCPU（Central
Proccessing Unit）或いはメモリ動作の一層の
高速化が要求されている。
は、その用途にもよるが、データ処理速度が重要
な要素の一つである。最近ではCPU（Central
Proccessing Unit）或いはメモリ動作の一層の
高速化が要求されている。
ところでマイクロコンピユータシステムにおい
てはCPU、半導体メモリの出力はアドレスバス、
データバス等に接続される。これらバスラインに
存在する容量は非常に大きく、半導体メモリにお
いてはその出力は約150PFの容量が存在するのに
匹敵する。従つて設計時には、上記容量を考慮し
て例えばアドレス入力からデータ出力までの時間
が決められる。上記時間は、半導体メモリの高速
動作化に伴なつて益々小さく決められる。
てはCPU、半導体メモリの出力はアドレスバス、
データバス等に接続される。これらバスラインに
存在する容量は非常に大きく、半導体メモリにお
いてはその出力は約150PFの容量が存在するのに
匹敵する。従つて設計時には、上記容量を考慮し
て例えばアドレス入力からデータ出力までの時間
が決められる。上記時間は、半導体メモリの高速
動作化に伴なつて益々小さく決められる。
現在のところマイクロコンピユータの主流は８
ビツト構成であるので、８ビツトの出力をもつ
CPU或いは半導体メモリについて考察する。８
ビツトの出力が同時に“０”から“１”になつた
とする。また出力が０ボルトから３ボルトまでの
20ナノ秒の速さで立ち上がつたとする。１ビツト
毎に150PFの容量があるため、８ビツトでは
“150PF×８＝1200PF”の容量を駆動する必要が
ある。この時の必要電流Ｉは次式で示される。
ビツト構成であるので、８ビツトの出力をもつ
CPU或いは半導体メモリについて考察する。８
ビツトの出力が同時に“０”から“１”になつた
とする。また出力が０ボルトから３ボルトまでの
20ナノ秒の速さで立ち上がつたとする。１ビツト
毎に150PFの容量があるため、８ビツトでは
“150PF×８＝1200PF”の容量を駆動する必要が
ある。この時の必要電流Ｉは次式で示される。
Ｉ＝CV／ｔ＝８×150×10-12×３／20×10-9＝180ｍ
Ａ この場合瞬時的に180ｍＡもの電流が流れる。
ところでCPU或いは半導体メモリの動作電流は
100〜200ｍＡである。このため上記の180ｍＡも
の余分の電流が急激に流れれば、電源や接地ライ
ンにノイズがのり、メモリの安定動作が損なわれ
る。特にRAM（Random Access Memory）な
どでは、その内容がノイズにより反転してしまう
危険がある。更に上記CPU及びメモリの周辺の
集積回路への影響も考慮する必要がある。従つて
従来マイクロコンピユータのシステム設計に余分
な考慮が必要となる。
Ａ この場合瞬時的に180ｍＡもの電流が流れる。
ところでCPU或いは半導体メモリの動作電流は
100〜200ｍＡである。このため上記の180ｍＡも
の余分の電流が急激に流れれば、電源や接地ライ
ンにノイズがのり、メモリの安定動作が損なわれ
る。特にRAM（Random Access Memory）な
どでは、その内容がノイズにより反転してしまう
危険がある。更に上記CPU及びメモリの周辺の
集積回路への影響も考慮する必要がある。従つて
従来マイクロコンピユータのシステム設計に余分
な考慮が必要となる。
第１図はCPUの出力バツフアを示す。内部バ
ス２６に接続された出力バツフア２８1，２８2，
……２８oは制御信号Ｓにより、外部バス３０に
データを出力する。この場合制御信号Ｓが同時に
出力バツフア２８1，２８2，……２８oに入力さ
れて、出力バツフア２８1，２８2，……２８oが
動作すれば、大瞬時電流が流れ半導体装置のノイ
ズの原因となる。このような出力バツフア回路は
半導体メモリの場合も同様で、チツプ選択信号
（例えば制御信号Ｓに相当）に同期して８ビツト
の出力が同時に出力される。
ス２６に接続された出力バツフア２８1，２８2，
……２８oは制御信号Ｓにより、外部バス３０に
データを出力する。この場合制御信号Ｓが同時に
出力バツフア２８1，２８2，……２８oに入力さ
れて、出力バツフア２８1，２８2，……２８oが
動作すれば、大瞬時電流が流れ半導体装置のノイ
ズの原因となる。このような出力バツフア回路は
半導体メモリの場合も同様で、チツプ選択信号
（例えば制御信号Ｓに相当）に同期して８ビツト
の出力が同時に出力される。
本発明の目的とするところは、複数のデータが
同時に出力されることを防止でき、かつ瞬時ピー
ク電流を低減し得る半導体装置を提供することに
ある。
同時に出力されることを防止でき、かつ瞬時ピー
ク電流を低減し得る半導体装置を提供することに
ある。
本発明は上記目的を達成するため、複数のデー
タを供給する回路と、各データ供給回路からのデ
ータを出力する回路と、各出力回路からのデータ
出力をそれぞれ遅延させる回路とが設けられる。
このような回路構成とすれば、複数の出力回路か
らデータが同時に出力されることを防止できるの
で、瞬時ピーク電流が少なくなり、従つてノイズ
が発生することがなくなる。
タを供給する回路と、各データ供給回路からのデ
ータを出力する回路と、各出力回路からのデータ
出力をそれぞれ遅延させる回路とが設けられる。
このような回路構成とすれば、複数の出力回路か
らデータが同時に出力されることを防止できるの
で、瞬時ピーク電流が少なくなり、従つてノイズ
が発生することがなくなる。
以下第２図を参照して本発明の一実施例を説明
する。第２図はCPU（Central Processing Unit）
或いはメモリの出力バツフア回路部を示す。外部
バス３０と内部バス２６の間に設けられた出力バ
ツフア２８1，２８2，……２８oは制御信号Ｓに
よつて制御される。この信号Ｓが“０”の時、出
力バツフア２８1，２８2，……２８oからデータ
が出力される。この場合出力バツフア２８1，２
８2，……２８oが同時にオンするのを防止するた
め遅延手段が設けられる。この遅延手段は本実施
例においては、ゲートが制御信号Ｓの入力側の制
御線３８に接続されたデプレツシヨン型のMOS
トランジスタ３６である。このMOSトランジス
タ３６では制御信号Ｓが高レベル“１”から低レ
ベル“０”に変化したときの制御信号Ｓの伝達の
遅延時間は、制御信号Ｓが低レベルから高レベル
に変化した時の時間よりも大きくなる。なぜなら
トランジスタ３６のゲートが制御信号Ｓの入力側
に接続されているため、そのゲートを高レベルに
するのと低レベルにするのとに差が出るためであ
る。従つて出力バツフア２８1，２８2，……２８
ｏから外部バス３０に同時にデータが出力される
ことはないので、ピーク電流が異常に高くなるこ
とはない。このように信号Ｓの低→高、高→低レ
ベルの伝達時間に差をつけるのは、外部バス３０
へ出力バツフアから出力を出すときはその時間に
差をつけ、信号Ｓが高レベルになる時、即ち出力
を出さない時出力バツフアが高インピーダンス状
態にある時は、全出力バツフアをなるべく速く高
インピーダンス状態にしたいからである。なぜな
ら外部バス３０には他の装置からの信号が出力さ
れるからである。
する。第２図はCPU（Central Processing Unit）
或いはメモリの出力バツフア回路部を示す。外部
バス３０と内部バス２６の間に設けられた出力バ
ツフア２８1，２８2，……２８oは制御信号Ｓに
よつて制御される。この信号Ｓが“０”の時、出
力バツフア２８1，２８2，……２８oからデータ
が出力される。この場合出力バツフア２８1，２
８2，……２８oが同時にオンするのを防止するた
め遅延手段が設けられる。この遅延手段は本実施
例においては、ゲートが制御信号Ｓの入力側の制
御線３８に接続されたデプレツシヨン型のMOS
トランジスタ３６である。このMOSトランジス
タ３６では制御信号Ｓが高レベル“１”から低レ
ベル“０”に変化したときの制御信号Ｓの伝達の
遅延時間は、制御信号Ｓが低レベルから高レベル
に変化した時の時間よりも大きくなる。なぜなら
トランジスタ３６のゲートが制御信号Ｓの入力側
に接続されているため、そのゲートを高レベルに
するのと低レベルにするのとに差が出るためであ
る。従つて出力バツフア２８1，２８2，……２８
ｏから外部バス３０に同時にデータが出力される
ことはないので、ピーク電流が異常に高くなるこ
とはない。このように信号Ｓの低→高、高→低レ
ベルの伝達時間に差をつけるのは、外部バス３０
へ出力バツフアから出力を出すときはその時間に
差をつけ、信号Ｓが高レベルになる時、即ち出力
を出さない時出力バツフアが高インピーダンス状
態にある時は、全出力バツフアをなるべく速く高
インピーダンス状態にしたいからである。なぜな
ら外部バス３０には他の装置からの信号が出力さ
れるからである。
次に第３図ないし第５図を参照して本発明の他
の実施例を説明する。この実施例では出力バツフ
ア２８1，２８2，……２８oが２個の制御信号Ａ
とＢによつて制御される。そして出力バツフア２
８1，２８2，……２８oが同時にオンするのを防
止するために制御信号Ａが入力される制御ライン
３８1に前実施例と同様の遅延手段３６が設けら
れている。従つて出力バツフア２８1には遅延の
ない信号a1、出力バツフア２８2には遅延された
信号a2が入力される。同様に出力バツフア２８o
には最も遅延された信号aoが入力される。
の実施例を説明する。この実施例では出力バツフ
ア２８1，２８2，……２８oが２個の制御信号Ａ
とＢによつて制御される。そして出力バツフア２
８1，２８2，……２８oが同時にオンするのを防
止するために制御信号Ａが入力される制御ライン
３８1に前実施例と同様の遅延手段３６が設けら
れている。従つて出力バツフア２８1には遅延の
ない信号a1、出力バツフア２８2には遅延された
信号a2が入力される。同様に出力バツフア２８o
には最も遅延された信号aoが入力される。
第４図は出力バツフア２８1，２８2，……２８
ｏの具体例を示す回路図である。出力バツフアは
トランジスタQ1〜Q18からなる。ゲートが内部バ
スに接続されたエンハンスメント型MOSトラン
ジスタQ1とデプレツシヨン型MOSトランジスタ
Q2はインバータI11を構成する。このインバータ
I11の出力は、エンハンスメント型MOSトランジ
スタQ3とデプレツシヨン型MOSトランジスタQ4
によつて構成されるインバータI22に供給される。
更に上記インバータI11の出力は、デプレツシヨ
ン型MOSトランジスタQ6とエンハンスメント型
MOSトランジスタQ7のゲートに供給される。イ
ンバータI22の出力は、エンハンスメント型MOS
トランジスタQ5とデプレツシヨン型MOSトラン
ジスタQ8のゲートに供給される。トランジスタ
Q5とQ6の共通接続ノードはエンハンスメント型
MOSトランジスタQ9のゲートに接続される。ま
たトランジスタQ7とQ8の共通接続ノードはエン
ハンスメント型MOSトランジスタQ10のゲートに
接続される。トランズスタQ9とQ10の共通接続ノ
ードは外部バスに接続される。更にインバータ
I11の出力線即ちトランジスタQ1とQ2の共通接続
ノードは、ゲートに制御信号Ａが供給されるエン
ハンスメント型のMOSトランジスタQ11及びゲー
トに制御信号Ｂが供給されるエンハンスメント型
MOSトランジスタQ12を介して接地される。また
インバータI22の出力線即ちトランジスタQ3とQ4
の共通接続ノードは、ゲートに制御信号Ａが入力
されるエンハンスメント型MOSトランジスタQ13
及びゲートに制御信号Ｂが入力されるエンハンス
メント型MOSトランジスタQ14を介して接地され
る。トランジスタQ5とQ6の共通接続ノードN1
は、ゲートに制御信号Ａが入力されるエンハンス
メント型MOSトランジスタQ15及びゲートに制御
信号Ｂが入力されるエンハンスメント型MOSト
ランジスタQ16を介して接地される。トランジス
タQ7とQ8の共通接続ノードN2は、ゲートに制御
信号Ａが入力されるエンハンスメント型MOSト
ランジスタQ17及びゲートに制御信号Ｂが入力さ
れるエンハンスメント型MOSトランジスタQ18を
介して接地される。
ｏの具体例を示す回路図である。出力バツフアは
トランジスタQ1〜Q18からなる。ゲートが内部バ
スに接続されたエンハンスメント型MOSトラン
ジスタQ1とデプレツシヨン型MOSトランジスタ
Q2はインバータI11を構成する。このインバータ
I11の出力は、エンハンスメント型MOSトランジ
スタQ3とデプレツシヨン型MOSトランジスタQ4
によつて構成されるインバータI22に供給される。
更に上記インバータI11の出力は、デプレツシヨ
ン型MOSトランジスタQ6とエンハンスメント型
MOSトランジスタQ7のゲートに供給される。イ
ンバータI22の出力は、エンハンスメント型MOS
トランジスタQ5とデプレツシヨン型MOSトラン
ジスタQ8のゲートに供給される。トランジスタ
Q5とQ6の共通接続ノードはエンハンスメント型
MOSトランジスタQ9のゲートに接続される。ま
たトランジスタQ7とQ8の共通接続ノードはエン
ハンスメント型MOSトランジスタQ10のゲートに
接続される。トランズスタQ9とQ10の共通接続ノ
ードは外部バスに接続される。更にインバータ
I11の出力線即ちトランジスタQ1とQ2の共通接続
ノードは、ゲートに制御信号Ａが供給されるエン
ハンスメント型のMOSトランジスタQ11及びゲー
トに制御信号Ｂが供給されるエンハンスメント型
MOSトランジスタQ12を介して接地される。また
インバータI22の出力線即ちトランジスタQ3とQ4
の共通接続ノードは、ゲートに制御信号Ａが入力
されるエンハンスメント型MOSトランジスタQ13
及びゲートに制御信号Ｂが入力されるエンハンス
メント型MOSトランジスタQ14を介して接地され
る。トランジスタQ5とQ6の共通接続ノードN1
は、ゲートに制御信号Ａが入力されるエンハンス
メント型MOSトランジスタQ15及びゲートに制御
信号Ｂが入力されるエンハンスメント型MOSト
ランジスタQ16を介して接地される。トランジス
タQ7とQ8の共通接続ノードN2は、ゲートに制御
信号Ａが入力されるエンハンスメント型MOSト
ランジスタQ17及びゲートに制御信号Ｂが入力さ
れるエンハンスメント型MOSトランジスタQ18を
介して接地される。
上記のように構成された出力バツフア２８1，
２８2，……２８oの動作を第５図を参照して説明
する。制御信号Ａ及びＢが高レベルのときには、
トランジスタQ5とQ6間のノードN1及びトランジ
スタQ7とQ8間のノードN2が低レベルであるの
で、全ての出力バツフア２８1，２８2，……２８
ｏは動作しない。時間T1で制御信号Ａが高レベル
より低レベルに変化したときには、出力バツフア
２８1には遅延のない制御信号a1が供給される。
また制御信号ＢはＡと同期して変化する。従つて
トランジスタQ11〜Q18はオフ状態になるので、
内部バスのデータが外部バスに出力される。
２８2，……２８oの動作を第５図を参照して説明
する。制御信号Ａ及びＢが高レベルのときには、
トランジスタQ5とQ6間のノードN1及びトランジ
スタQ7とQ8間のノードN2が低レベルであるの
で、全ての出力バツフア２８1，２８2，……２８
ｏは動作しない。時間T1で制御信号Ａが高レベル
より低レベルに変化したときには、出力バツフア
２８1には遅延のない制御信号a1が供給される。
また制御信号ＢはＡと同期して変化する。従つて
トランジスタQ11〜Q18はオフ状態になるので、
内部バスのデータが外部バスに出力される。
ところで遅延された制御信号a2，……aoは、順
次出力バツフア２８2，……２８oに供給される。
時間T2で制御信号aoが高レベルから低レベルに
変化すれば、出力バツフア２８oがデータを出力
する。
次出力バツフア２８2，……２８oに供給される。
時間T2で制御信号aoが高レベルから低レベルに
変化すれば、出力バツフア２８oがデータを出力
する。
次に時間T3において制御信号Ａ及びＢが低レ
ベルから高レベルに変化すれば、出力バツフア２
８1には遅延のない制御信号a1と制御信号Ｂが同
時に入力されるので、出力バツフア２８1は高イ
ンピーダンスとなる。この場合出力バツフア２８
２……２８oにも制御信号Ｂが供給されるので、出
力バツフア２８2……２８oのノードN1とN2は接
地される。従つて出力バツフア２８2……２８oも
高インピーダンスとなる。
ベルから高レベルに変化すれば、出力バツフア２
８1には遅延のない制御信号a1と制御信号Ｂが同
時に入力されるので、出力バツフア２８1は高イ
ンピーダンスとなる。この場合出力バツフア２８
２……２８oにも制御信号Ｂが供給されるので、出
力バツフア２８2……２８oのノードN1とN2は接
地される。従つて出力バツフア２８2……２８oも
高インピーダンスとなる。
以上説明した如く本発明によれば、出力時にお
いては複数の出力バツフアを遅延させて動作で
き、また動作停止時には複数の出力バツフアを同
時に停止させることができる。従つて瞬時ピーク
電流を減少させると共に、他の装置からのバスラ
インへのデータ出力を速くできるため、応答速度
の速いマイクロコンピユータシステム等の半導体
装置が提供できるものである。
いては複数の出力バツフアを遅延させて動作で
き、また動作停止時には複数の出力バツフアを同
時に停止させることができる。従つて瞬時ピーク
電流を減少させると共に、他の装置からのバスラ
インへのデータ出力を速くできるため、応答速度
の速いマイクロコンピユータシステム等の半導体
装置が提供できるものである。
第１図は従来のCPUの出力バツフア回路図、
第２図は本発明の一実施例を説明するための回路
図、第３図は本発明の他の実施例を説明するため
の回路図、第４図は同回路の一部詳細回路図、第
５図は同回路の動作を示す信号波形図である。 ２６……内部バス、２８1〜２８o……出力バツ
フア、３０……外部バス、３６……信号遅延用ト
ランジスタ。
第２図は本発明の一実施例を説明するための回路
図、第３図は本発明の他の実施例を説明するため
の回路図、第４図は同回路の一部詳細回路図、第
５図は同回路の動作を示す信号波形図である。 ２６……内部バス、２８1〜２８o……出力バツ
フア、３０……外部バス、３６……信号遅延用ト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 集積回路内のデータを外部に出力するために
用いられる複数の出力端子にそれぞれ接続された
複数の出力バツフア回路と、これらの出力バツフ
ア回路をデータ出力状態にするか、データ出力禁
止状態にするかを決めるための制御信号を前記出
力バツフア回路に供給する信号供給手段と、前記
制御信号によつて前記複数の出力バツフア回路を
データ出力状態にするときに前記制御信号を順次
ずらせて前記複数の出力バツフア回路に伝達する
ことにより前記複数の出力バツフア回路からデー
タが出力される時期をそれぞれずらし、かつ前記
制御信号によつて前記複数の出力バツフア回路を
データ出力禁止状態にするとき前記制御信号が前
記各出力バツフア回路に伝達される時期を略同時
期とすることで前記複数の出力バツフア回路それ
ぞれがデータ出力禁止状態になる時期を略同時期
にする制御信号とを具備したことを特徴とする半
導体装置。 ２ 集積回路内のデータを外部に出力するために
用いられる複数の出力端子と、これら複数の出力
端子それぞれにおいて出力端子と基準電位源との
間に接続されて“０”データを出力するときオン
状態に設定され出力端子における放電を行なわせ
る第１トランジスタ、及び前記複数の出力端子そ
れぞれにおいて出力端子と電源との間に接続され
て“１”データを出力するときオン状態に設定さ
れ、出力端子における充電を行なわせる第２トラ
ンジスタと、前記第１、第２トランジスタの制御
電極に対するスイツチング制御信号により前記第
１、第２トランジスタがスイツチング制御され、
前記複数の出力端子からそれぞれデータを出力す
るとき、各第１トランジスタ、各第２トランジス
タの一方がそれぞれオンする時期に差をつける第
１の制御手段と、前記第１、第２トランジスタの
制御電極に対するスイツチング制御信号により前
記第１、第２トランジスタがスイツチング制御さ
れ前記複数の出力端子からのデータ出力を止める
とき、前記各第１トランジスタ、各第２トランジ
スタの一方がそれぞれオフする時期を略同時期と
する第２の制御信号とを具備したことを特徴とす
る半導体装置。 ３ 前記第１の制御手段は、各データ出力を行な
うトランジスタがオンする時期に順次差をつける
のに、制御信号の遅延手段を用いる特許請求の範
囲第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130591A JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130591A JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5920027A JPS5920027A (ja) | 1984-02-01 |
| JPH0344324B2 true JPH0344324B2 (ja) | 1991-07-05 |
Family
ID=15037862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130591A Granted JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11111664B2 (en) | 2019-09-13 | 2021-09-07 | Kurosawa Construction Co., Ltd. | Method of introducing prestress to beam-column joint in triaxial compression |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083166A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6091432A (ja) * | 1983-10-25 | 1985-05-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6214522A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 論理回路 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| JPH02143989A (ja) * | 1988-11-24 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100547450B1 (ko) * | 2003-06-23 | 2006-01-31 | 신코엠 주식회사 | 디스플레이 패널 구동용 메모리 장치 및 그 구동방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 |
-
1982
- 1982-07-27 JP JP57130591A patent/JPS5920027A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11111664B2 (en) | 2019-09-13 | 2021-09-07 | Kurosawa Construction Co., Ltd. | Method of introducing prestress to beam-column joint in triaxial compression |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5920027A (ja) | 1984-02-01 |
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