JP2020014196A - 電流ミラーを含むデジタル制御オシレータ - Google Patents

Abstract

【課題】良好な特性を有するデジタル制御オシレータを提供する。【解決手段】本発明によるデジタル制御オシレータは、基準電流に基づいて供給電流を生成するように構成される電流ミラーと、入力ノードを介して、前記供給電流を受信するように構成される発振回路と、前記基準電流が通過し、少なくとも１ビットを含む第１制御信号によって可変的な抵抗値を提供するように構成される可変抵抗と、前記入力ノードの電圧に基づいて、前記基準電流を制御するように構成されるフィードバック回路と、を有する。【選択図】 図３

Description

本発明は、デジタル制御オシレータ（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に関し、特に、電流ミラーを含むデジタル制御オシレータに関する。

集積回路において、発振（ｏｓｃｉｌｌａｔｉｏｎ）信号は、多様に活用される。
例えば、デジタル信号を処理する集積回路の動作は、発振信号（または、クロック信号）に同期され、ＲＦ帯域の信号のようなアナログ信号の処理に発振信号が使用される。
発振信号生成のために、アナログＰＬＬ（ｐｈａｓｅｄ ｌｏｃｋｅｄ ｌｏｏｐ）のようなアナログ回路を代替し、デジタルＰＬＬのようなデジタル回路が使用されている。

このようなデジタル回路は、良好な特性を有するデジタル制御オシレータ（ＤＣＯ）を含むことが要求されるという課題がある。

特開２００７−３３６５５２号公報

本発明は上記従来のオシレータにおける課題に鑑みてなされたものであって、本発明の目的は、良好な特性を有するデジタル制御オシレータを提供することにある。

上記目的を達成するためになされた本発明によるデジタル制御オシレータは、基準電流に基づいて供給電流を生成するように構成される電流ミラーと、入力ノードを介して、前記供給電流を受信するように構成される発振回路と、前記基準電流が通過し、少なくとも１ビットを含む第１制御信号によって可変的な抵抗値を提供するように構成される可変抵抗と、前記入力ノードの電圧に基づいて、前記基準電流を制御するように構成されるフィードバック回路と、を有することを特徴とする。

また、上記目的を達成するためになされた本発明によるデジタル制御オシレータは、基準電流に基づいて供給電流を生成するように構成される電流ミラーと、入力ノードを介して、前記供給電流を受信するように構成される発振回路と、少なくとも１ビットを含む第１制御信号を受信するように構成される可変抵抗と、前記電流ミラーから前記基準電流を受信するように構成されるドレインと、前記可変抵抗に前記基準電流を出力するように構成されるソースと、前記入力ノードに接続されたゲートと、を含むｎ−チャネルトランジスタと、を有することを特徴とする。

また、上記目的を達成するためになされた本発明によるデジタル制御オシレータは、基準電流に基づいて供給電流を生成するように構成される電流ミラーと、入力ノードを介して、前記供給電流を受信するように構成される発振回路と、前記基準電流が通過し、少なくとも１ビットを含む第１制御信号によって可変的な抵抗値を提供するように構成される可変抵抗と、を有し、前記電流ミラーは、前記第１制御信号に基づいて、バイアス電圧を生成するように構成されるバイアス回路を含むことを特徴とする。

本発明に係るデジタル制御オシレータによれば、ＰＳＲＲ（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）及びノイズ特性とのトレードオフ関係を克服することにより、改善されたＰＳＲＲ及びノイズ特性を提供するだけではなく、低減された電力消費及び広い周波数範囲を提供することができる。

本発明の第１の実施形態によるデジタル制御オシレータの概略構成を示すブロック図である。 比較例としてのデジタル制御オシレータの概略構成を示す回路図である。 比較例としてのデジタル制御オシレータの概略構成を示す回路図である。 本発明の第２の実施形態によるデジタル制御オシレータの概略構成を示す回路図である。 本発明の実施形態による発振回路の概略構成を例示する回路図である。 本発明の実施形態による発振回路の概略構成を例示するブロック図である。 本発明の実施形態によるデジタル制御オシレータの概略構成を示すブロック図である。 本発明の第３の実施形態によるデジタル制御オシレータの概略構成を示すブロック図である。 本発明の実施形態による図６の可変抵抗の概略構成を例示する回路図である。 本発明の実施形態による図６のバイアス回路の概略構成を例示する回路図である。 本発明の第４の実施形態によるデジタル制御オシレータの概略構成を示すブロック図である。 本発明の実施形態による図８の可変抵抗の概略構成を例示する回路図である。 本発明の実施形態による図８のバイアス回路の概略構成を例示する回路図である。 本発明の実施形態による第１制御信号と出力周波数の関係を示すグラフである。 本発明の実施形態による電流源回路の概略構成を例示する回路図である。 本発明の実施形態によるデジタル制御オシレータの出力周波数が調節される例示を示すタイミング図である。 本発明の第５の実施形態によるデジタル制御オシレータの概略構成を示すブロック図である。 本発明の実施形態によるデジタル位相固定ループの概略構成を示すブロック図である。 本発明の実施形態による集積回路の概略構成を示すブロック図である。 本発明の実施形態によるデジタル制御オシレータを制御する方法を説明するためのフローチャートである。

次に、本発明に係るデジタル制御オシレータを実施するための形態の具体例を図面を参照しながら説明する。

図１は、本発明の第１の実施形態によるデジタル制御オシレータ（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）１０の概略構成を示すブロック図である。
デジタル制御オシレータ１０は、一実施形態において、半導体工程によって製造される１つの集積回路としても具現され、一実施形態において、集積回路を含む少なくとも１つの半導体パッケージ、及び半導体パッケージが実装されたボードを含んでもよい。

デジタル制御オシレータ１０は、少なくとも１ビットを含む制御信号ＣＴＲによって調節される周波数ｆ_ＯＵＴを有して振動する出力信号ＯＵＴを生成する。
図１に示すように、デジタル制御オシレータ１０は、電流ミラー１１、電流源１２、及び発振回路１３を含む。
電流ミラー１１は、電流源１２及び発振回路１３と接続され、基準電流Ｉ_ＲＥＦに基づいて供給電流Ｉ_ＳＵＰを生成する。
電流源１２は、基準電流Ｉ_ＲＥＦを電流ミラー１１から引き出し、発振回路１３は、供給電流Ｉ_ＳＵＰによって可変する周波数ｆ_ＯＵＴを有する出力信号ＯＵＴを生成する。

制御信号ＣＴＲにより、基準電流Ｉ_ＲＥＦ及び／または供給電流Ｉ_ＳＵＰの大きさが可変され、結果として、出力信号ＯＵＴの周波数ｆ_ＯＵＴが、制御信号ＣＴＲによっても決定される。
本明細書において、出力信号ＯＵＴは、発振信号、クロック信号などとも称され、出力信号ＯＵＴの周波数ｆ_ＯＵＴは、出力周波数とも称される。

微細化された半導体工程により、集積回路において、供給電圧の低下、及び漏れ電流の増加が生じる。
それにより、良好な性能を提供するアナログ回路の設計が容易ではなくなり、既存のアナログ回路を代替するデジタル回路が要求される。
集積回路において、多様な用途に使用される発振信号を生成するためのデジタル回路も要求される。
例えば、アナログ回路としてのＣＰＰＬＬ（ｃｈａｒｇｅ ｐｕｍｐ ｐｈａｓｅｄ ｌｏｃｋｅｄ ｌｏｏｐ）を代替するためのデジタルＰＬＬが具現される。
デジタルＰＬＬの性能は、デジタル制御オシレータ（ＤＣＯ）の性能に左右される。

図２Ａ及び図２Ｂを参照して説明するように、デジタル制御オシレータ（ＤＣＯ）は、劣化された特性、例えば、低いＰＳＲＲ（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ：電源電圧変動除去比）、多い電力消費、高いノイズ敏感度、狭い周波数範囲を有しやすい。
以下において、図面を参照して説明するように、図１のデジタル制御オシレータ１０は、ＰＳＲＲ及びノイズ特性とのトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係を克服することにより、改善されたＰＳＲＲ及びノイズ特性を提供するだけではなく、低減された電力消費及び広い周波数範囲を提供することができる。

図２Ａ及び図２Ｂは、比較例としてのデジタル制御オシレータを示す回路図である。
具体的には、図２Ａは、可変抵抗ＶＲ２１の抵抗値により、出力周波数ｆ_ＯＵＴが調節されるデジタル制御オシレータ２０ａを示し、図２Ｂは、図２Ａのデジタル制御オシレータ２０ａから、ＰＳＲＲが改善されたデジタル制御オシレータ２０ｂを示す。

図２Ａを参照すると、デジタル制御オシレータ２０ａは、電流ミラーを形成するトランジスタ（Ｔ２１、Ｔ２２）、基準電流Ｉ_ＲＥＦの大きさを決定する可変抵抗ＶＲ２１、及び供給電流Ｉ_ＳＵＰによって出力信号ＯＵＴを生成する発振回路ＯＣ２１を含む。
電流ミラーを形成するトランジスタ（Ｔ２１、Ｔ２２）は、ｐ−チャネルＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）でもあり、バイアス電圧Ｖ_ＢＩＡＳを共有することができる。
本明細書において、ＦＥＴは、単にトランジスタとも称され、一実施形態において、該ＦＥＴは、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）でもある。

可変抵抗ＶＲ２１の抵抗値が減少するほど、基準電流Ｉ_ＲＥＦが増加し、それにより、供給電流Ｉ_ＳＵＰが増加することにより、出力信号ＯＵＴの周波数ｆ_ＯＵＴが増加する。
一方、可変抵抗ＶＲ２１の抵抗値が増加するほど、基準電流Ｉ_ＲＥＦが減少し、それにより、供給電流Ｉ_ＳＵＰが減少することにより、出力信号ＯＵＴの周波数ｆ_ＯＵＴが減少する。
図２Ａのデジタル制御オシレータ２０ａは、供給電圧に敏感でもある。
例えば、正の供給電圧ＶＤＤの変動（ｆｌｕｃｔｕａｔｉｏｎ）に起因し、バイアス電圧Ｖ_ＢＩＡＳが変動し、可変抵抗ＶＲ２１の両端の電圧が変動することにより、基準電流Ｉ_ＲＥＦが変動する。
結果として、正の供給電圧ＶＤＤの変動に起因し、出力信号ＯＵＴの周波数ｆ_ＯＵＴが変動する。
そのようにして、図２Ａのデジタル制御オシレータ２０ａは、低いＰＳＲＲを有する可能性がある。

図２Ｂを参照すると、図２Ａのデジタル制御オシレータ２０ａの低いＰＳＲＲを解消するために、図２Ｂのデジタル制御オシレータ２０ｂにおいては、ＢＭＲ（ｂｅｔａ ｍｕｌｔｉｐｌｉｅｒ ｒｅｆｅｒｅｎｃｅ）が採用される。
図２Ｂを参照すると、デジタル制御オシレータ２０ｂは、図２Ａのデジタル制御オシレータ２０ａと同様に、発振回路ＯＣ２２、及び発振回路ＯＣ２２に供給電流Ｉ_ＳＵＰを提供するｐ−チャネルトランジスタＴ２４を含み、ＢＭＲ構造２１を含む。
ＢＭＲ構造２１は、２個のｐ−チャネルトランジスタ（Ｔ２５、Ｔ２３）、２個のｎ−チャネルトランジスタ（Ｔ２７、Ｔ２６）、及び可変抵抗ＶＲ３２を含む。

任意の原因に起因し、基準電流Ｉ_ＲＥＦが増加する場合、可変抵抗ＶＲ３２により、ｎ−チャネルトランジスタＴ２６のソースの電圧が増加し、それにより、ｎ−チャネルトランジスタＴ２６のゲート・ソース電圧Ｖ_ＧＳが減少する。
減少したゲート・ソース電圧Ｖ_ＧＳは、ｎ−チャネルトランジスタＴ２６のドレイン電流、すなわち、基準電流Ｉ_ＲＥＦを減少させるので、結果として、ＢＭＲ構造２１は、ネガティブフィードバック（ｎｅｇａｔｉｖｅ ｆｅｅｄｂａｃｋ）を提供してしまう。
ＢＭＲ構造２１により、基準電流Ｉ_ＲＥＦが安定して維持されるが、ＢＭＲ構造２１は、良好ではない特性、例えば、高いノイズ敏感度、及び電力消費を有してしまう。

例えば、電流ミラーを形成する２個のｐ−チャネルトランジスタ（Ｔ２３、Ｔ２５）のサイズ比により、相対的に小さい基準電流Ｉ_ＲＥＦを増幅させることにより、供給電流Ｉ_ＳＵＰが取得される場合、ＢＭＲ構造２１に起因するノイズも、増幅されてしまう。
それにより、発振回路ＯＣ２２が生成する出力信号ＯＵＴが不安定になってしまう。
一方、相対的に大きい基準電流Ｉ_ＲＥＦを採用する場合、ＢＭＲ構造２１による電力消費に起因し、デジタル制御オシレータ２０ｂは、高い電力消費を有してしまう。
そのように、ＰＳＲＲ及びノイズ特性は、トレードオフ関係にあり、ノイズ特性及び電力消費も、トレードオフ関係にある。

図３などを参照して説明するように、本発明の実施形態によるデジタル制御オシレータは、そのようなトレードオフ関係を解消することにより、良好な特性、例えば、高いＰＳＲＲ、低いノイズ敏感度、低い電力消費を提供することができる。
さらに、本発明の実施形態によるデジタル制御オシレータは、広い周波数範囲を提供することもできる。

図３は、本発明の第２の実施形態によるデジタル制御オシレータ３０の概略構成を示す回路図である。
図３に示すように、デジタル制御オシレータ３０は、電流ミラー３１、可変抵抗３２、発振回路３３、及びフィードバック回路３４を含む。
図１を参照して説明したところと同様に、電流ミラー３１は、基準電流Ｉ_ＲＥＦに基づいて供給電流Ｉ_ＳＵＰを生成し、供給電流Ｉ_ＳＵＰを発振回路３３に提供する。

電流ミラー３１は、第１トランジスタＴ３１及び第２トランジスタＴ３２を含み、第１トランジスタＴ３１は、基準電流Ｉ_ＲＥＦに基づいて、バイアス電圧Ｖ_ＢＩＡＳを生成する一方、第２トランジスタＴ３２は、バイアス電圧Ｖ_ＢＩＡＳに基づいて供給電流Ｉ_ＳＵＰを生成する。
基準電流Ｉ_ＲＥＦに対する供給電流Ｉ_ＳＵＰの比率は、第１トランジスタＴ３１の大きさ（例えば、チャネル幅）に対する第２トランジスタＴ３２の大きさの比率によっても決定される。

発振回路３３は、入力ノードＩＮを介して、供給電流Ｉ_ＳＵＰを受信し、供給電流Ｉ_ＳＵＰによって可変される周波数ｆ_ＯＵＴを有する出力信号ＯＵＴを生成する。
発振回路３３が供給電流Ｉ_ＳＵＰを受信することにより、入力ノードＩＮの電圧、すなわち、入力電圧Ｖ_ＩＮが生成される。
発振回路３３の例示は、後述の図４Ａ及び図４Ｂを参照して説明する。

可変抵抗３２は、少なくとも１ビットを含む第１制御信号ＣＴＲ１によって可変される抵抗値Ｒ_ＶＡＲを提供する。
例えば、可変抵抗３２は、複数の抵抗、及び複数のスイッチを含んでもよく、複数のスイッチそれぞれは、第１制御信号ＣＴＲ１のビットにより、ターンオン又はターンオフさせることにより、複数の抵抗それぞれを、可変抵抗３２の両端に、電気的に接続したり解除したりすることができる。
基準電流Ｉ_ＲＥＦは、可変抵抗３２を通過し、フィードバック回路３４及び可変抵抗３２が接続されたノードの電圧、すなわち、基準電圧Ｖ_ＲＥＦが、基準電流Ｉ_ＲＥＦ、及び可変抵抗３２の抵抗値Ｒ_ＶＡＲによって決定される。
可変抵抗３２の例示は、後述の図７Ａ及び図９Ａを参照して説明する。

フィードバック回路３４は、電流ミラー３１と可変抵抗３２との間に配置され、基準電流Ｉ_ＲＥＦを通過させ、入力ノードＩＮにも接続される。
フィードバック回路３４は、電流ミラー３１に電気的に接続された第１電流運搬端子、可変抵抗３２に電気的に接続された第２電流運搬端子、及び入力ノードＩＮに電気的に接続された制御端子を有する。
フィードバック回路３４は、入力ノードＩＮの電圧、すなわち、入力電圧Ｖ_ＩＮに基づいて、基準電流Ｉ_ＲＥＦを制御する。
一部実施形態において、フィードバック回路３４は、増加する入力電圧Ｖ_ＩＮに応答し、基準電流Ｉ_ＲＥＦを増加させる一方、減少する入力電圧Ｖ_ＩＮに応答し、基準電流Ｉ_ＲＥＦを減少させることができる。
また、一部実施形態において、フィードバック回路３４は、増加する基準電圧Ｖ_ＲＥＦに応答し、基準電流Ｉ_ＲＥＦを減少させる一方、減少する基準電圧Ｖ_ＲＥＦに応答し、基準電流Ｉ_ＲＥＦを増加させることもできる。

例えば、任意の原因に起因し、入力電圧Ｖ_ＩＮが増加する場合、フィードバック回路３４により、基準電流Ｉ_ＲＥＦが増加し、増加した基準電流Ｉ_ＲＥＦに起因し、基準電圧Ｖ_ＲＥＦが増加する。
増加した基準電圧Ｖ_ＲＥＦに起因し、フィードバック回路３４は、基準電流Ｉ_ＲＥＦを減少させることができ、電流ミラー３１は、減少した基準電流Ｉ_ＲＥＦにより、供給電流Ｉ_ＳＵＰを減少させ、減少した供給電流Ｉ_ＳＵＰにより、入力電圧Ｖ_ＩＮが減少する。
結果として、フィードバック回路３４は、ネガティブフィードバックを提供することができる。

一部実施形態において、図３に示しているように、フィードバック回路３４は、第３トランジスタＴ３３を含んでもよく、第３トランジスタＴ３３は、ｎ−チャネルトランジスタでもある。
第３トランジスタＴ３３は、電流ミラー３１から、基準電流Ｉ_ＲＥＦを受信するドレイン、可変抵抗３２に基準電流Ｉ_ＲＥＦを出力するソース、及び入力ノードＩＮに接続されたゲートを有する。
前述の例示のように、任意の原因に起因し、入力電圧Ｖ_ＩＮが増加する場合、第３トランジスタＴ３３のゲート・ソース電圧Ｖ_ＧＳが増加し、増加したゲート・ソース電圧Ｖ_ＧＳに起因し、基準電流Ｉ_ＲＥＦが増加する。
増加した基準電流Ｉ_ＲＥＦは、基準電圧Ｖ_ＲＥＦを増加させ、増加した基準電圧Ｖ_ＲＥＦは、第３トランジスタＴ３３のゲート・ソース電圧Ｖ_ＧＳを低下させる。
減少したゲート・ソース電圧Ｖ_ＧＳにより、基準電流Ｉ_ＲＥＦが減少し、減少した基準電流Ｉ_ＲＥＦは、供給電流Ｉ_ＳＵＰを減少させる。
結果として、減少した供給電流Ｉ_ＳＵＰにより、入力電圧Ｖ_ＩＮが低下することにより、ネガティブフィードバックが提供される。

他の例示として、任意の原因に起因し、基準電流Ｉ_ＲＥＦが増加する場合、増加した基準電流Ｉ_ＲＥＦに起因し、基準電圧Ｖ_ＲＥＦが増加する。
増加した基準電圧Ｖ_ＲＥＦにより、第３トランジスタＴ３３のゲート・ソース電圧Ｖ_ＧＳが減少し、減少したゲート・ソース電圧Ｖ_ＧＳにより、基準電流Ｉ_ＲＥＦが減少することにより、ネガティブフィードバックが提供される。

前述のように、図２ＢのＢＭＲ構造２１と同様に、フィードバック回路３４は、改善されたＰＳＲＲを提供することができる。
しかし、図２ＢのＢＭＲ構造２１は、正の供給電圧ＶＤＤから、ｐ−チャネルトランジスタＴ２５及びｎ−チャネルトランジスタＴ２７を通過し、負の供給電圧ＶＳＳに流れる電流のさらなる経路を含む可能性がある一方、図３のフィードバック回路３４は、基準電流Ｉ_ＲＥＦが流れる経路上に配置され、それにより、さらなる電流経路が省略されることにより、図３のデジタル制御オシレータ３０は、図２Ｂのデジタル制御オシレータ２０ｂより低い電力消費を有することができる。

図４Ａ及び図４Ｂは、本発明の実施形態による発振回路の概略構成を例示する回路図及びブロック図である。
図１を参照して説明したように、図４Ａ及び図４Ｂの発振回路（４０ａ、４０ｂ）は、供給電流Ｉ_ＳＵＰによって可変される周波数を有する出力信号ＯＵＴを生成することができる。
図４Ａ及び図４Ｂの発振回路（４０ａ、４０ｂ）と異なる発振回路でも、本発明の実施形態が適用されるという点は、理解されるであろう。

図４Ａを参照すると、発振回路４０ａは、リング（ｒｉｎｇ）オシレータを含む。
図４Ａに示すように、発振回路４０ａは、複数のインバータ（ＩＮＶ１〜ＩＮＶ５）のチェーンを含み、複数のインバータ（ＩＮＶ１〜ＩＮＶ５）のそれぞれは、供給電流Ｉ_ＳＵＰを受信する。
複数のインバータ（ＩＮＶ１〜ＩＮＶ５）のそれぞれは、供給電流Ｉ_ＳＵＰによって可変される遅延を提供することができ、それにより、出力信号ＯＵＴは、供給電流Ｉ_ＳＵＰによって可変される周波数ｆ_ＯＵＴを有することができる。
たとえば、図４Ａの例示において、発振回路４０ａは、５個のインバータ（ＩＮＶ１〜ＩＮＶ５）を含むように示しているが、一部実施形態において、発振回路４０ａは、５個未満、あるいは５個を超える個数のインバータを含んでもよいという点に留意する。

図４Ｂを参照すると、発振回路４０ｂは、遅延ライン４１を含む。
例えば、遅延ライン４１は、遅延固定ループ（ｄｅｌａｙｅｄ ｌｉｎｅｄ ｌｏｏｐ：ＤＬＬ）にも含まれる。
図４Ｂに示すように、遅延ライン４１は、複数の遅延セル（Ｄ１、Ｄ２、…、Ｄｎ）を含み得（ｎは、２より大きい整数）、複数の遅延セル（Ｄ１、Ｄ２、…、Ｄｎ）それぞれは、供給電流Ｉ_ＳＵＰを受信する。
複数の遅延セル（Ｄ１、Ｄ２、…、Ｄｎ）それぞれは、供給電流Ｉ_ＳＵＰによって可変する遅延を提供することができ、それにより、第２信号ＳＩＧ２は、第１信号ＳＩＧ１から可変的に遅延される。

図５は、本発明の実施形態によるデジタル制御オシレータ５０の概略構成を示すブロック図である。
デジタル制御オシレータ５０は、第１制御信号ＣＴＲ１及び第２制御信号ＣＴＲ２を含む制御信号ＣＴＲを受信し、制御信号ＣＴＲによって可変される周波数ｆ_ＯＵＴを有する出力信号ＯＵＴを生成することができる。
図５に示すように、デジタル制御オシレータ５０は、電流ミラー５１、電流源５２及び発振回路５３を含む。
以下の、図５についての説明において、図１についての説明と重複する内容は、省略する。

図５を参照すると、第１制御信号ＣＴＲ１は、少なくとも１ビットを含んでもよく、電流ミラー５１及び電流源５２に共通して提供される。
また、少なくとも１ビットを含む第２制御信号ＣＴＲ２は、電流ミラー５１に提供される。
電流ミラー５１及び電流源５２は、第１制御信号ＣＴＲ１に基づいて、基準電流Ｉ_ＲＥＦの大きさを決定する一方、電流ミラー５１は、第２制御信号ＣＴＲ２及び基準電流Ｉ_ＲＥＦに基づいて、供給電流Ｉ_ＳＵＰの大きさを決定する。
一部実施形態において、第１制御信号ＣＴＲ１は、出力信号ＯＵＴの周波数ｆ_ＯＵＴを大まかに（粗雑に）（ｃｏａｒｓｅｌｙ）調整するのに使用する一方、第２制御信号ＣＴＲ２は、出力信号ＯＵＴの周波数ｆＯＵＴを微細に（ｆｉｎｅｌｙ）調整するのに使用される。

図１０などを参照して説明するように、第１制御信号ＣＴＲ１が、電流源５２だけではなく、電流ミラー５１にも提供されることにより、第１制御信号ＣＴＲ１により、基準電流Ｉ_ＲＥＦが線形的に増減する代わりに、凸（ｃｏｎｖｅｘ）関数によって増減する。
それにより、第１制御信号ＣＴＲ１による基準電流Ｉ_ＲＥＦの可変範囲が拡張され、結果として、出力信号ＯＵＴの周波数ｆ_ＯＵＴの可変範囲も拡張される。

図６は、本発明の第３の実施形態によるデジタル制御オシレータ６０の概略構成を示すブロック図である。
図５を参照して説明したものと同様に、図６のデジタル制御オシレータ６０は、第１制御信号ＣＴＲ１及び第２制御信号ＣＴＲ２を受信し、第１制御信号ＣＴＲ１及び第２制御信号ＣＴＲ２によって可変される周波数ｆ_ＯＵＴを有する出力信号ＯＵＴを生成することができる。
図６に示すように、デジタル制御オシレータ６０は、電流ミラー６１、可変抵抗６２、及び発振回路６３を含む。

電流ミラー６１は、可変抵抗６２と共通して、第１制御信号ＣＴＲ１を受信し、また、第２制御信号ＣＴＲ２も受信する。
第１制御信号ＣＴＲ１により、第１基準電流Ｉ_ＲＥＦの大きさが決定され、基準電流Ｉ_ＲＥＦ及び第２制御信号ＣＴＲ２により、供給電流Ｉ_ＳＵＰの大きさが決定される。
図６に示すように、電流ミラー６１は、バイアス回路（６１＿１）及び電流源回路（６１＿２）を含む。
バイアス回路（６１＿１）は、第１制御信号ＣＴＲ１を受信し、正の供給電圧ＶＤＤから、基準電流Ｉ_ＲＥＦを提供し、第１制御信号ＣＴＲ１及び基準電流Ｉ_ＲＥＦに基づいて、バイアス電圧Ｖ_ＢＩＡＳを生成する。

例えば、電流源回路（６１＿２）が、増加するバイアス電圧Ｖ_ＢＩＡＳに応答し、減少した供給電流Ｉ_ＳＵＰを出力する場合、バイアス回路（６１＿１）は、可変抵抗６２の抵抗値Ｒ_ＶＡＲを減少させる第１制御信号ＣＴＲ１に応答し、バイアス電圧Ｖ_ＢＩＡＳ電圧を低下させることができる。
また、バイアス回路（６１＿１）は、可変抵抗６２の抵抗値Ｒ_ＶＡＲを増加させる第１制御信号ＣＴＲ１に応答し、バイアス電圧Ｖ_ＢＩＡＳ電圧を増加させる。
バイアス回路（６１＿１）の例示は、図７Ｂを参照して説明する。

電流源回路（６１＿２）は、バイアス電圧Ｖ_ＢＩＡＳ及び第２制御信号ＣＴＲ２に基づいて、供給電流Ｉ_ＳＵＰを生成する。
例えば、電流源回路（６１＿２）は、低下するバイアス電圧Ｖ_ＢＩＡＳに応答し、供給電流Ｉ_ＳＵＰを増加させる。
一部実施形態において、電流源回路（６１＿２）は、第２制御信号ＣＴＲ２の値に比例したり反比例したりする大きさを有する供給電流Ｉ_ＳＵＰを生成することができる。
電流源回路（６１＿２）の例示は、図１１を参照して説明する。

可変抵抗６２は、少なくとも１ビットを含む第１制御信号ＣＴＲ１によって可変される抵抗値Ｒ_ＶＡＲを提供する。
一部実施形態において、可変抵抗６２は、第１制御信号ＣＴＲ１の値が増加するほど減少する抵抗値Ｒ_ＶＡＲを提供することができ、例えば、可変抵抗６２の抵抗値Ｒ_ＶＡＲは、第１制御信号ＣＴＲ１の値に反比例する。
第１制御信号ＣＴＲ１により、可変抵抗６２の抵抗値Ｒ_ＶＡＲが減少する場合、基準電流Ｉ_ＲＥＦが増加する一方、第１制御信号ＣＴＲ１により、可変抵抗６２の抵抗値Ｒ_ＶＡＲが増加する場合、基準電流Ｉ_ＲＥＦが減少する。
可変抵抗６２の例示は、図７Ａを参照して説明する。

図７Ａは、本発明の実施形態による図６の可変抵抗６２の概略構成を例示する回路図であり、図７Ｂ本発明の実施形態による図６のバイアス回路（６１＿１）の概略構成を例示する回路図である。
図６を参照して説明したように、図７Ａの可変抵抗７１は、第１制御信号ＣＴＲ１によって可変される抵抗値Ｒ_ＶＡＲを提供し、図７Ｂのバイアス回路７２は、第１制御信号ＣＴＲ１及び基準電流Ｉ_ＲＥＦに基づいて、バイアス電圧Ｖ_ＢＩＡＳを生成する。
以下において、図７Ａ及び図７Ｂは、図６を参照して説明し、図７Ａ及び図７Ｂの例示において、第１制御信号ＣＴＲ１は、５ビットを含むように示しているが、本発明の実施形態は、それに制限されるものではないという点は、理解されるであろう。
また、本明細書において、ビットの値「１」は、ハイレベル電圧に対応し、ビットの値「０」は、ローレベル電圧に対応すると仮定する。

図７Ａに示すように、可変抵抗７１は、複数のｎ−チャネルトランジスタ、及び複数の抵抗を含む。
複数のｎ−チャネルトランジスタは、第１制御信号ＣＴＲ１の１ビットを受信するゲートをそれぞれ有し、複数の抵抗とそれぞれ直列接続される。
第１制御信号ＣＴＲ１の１ビットが「１」である場合、ｎ−チャネルトランジスタは、ターンオンされ、ｎ−チャネルトランジスタと直列接続された抵抗が可変抵抗７１の両端に電気的に接続される。
可変抵抗７１は、第１制御信号ＣＴＲ１のｋ番目ビットＣＴＲ１［ｋ］により、単位抵抗値Ｒ_ＵＮＩＴの２^１−ｋ倍を電流ミラー６１と、負の供給電圧ＶＳＳとの間に選択的に提供する（ｋは、正の整数）。

例えば、第１制御信号ＣＴＲ１のｋ番目ビットＣＴＲ１［ｋ］が「１」である場合、「Ｒ_ＵＮＩＴ／２^ｋ−１」の抵抗値を有する抵抗が、可変抵抗７１の両端に電気的に接続される。
例えば、第１制御信号ＣＴＲ１の２番目ビット（ＣＴＲ１［２］）が「１」である場合、「Ｒ_ＵＮＩＴ／２」の抵抗値を有する抵抗が、可変抵抗７１の両端に電気的に接続される。
それにより、図７Ａの可変抵抗７１の抵抗値Ｒ_ＶＡＲは、第１制御信号ＣＴＲ１の値に反比例し、下記に示す数式１のように表される。

また、基準電流Ｉ_ＲＥＦは、下記に示す数式２のように表される。

図７Ｂを参照すると、バイアス回路７２は、複数のｐ−チャネルトランジスタを含む。
複数のｐ−チャネルトランジスタは、第１制御信号ＣＴＲ１の１ビットを受信するゲートをそれぞれ有するｐ−チャネルトランジスタ、及びバイアス電圧Ｖ_ＢＩＡＳが印加されるゲートをそれぞれ有するｐ−チャネルトランジスタを含む。
第１制御信号ＣＴＲ１の１ビットが「０」である場合、ｐ−チャネルトランジスタは、ターンオンされ、ターンオンされたｐ−チャネルトランジスタと直列接続されたｐ−チャネルトランジスタがイネーブル（ｅｎａｂｌｅ）される。

バイアス回路７２は、第１制御信号ＣＴＲ１のｋ番目ビットＣＴＲ１［ｋ］により、単位サイズの２^ｋ−１倍を有するｐ−チャネルトランジスタをイネーブルにしたりディセーブル（ｄｉｓａｂｌｅ）にしたりする。
イネーブルされたｐ−チャネルトランジスタは、基準電流Ｉ_ＲＥＦの少なくとも一部を通過させ、バイアス電圧Ｖ_ＢＩＡＳの生成に寄与する。
例えば、第１制御信号ＣＴＲ１のｋ番目ビットＣＴＲ１［ｋ］が「０」である場合、「２^ｋ−１×Ｘ１」の大きさを有するｐ−チャネルトランジスタがイネーブルされる。
ｐ−チャネルトランジスタの大きさは、ｐ−チャネル幅に対応し、ｐ−チャネルトランジスタは、大サイズを有するほど、高い電流駆動能を提供することができる。

例えば、第１制御信号ＣＴＲ１の２番目ビット（ＣＴＲ１［２］）が「０」である場合、「Ｘ２」の大きさを有するｐ−チャネルトランジスタがイネーブルされる。
それにより、供給電流Ｉ_ＳＵＰは、下記に示す数式３のように表される。

数式３において、「Ａ」は、電流源回路（６１＿２）でイネーブルされたｐ−チャネルトランジスタの大きさに対応する。

数式１、数式２、及び数式３により、出力信号ＯＵＴの周波数ｆ_ＯＵＴは、下記に示す数式４のように表される。

数式４において、「Ｋ」は、発振回路６３に依存する整数である。
数式４のように、出力信号ＯＵＴの周波数、すなわち、出力周波数ｆ_ＯＵＴは、第１制御信号ＣＴＲ１に係わる関数としても定義され、該関数は、単調増加する凸関数でもある。
それにより、後述で、図１０を参照して説明するように、出力周波数ｆ_ＯＵＴの可変範囲が拡張される。

図８は、本発明の第４の実施形態によるデジタル制御オシレータ８０の概略構成を示すブロック図である。
具体的には、図６のデジタル制御オシレータ６０と比較するとき、図８のデジタル制御オシレータ８０は、第１制御信号ＣＴＲ１及び第２制御信号ＣＴＲ２だけではなく、パワーダウン信号ＰＤをさらに含む制御信号ＣＴＲを受信する。
図８に示すように、デジタル制御オシレータ８０は、電流ミラー８１、可変抵抗８２、及び発振回路８３を含む。
以下の図８についての説明において、図６についての説明と重複する内容は省略する。

電流ミラー８１は、バイアス回路（８１＿１）及び電流源回路（８１＿２）を含み、バイアス回路（８１＿１）は、可変抵抗８２と共通し、第１制御信号ＣＴＲ１及びパワーダウン信号ＰＤを受信する。
図７Ａ及び図７Ｂの例示において、第１制御信号ＣＴＲ１の値が最小値、すなわち、「０００００」である場合、図７Ａの可変抵抗７１の抵抗値Ｒ_ＶＡＲは、近似的に無限大になる。
また、第１制御信号ＣＴＲ１の値が最大値、すなわち、「１１１１１」である場合、図７Ｂのバイアス回路７２は、基準電流Ｉ_ＲＥＦを遮断する。

図７Ａ及び図７Ｂの例示と異なるように、第１制御信号ＣＴＲ１の値が最小値または最大値であるとしても、基準電流Ｉ_ＲＥＦを生成すると共に、デジタル制御オシレータ８０が使用されない場合、電力消費を遮断するために、図８のデジタル制御オシレータ８０は、パワーダウン信号ＰＤを追加して受信する。
例えば、第１制御信号ＣＴＲ１の値がゼロ（ｚｅｒｏ）であり、パワーダウン信号ＰＤが活性化されていない場合（例えば、「０」の値を有する場合）、基準電流Ｉ_ＲＥＦが最小値になるように、可変抵抗８２の抵抗値Ｒ_ＶＡＲは、最大値を有する。
他方、第１制御信号ＣＴＲ１の値がゼロであり、パワーダウン信号ＰＤが活性化された場合（例えば、「１」の値を有する場合）、可変抵抗８２の抵抗値Ｒ_ＶＡＲは、近似的に無限大になる。

図９Ａは、本発明の実施形態による図８の可変抵抗８２の概略構成を例示する回路図であり、図９Ｂは、本発明の実施形態による図８のバイアス回路（８１＿１）の概略構成を例示をする回路図である。
図８を参照して説明したように、図９Ａの可変抵抗９１は、第１制御信号ＣＴＲ１によって可変される抵抗値Ｒ_ＶＡＲを提供し、図９Ｂのバイアス回路９２は、第１制御信号ＣＴＲ１及び基準電流Ｉ_ＲＥＦに基づいて、バイアス電圧Ｖ_ＢＩＡＳを生成する。
以下において、図９Ａ及び図９Ｂは、図８を参照して説明し、図７Ａ及び図７Ｂについての説明と重複する内容は省略する。
図９Ａ及び図９Ｂの例示において、第１制御信号ＣＴＲ１は、５ビットを含むように示すが、本発明の実施形態は、それに制限されるものではないという点は、理解されるであろう。

図９Ａを参照すると、図７Ａの可変抵抗７１と比較するとき、可変抵抗９１は、反転されたパワーダウン信号（／ＰＤ）を受信するｎ−チャネルトランジスタ、及びそれと直列接続された抵抗をさらに含む。
それにより、第１制御信号ＣＴＲ１がゼロである場合にも、パワーダウン信号ＰＤが活性化された場合、すなわち、反転されたパワーダウン信号（／ＰＤ）が「１」である場合、１つのｎ−チャネルトランジスタは、ターンオンされ、ｎ−チャネルトランジスタと接続された抵抗の抵抗値「Ｒ_ＵＮＩＴ／２」が可変抵抗９１の両端に電気的に接続される。
それにより、図９Ａの可変抵抗９１の抵抗値Ｒ_ＶＡＲは、下記に示す数式５のように表される。

また、基準電流Ｉ_ＲＥＦは、下記に示す数式６のように表される。

図９Ｂを参照すると、図７Ｂのバイアス回路７２と比較するとき、バイアス回路９２は、パワーダウン信号ＰＤを受信するｐ−チャネルトランジスタ、及びそれと直列接続されてバイアス電圧Ｖ_ＢＩＡＳが印加されるゲートを有するｐ−チャネルトランジスタをさらに含む。
それにより、第１制御信号ＣＴＲ１が最大値、すなわち、「１１１１１」を有する場合にも、「１」の値を有するパワーダウン信号ＰＤに起因し、バイアス回路９２は、基準電流Ｉ_ＲＥＦを通過させる。
それにより、供給電流Ｉ_ＳＵＰは、下記に示す数式７のように表される。

数式７において、「Ａ」は、電流源回路（８１＿２）でイネーブルにされたｐ−チャネルトランジスタの大きさに対応する。

数式５、数式６及び、数式７により、出力信号ＯＵＴの周波数ｆ_ＯＵＴは、下記に示す数式８のように表される。

数式８において、「Ｋ」は、発振回路６３に依存する整数である。
数式８のように、出力信号ＯＵＴの周波数、すなわち、出力周波数ｆ_ＯＵＴは、第１制御信号ＣＴＲ１に係わる関数としても定義され、該関数は、単調増加する凸関数でもある。

図１０は、本発明の実施形態による第１制御信号ＣＴＲ１と出力周波数ｆ_ＯＵＴとの関係を示すグラフである。
具体的には、出力周波数ｆ_ＯＵＴが、第１制御信号ＣＴＲ１によって制御される可変抵抗によってのみ決定される場合、並びに図８のデジタル制御オシレータ８０が、図９Ａの可変抵抗９１、及び図９Ｂのバイアス回路９２を含む場合それぞれにおいての第１制御信号ＣＴＲ１と出力周波数ｆ_ＯＵＴとの関係を示す。

図１０において、円形マーク（●）１０１によって示すように、出力周波数ｆ_ＯＵＴが可変抵抗の抵抗値にだけ依存する場合、第１制御信号ＣＴＲ１及び出力周波数ｆ_ＯＵＴは、線形的な関係を有し、出力周波数ｆ_ＯＵＴは、第１範囲Ｒ１で可変される。
他方、出力周波数ｆ_ＯＵＴが可変抵抗９１だけではなく、バイアス回路９２に依存する場合、すなわち、出力周波数ｆ_ＯＵＴが、数式８のように、第１制御信号ＣＴＲ１の値を因子として有する第１制御信号ＣＴＲ１の関数として定義される場合、図１０において、菱形マーク（◆）１０２によって示すように、定義された関数は、単調増加する凸関数である。
すなわち、円形マーク（●）１０１の場合、第１制御信号ＣＴＲ１の値が増加するにつれ、出力周波数ｆ_ＯＵＴは、一定に増加する一方、菱形マーク（◆）１０２の場合、第１制御信号ＣＴＲ１の値が増加するにつれ、出力周波数ｆ_ＯＵＴは、増加率が近似的に一定に増加する。
それにより、出力周波数ｆ_ＯＵＴは、第１範囲Ｒ１より大きい第２範囲Ｒ２で可変され、結果として、出力周波数ｆ_ＯＵＴの可変範囲が拡張される。

図１１は、本発明の実施形態による電流源回路の概略構成を例示する回路図である。
具体的には、図１１は、図６の電流源回路（６１＿２）、または図８の電流源回路（８１＿２）の例示を示す。
図６を参照して説明したように、図１１の電流源回路１１０は、バイアス電圧Ｖ_ＢＩＡＳ及び第２制御信号ＣＴＲ２に基づいて、供給電流Ｉ_ＳＵＰを生成する。
図１１の電流源回路１１０は、反転された第２制御信号（／ＣＴＲ２）を受信し、反転された第２制御信号（／ＣＴＲ２）は、１１ビットを含むように示しているが、本発明の実施形態は、それに制限されるものではないという点は、理解されるであろう。

図１１を参照すると、電流源回路１１０は、第２制御信号ＣＴＲ２のｋ番目ビットＣＴＲ２［ｋ］により、単位サイズの２ｋ倍を有するｐ−チャネルトランジスタをイネーブルにしたりディセーブルにしたりする。
イネーブルにされたｐ−チャネルトランジスタは、バイアス電圧Ｖ_ＢＩＡＳにより、供給電流Ｉ_ＳＵＰの少なくとも一部を通過させる。
例えば、第２制御信号ＣＴＲ２のｋ番目ビットＣＴＲ２［ｋ］が「１」である場合、反転された第２制御信号（／ＣＴＲ２）のｋ番目ビット／ＣＴＲ２［ｋ］が、「０」にもなり、「２^ｋ×Ｘ１」の大きさを有するｐ−チャネルトランジスタがイネーブルにされる。

それにより、数式３において、「Ａ」は、第２制御信号ＣＴＲ２の値である「ＣＴＲ２」で代替され、数式４により、出力周波数ｆ_ＯＵＴは、下記に示す数式９のように表される。

同様に、数式７において、「Ａ」は、「ＣＴＲ２」でも代替され、数式８により、出力周波数ｆ_ＯＵＴは、下記に示す数式１０のように表される。

図１２は、本発明の実施形態によるデジタル制御オシレータの出力周波数が調節される例示を示すタイミング図である。
具体的には、図１２は、図８のデジタル制御オシレータ８０が生成する出力信号ＯＵＴの周波数ｆ_ＯＵＴを調節する例示を示す。
図１２で活性化された信号は、ハイレベルでもある一方、活性化されていない信号は、ローレベルでもある。
以下で、図１２は、図８を参照して説明する。

図１２を参照すると、時間ｔ１０までパワーダウン信号ＰＤが非活性化される。
すなわち、時間ｔ１０までデジタル制御オシレータ８０は、低電力モードに設定され、出力信号ＯＵＴは、発振しない。
時間ｔ１０において、パワーダウン信号ＰＤが活性化され、粗い調整区間（Ｐ＿ＣＯＡ）が始まる。
粗い調整区間（Ｐ＿ＣＯＡ）において、第２制御信号ＣＴＲ２の値は、固定される一方、第１制御信号ＣＴＲ１の値は、出力信号ＯＵＴが、目標周波数ｆ_ＴＡＲに隣接した周波数ｆ_ＯＵＴを有するように調節される。

例えば、図１２に示すように、粗い調整区間（Ｐ＿ＣＯＡ）、すなわち、時間ｔ１０から時間ｔ１４まで、第２制御信号ＣＴＲ２は、値「Ｙ１０」に維持される一方、時間ｔ１０において第１制御信号ＣＴＲ１は、値「Ｘ１１」を有する。
第１制御信号ＣＴＲ１の値「Ｘ１１」、及び第２制御信号ＣＴＲ２の値「Ｙ１０」により、出力周波数ｆ_ＯＵＴは、第１周波数ｆ１である。

時間ｔ１１において、第１制御信号ＣＴＲ１の値が「Ｘ１５」に変更され、出力周波数ｆ_ＯＵＴは、第２周波数ｆ２に変更される。
時間ｔ１２において、第１制御信号ＣＴＲ１の値が「Ｘ１３」に変更され、出力周波数ｆ_ＯＵＴは、第３周波数ｆ３に変更される。
時間ｔ１３において、第１制御信号ＣＴＲ１の値が「Ｘ１４」に変更され、出力周波数ｆ_ＯＵＴは、目標周波数ｆ_ＴＡＲに隣接した第４周波数ｆ４に変更される。

一部実施形態において、図１２に示すように、粗い調整区間（Ｐ＿ＣＯＡ）において、二進探索（ｂｉｎａｒｙ ｓｅａｒｃｈ）を介した粗い調整が行われる。
しかし、図１２に示した探索技法は、例示であり、任意の探索方法により、粗い調整区間（Ｐ＿ＣＯＡ）において、出力周波数ｆ_ＯＵＴが目標周波数ｆ_ＴＡＲに隣接するように調節することができる。

時間ｔ１４において、粗い調整区間（Ｐ＿ＣＯＡ）が終了する一方、微細調整区間（Ｐ＿ＦＩＮ）が始まる。
微細調整区間（Ｐ＿ＦＩＮ）において、第１制御信号ＣＴＲ１の値は、粗い調整区間（Ｐ＿ＣＯＡ）で決定された値「Ｘ１４」に維持される一方、第２制御信号ＣＴＲ２の値は、出力周波数ｆ_ＯＵＴが目標周波数ｆ_ＴＡＲに到達するように、反復的に変更される。
例えば、図１２に示すように、粗い調整区間（Ｐ＿ＣＯＡ）において、第２制御信号ＣＴＲ２の値「Ｙ１０」は、第２制御信号ＣＴＲ２の最小値に対応し、微細調整区間（Ｐ＿ＦＩＮ）において、第２制御信号ＣＴＲ２の値は、漸進的に増加し、それにより、出力周波数ｆ_ＯＵＴも、増加する。

時間ｔ１５において、出力周波数ｆ_ＯＵＴは、目標周波数ｆ_ＴＡＲに到達し、微細調整区間（Ｐ＿ＦＩＮ）が終了する。
例えば、図１２に示すように、第２制御信号ＣＴＲ２は値「Ｙ１０’」を有し、出力周波数ｆ_ＯＵＴは、第４周波数ｆ４からΔｆだけシフトされた目標周波数ｆ_ＴＡＲに変更される。
一部実施形態において、後述で、図１６を参照して説明するように、微細調整区間（Ｐ＿ＦＩＮ）において、出力周波数ｆ_ＯＵＴが目標周波数ｆ_ＴＡＲに到達するのに失敗した場合、粗い調整区間（Ｐ＿ＣＯＡ）が再開始し、出力周波数ｆ_ＯＵＴは、第４周波数ｆ４と異なる周波数、すなわち以前の粗い調整区間（Ｐ＿ＣＯＡ）で設定された周波数である目標周波数ｆ_ＴＡＲに隣接した周波数に設定される。

図１３は、本発明の第５の実施形態によるデジタル制御オシレータ１３０の概略構成を示すブロック図である。
具体的には、図１３のデジタル制御オシレータ１３０は、フィードバック回路１３４を含み、第１制御信号ＣＴＲ１を共通して受信する電流ミラー１３１及び可変抵抗１３２を含む。
図１３についての説明において、図３及び図６についての説明と重複する内容は省略する。

図３などを参照して説明したように、デジタル制御オシレータ１３０は、ｎ−チャネルトランジスタを含むフィードバック回路１３４に起因し、高いＰＳＲＲ、低いノイズ敏感度、低い電力消費を有し得る。
また、図６を参照して説明したように、電流ミラー１３１のバイアス回路（１３１＿１）、及び可変抵抗１３２が、第１制御信号ＣＴＲ１を共通して受信することにより、出力信号ＯＵＴの広い周波数範囲が達成される。
また、電流ミラー１３１の電流源回路（１３１＿２）は、第２制御信号ＣＴＲ２を受信し、第１制御信号ＣＴＲ１が、出力信号ＯＵＴの周波数ｆ_ＯＵＴを大まかに調節するのに使用される一方、第２制御信号ＣＴＲ２は、出力信号ＯＵＴの周波数ｆ_ＯＵＴを微細に調節するのに使用される。

また、図４Ａ及び図４Ｂなどを参照して説明したように、発振回路１３３は、供給電流Ｉ_ＳＵＰの大きさによって可変的な周波数ｆ_ＯＵＴを有する出力信号ＯＵＴを生成する任意の構造を有することができる。
結果として、図１３のデジタル制御オシレータ１３０は、良好な電気的特性を提供しながらも、広い周波数範囲を提供することができ、任意の種類の発振回路１３３に対して有利に使用される。

図１４は、本発明の実施形態によるデジタル位相固定ループ（ｐｈａｓｅｄ ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）１４０の概略構成を示すブロック図である。
デジタル位相固定ループ１４０は、電荷ポンプなどを使用するアナログ位相固定ループと類似して、振動する入力信号ＳＲＣから、所望の周波数を有する出力信号ＯＵＴを生成する。
図１４に示すように、デジタル位相固定ループ１４０は、位相検出器１４１、デジタルフィルタ１４２、及びデジタル制御オシレータ（ＤＣＯ）１４３を含む。

位相検出器１４１は、入力信号ＳＲＣと出力信号ＯＵＴとの位相差を検出し、検出された位相差に対応する検出信号ＤＥＴを生成する。
一部実施形態において、位相検出器１４１は、ＴＤＣ（ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）を含み得る。
デジタルフィルタ１４２は、アナログ位相固定ループのループフィルタと類似して、検出信号ＤＥＴを処理することにより、制御信号ＣＴＲを生成する。
一部実施形態において、デジタルフィルタ１４２は、少なくとも１つのカウンタを含んでもよく、少なくとも１つのカウンタの出力に基づいて、制御信号ＣＴＲを生成することができる。
デジタル制御オシレータ１４３は、デジタルフィルタ１４２から、制御信号ＣＴＲを受信し、制御信号ＣＴＲにより、出力信号ＯＵＴの周波数ｆ_ＯＵＴを調節する。

以上において、図面を参照して説明したように、デジタル制御オシレータ１４３は、広い周波数範囲を提供することができ、改善されたＰＳＲＲ及びノイズ特性を提供することができ、低減された電力消費を有することができる。
それにより、デジタル位相固定ループ１４０も、良好な特性を有することができ、結果として、デジタル位相固定ループ１４０の活用度が増加する。

図１５は、本発明の実施形態による集積回路１５０の概略構成を示すブロック図である。
集積回路１５０は、一部実施形態において、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）、ＴＣＯＮ（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）、半導体メモリ装置、事物インターネット（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）部品、ＳＩＭ（ｓｕｂｓｃｒｉｂｅｒ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｍｏｄｕｌｅ）カード、生体用センサ、通信装置などの少なくとも一部を含んで構成することができる。
図１５に示すように、集積回路１５０は、コントローラ１５３、第１デジタル制御オシレータ（ＤＣＯ１）１５１及び第２デジタル制御オシレータ（ＤＣＯ２）１５２を含み、一部実施形態において、集積回路１５０は、３個以上のデジタル制御オシレータを含み得る。

一部実施形態において、集積回路１５０は、クロック信号を生成するために、デジタル制御オシレータを含む。
例えば、第１デジタル制御オシレータ（ＤＣＯ１）１５１は、第１クロック信号ＣＫ１を生成する一方、第２デジタル制御オシレータ（ＤＣＯ２）１５２は、第２クロック信号ＣＫ２を生成する。
第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、異なる遷移レベル及び／又は周波数をそれぞれ有することができ、集積回路１５０に含まれた他の構成要素に供給されたり、集積回路１５０の外部に出力されたりする。

コントローラ１５３は、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２の周波数を設定するために、複数のビットを含む制御信号（Ｃ１、Ｃ２）を第１デジタル制御オシレータ（ＤＣＯ１）１５１及び第２デジタル制御オシレータ（ＤＣＯ２）１５２にそれぞれ提供する。
以上において、図面を参照して説明したように、第１デジタル制御オシレータ（ＤＣＯ１）１５１及び第２デジタル制御オシレータ（ＤＣＯ２）１５２は、良好な電気的特性を有するだけではなく、広い周波数範囲を提供することができ、それにより、集積回路１５０の性能が向上する。

図１６は、本発明の実施形態によるデジタル制御オシレータを制御する方法を説明するためのフローチャートである。
例えば、図１６のデジタル制御オシレータを制御する方法は、図１５のコントローラ１５３によっても遂行される。
以下において、図１６のデジタル制御オシレータを制御する方法は、図１３のデジタル制御オシレータ１３０を参照して説明する。

図１６を参照すると、段階Ｓ２０において、第１制御信号ＣＴＲ１を調節する動作が実行される。
例えば、第１制御信号ＣＴＲ１は、可変抵抗１３２だけではなく、電流ミラー１３１のバイアス回路（１３１＿１）にも提供され、それにより、出力周波数ｆ_ＯＵＴは、第１制御信号ＣＴＲ１の凸関数としても定義される。
第１制御信号ＣＴＲ１は、出力周波数ｆ_ＯＵＴを大まかに調節するのに使用され、例えば、図１２を参照して説明したように、二進探索方式により、目標周波数ｆ_ＴＡＲに隣接した出力周波数ｆ_ＯＵＴを取得する。

段階Ｓ４０において、第２制御信号ＣＴＲ２を調節する動作が実行される。
例えば、第２制御信号ＣＴＲ２は、電流ミラー１３１の電流源回路（１３１＿２）にも提供され、それにより、出力周波数ｆ_ＯＵＴは、第２制御信号ＣＴＲ２により、線形的に増減する。
第２制御信号ＣＴＲ２は、出力周波数ｆ_ＯＵＴを微細に調節するのに使用され、目標周波数ｆ_ＴＡＲと一致するように、出力周波数ｆ_ＯＵＴが調節される。

段階Ｓ６０において、出力周波数ｆ_ＯＵＴと目標周波数ｆ_ＴＡＲとが（例えば、近似的に）一致する否かということを判断する動作が実行される。
段階Ｓ４０において、第２制御信号ＣＴＲ２の調節により、段階Ｓ６０で出力周波数ｆ_ＯＵＴが目標周波数ｆ_ＴＡＲと一致すると判断された場合、第１制御信号ＣＴＲ１及び第２制御信号ＣＴＲ２の値が決定されて維持される。
一方、段階Ｓ４０において、調節された第２制御信号ＣＴＲ２の全ての値についても、段階Ｓ６０で出力周波数ｆ_ＯＵＴが目標周波数ｆ_ＴＡＲと一致しないと判断された場合、段階Ｓ２０に戻り、後続して実行され、出力周波数ｆ_ＯＵＴの粗い調整及び微細調整がさらに行われる。
このとき、以前に実行された段階Ｓ２０において決定された出力周波数ｆ_ＯＵＴと異なる周波数として、目標周波数ｆ_ＴＡＲに隣接した出力周波数ｆ_ＯＵＴが設定される。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、デジタル制御オシレータを有する電子機器全般に好適に使用可能である。

１０、３０、５０、６０、８０、１３０、１４３ デジタル制御オシレータ
２０ａ、２０ｂ 比較例としてのデジタル制御オシレータ
１１、３１、５１、６１、８１、１３１ 電流ミラー
１２、５２ 電流源
１３、３３、４０ａ、４０ｂ、５３、６３、８３、１３３ 発振回路
２１ ＢＭＲ構造
３４、１３４ フィードバック回路
４１ 遅延ライン
６１＿１、７２、８１＿１、９２、１３１＿１ バイアス回路
６１＿２、８１＿２、１１０、１３１＿２ 電流源回路
１４０ デジタル位相固定ループ
１４１ 位相検出器
１４２ デジタルフィルタ
１５０ 集積回路
１５１ 第１デジタル制御オシレータ
１５２ 第２デジタル制御オシレータ
１５３ コントローラ
ＶＲ２１、ＶＲ３２、３２、６２、７１、８２、９１，１３２ 可変抵抗

Claims (18)

1. 基準電流に基づいて供給電流を生成するように構成される電流ミラーと、
   入力ノードを介して、前記供給電流を受信するように構成される発振回路と、
   前記基準電流が通過し、少なくとも１ビットを含む第１制御信号によって可変的な抵抗値を提供するように構成される可変抵抗と、
   前記入力ノードの電圧に基づいて、前記基準電流を制御するように構成されるフィードバック回路と、を有することを特徴とするデジタル制御オシレータ。
2. 前記フィードバック回路は、前記入力ノードの電圧の増加に応答して前記基準電流を増加させ、前記入力ノードの電圧の減少に応答して前記基準電流を減少させるように構成されることを特徴とする請求項１に記載のデジタル制御オシレータ。
3. 前記可変抵抗は、前記基準電流によって基準電圧を生成するように構成され、
   前記フィードバック回路は、前記基準電圧の増加に応答して前記基準電流を減少させ、前記基準電圧の減少に応答して前記基準電流を増加させるように構成されることを特徴とする請求項１に記載のデジタル制御オシレータ。
4. 前記フィードバック回路は、前記電流ミラーから前記基準電流を受信するように構成されるドレインと、前記可変抵抗に前記基準電流を提供するように構成されるソースと、前記入力ノードの電圧が印加されるように構成されるゲーと、を有するｎ−チャネルトランジスタを含むことを特徴とする請求項１に記載のデジタル制御オシレータ。
5. 基準電流に基づいて供給電流を生成するように構成される電流ミラーと、
   入力ノードを介して、前記供給電流を受信するように構成される発振回路と、
   少なくとも１ビットを含む第１制御信号を受信するように構成される可変抵抗と、
   前記電流ミラーから前記基準電流を受信するように構成されるドレインと、前記可変抵抗に前記基準電流を出力するように構成されるソースと、前記入力ノードに接続されたゲートと、を含むｎ−チャネルトランジスタと、を有することを特徴とするデジタル制御オシレータ。
6. 前記電流ミラーは、前記基準電流及び前記第１制御信号に基づいて、バイアス電圧を生成するように構成されるバイアス回路と、
   前記バイアス電圧に基づいて、前記供給電流を生成するように構成される電流源回路と、を含むことを特徴とする請求項１又は５に記載のデジタル制御オシレータ。
7. 前記バイアス回路は、前記可変抵抗の抵抗値を減少させる前記第１制御信号に応答して前記バイアス電圧を減少させ、前記可変抵抗の抵抗値を増加させる前記第１制御信号に応答して前記バイアス電圧を増加させるように構成されることを特徴とする請求項６に記載のデジタル制御オシレータ。
8. 前記可変抵抗は、前記第１制御信号のビットに従って、前記可変抵抗の両端に抵抗を電気的に接続（ｃｏｎｎｅｃｔ）又は解除（ｄｉｓｃｏｎｎｅｃｔ）するように構成され、
   前記バイアス回路は、前記第１制御信号のビットに従って、前記基準電流の少なくとも一部が通過する経路を提供するように構成されるｐ−チャネルトランジスタを有効（ｅｎａｂｌｅ）又は無効（ｄｉｓａｂｌｅ）にするように構成されることを特徴とする請求項７に記載のデジタル制御オシレータ。
9. 前記電流源回路は、少なくとも１ビットを含む第２制御信号にさらに基づいて、前記供給電流を生成するように構成されることを特徴とする請求項６に記載のデジタル制御オシレータ。
10. 基準電流に基づいて供給電流を生成するように構成される電流ミラーと、
    入力ノードを介して、前記供給電流を受信するように構成される発振回路と、
    前記基準電流が通過し、少なくとも１ビットを含む第１制御信号によって可変的な抵抗値を提供するように構成される可変抵抗と、を有し、
    前記電流ミラーは、前記第１制御信号に基づいて、バイアス電圧を生成するように構成されるバイアス回路を含むことを特徴とするデジタル制御オシレータ。
11. 前記バイアス回路は、前記可変抵抗の抵抗値を減少させる前記第１制御信号に応答して前記バイアス電圧を低下させ、前記可変抵抗の抵抗値を増加させる前記第１制御信号に応答して前記バイアス電圧を増加させるように構成されることを特徴とする請求項１０に記載のデジタル制御オシレータ。
12. 前記可変抵抗は、前記第１制御信号のビットに従って、前記可変抵抗の両端に抵抗を電気的に接続（ｃｏｎｎｅｃｔ）又は解除（ｄｉｓｃｏｎｎｅｃｔ）するように構成され、
    前記バイアス回路は、前記第１制御信号のビットに従って、前記基準電流の少なくとも一部が通過する経路を提供するように構成されるｐ−チャネルトランジスタを有効（ｅｎａｂｌｅ）又は無効（ｄｉｓａｂｌｅ）にするように構成されることを特徴とする請求項１１に記載のデジタル制御オシレータ。
13. 前記供給電流は、第１制御信号の値を因子として有し、単調増加する凸関数によって決定されることを特徴とする請求項１１に記載のデジタル制御オシレータ。
14. 前記電流ミラーは、少なくとも１ビットを含む第２制御信号、及び前記バイアス電圧に基づいて、前記供給電流を生成するように構成された電流源回路をさらに含むことを特徴とする請求項１０に記載のデジタル制御オシレータ。
15. 前記入力ノードの電圧に基づいて、前記基準電流を制御するように構成されるフィードバック回路をさらに有することを特徴とする請求項１０に記載のデジタル制御オシレータ。
16. 前記フィードバック回路は、前記入力ノードの電圧の増加に応答して前記基準電流を増加させ、前記入力ノードの電圧の減少に応答して前記基準電流を減少させるように構成されることを特徴とする請求項１５に記載のデジタル制御オシレータ。
17. 前記可変抵抗は、前記基準電流によって基準電圧を生成するように構成され、
    前記フィードバック回路は、前記基準電圧の増加に応答して前記基準電流を減少させ、前記基準電圧の減少に応答して前記基準電流を増加させるように構成されることを特徴とする請求項１５に記載のデジタル制御オシレータ。
18. 前記フィードバック回路は、前記電流ミラーから前記基準電流を受信するように構成されるドレインと、前記可変抵抗に前記基準電流を提供するように構成されるソースと、前記入力ノードの電圧が印加されるように構成されるゲートと、を有するｎ−チャネルトランジスタを含むことを特徴とする請求項１５に記載のデジタル制御オシレータ。

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