JP6506581B2 - 発振信号生成回路 - Google Patents

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Description

本開示は、１００ＧＨｚを超える高周波数帯で動作する発振信号生成回路に関する。
近年、通信やレーダに代表される無線技術の利用数増加に伴い、周波数が急速に逼迫している。そのため、ミリ波帯よりも高い周波数である１００ＧＨｚを超える周波数帯の活用が期待されている。そのため、１００ＧＨｚを超える周波数帯で動作する無線ＩＣが広く普及していくことが予想される。
一般に、無線ＩＣは、半導体を材料として、ＣＭＯＳプロセスなどの製造方法で製造される場合が多い。しかしながら、ＣＭＯＳプロセスは、他の製造方法と比べて高周波数における性能が悪く、高周波において電力利得を得ることが難しい。
微細ＣＭＯＳプロセスを用いると、理論上１００ＧＨｚを超える周波数帯で動作する無線ＩＣの製造は可能であるが、設計マージンがほとんどない。さらに、１００ＧＨｚを超える周波数帯のＣＭＯＳプロセスで形成されるトランジスタには精度のバラつきが発生する。そのため、無線ＩＣは、キャリブレーションを行う必要がある。特に、無線ＩＣの構成要素であるＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）は、トランジスタの精度のバラつきに起因して発振条件を満たさない可能性が高いため、ＶＣＯに対するキャリブレーション技術は、１００ＧＨｚを超える周波数帯で動作する無線ＩＣを開発する上で重要である。
例えば、非特許文献１には、ＶＣＯと、ＶＣＯの発振条件を制御するキャリブレーション回路を有する構成が開示されている。非特許文献１に開示されているキャリブレーション回路は、ＶＣＯの発振信号に応じて、ＶＣＯに流れる電流値を制御することによって、発振条件である電流値を検出している。
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 42, NO. 9, SEPTEMBER 2007
しかしながら、上述した非特許文献１の従来技術では、ＶＣＯに流れる電流に含まれる雑音が、発振信号の位相雑音となってしまう。例えば、抵抗と容量から構成されるＲＣフィルタをＶＣＯの内部に挿入することによって、電流に含まれる雑音を低減することができるが、その場合、抵抗に流れるリーク電流によって、電圧降下が発生する。つまり、ＲＣフィルタをＶＣＯの内部に挿入する構成では、電圧降下の影響により、ＶＣＯの発振条件を制御するキャリブレーションの範囲が狭くなってしまう。
本開示は、発振器の位相雑音を低減し、発振器の発振条件を制御するキャリブレーションの範囲を広域にできる発振信号生成回路を提供する。
本開示の発振信号生成回路は、発振器とキャリブレーション回路とを有し、前記発振器は、参照信号を出力する参照信号源を有し、前記参照信号を制御電圧に変換する参照信号源回路と、可変抵抗および容量を有し、前記制御電圧の雑音を除去する第１フィルタと、前記第１フィルタ通過後の制御電圧を制御電流に変換して出力する第１トランジスタと、前記制御電流によって駆動され、出力信号を生成するコア回路と、前記出力信号を出力する出力端子と、を有し、前記キャリブレーション回路は、前記発振器の前記出力端子に接続し、前記出力信号が発振しているか否かを検出し、前記出力信号の発振を検出するまで、前記参照信号の出力値を第１の範囲の下限値から上限値まで段階的に変化させ、前記制御電流を調整する。
本開示によれば、発振器の位相雑音を低減し、発振器の発振条件を制御するキャリブレーションの範囲を広域にできる。
一般的な電圧制御発振回路の構成図 ＲＣローパスフィルタの周波数特性を示す図 本開示の実施の形態１に係る発振信号生成回路の構成例を示すブロック図 本開示の実施の形態１に係る制御信号生成回路の第１構成例を示すブロック図 本開示の実施の形態１に係る制御信号生成回路の第２構成例を示すブロック図 本開示の実施の形態１に係る電流値制御回路と電流源回路の第１構成例を示すブロック図 本開示の実施の形態１に係る電流値制御回路と電流源回路の第２構成例を示すブロック図 本開示の実施の形態１に係る抵抗値制御回路と可変抵抗の第１構成例を示すブロック図 本開示の実施の形態１に係る抵抗値制御回路と可変抵抗の第２構成例を示すブロック図 本開示の実施の形態１に係る電圧制御発振器、包絡線検出回路および発振検出回路の第１構成例を示すブロック図 本開示の実施の形態１における電圧制御発振器、包絡線検出回路、発振検出回路の入出力信号波形の一例を示す図 本開示の実施の形態１に係る電圧制御発振器、包絡線検出回路および発振検出回路の第２構成例を示すブロック図 本開示の実施の形態１における電圧制御発振器、包絡線検出回路、発振検出回路の入出力信号波形の一例を示す図 本開示の実施の形態２に係る発振信号生成回路の構成例を示すブロック図
（本開示に至る経緯）
まず、本開示に至る経緯について説明する。本開示は、１００ＧＨｚを超える高周波数帯で動作する発振信号生成回路に関する。
図１Ａは、一般的な電圧制御発振回路１１００の構成図である。電圧制御発振回路（以下、ＶＣＯと記載）１１００は、参照電流源回路１１０１と、ＲＣローパスフィルタ１１０２と、テールトランジスタ１１０３と、クロスカップルトランジスタ１１０４と、ＬＣタンク１１０５とを有する。クロスカップルトランジスタ１１０４とＬＣタンク１１０５は、ＶＣＯ１１００のコア回路である。
参照電流源回路１１０１は、ＶＣＯ１１００のコア回路に流れる電流Ｉｔａｉｌに対する制御電圧Ｖｃｏｎｔを生成するための参照電流を出力する電流源を有する。なお、参照電流源回路１１０１は、電圧源を有する参照電圧源回路に置き換えられてもよい。
参照電流源回路１１０１が生成する制御電圧Ｖｃｏｎｔには、参照電流源回路１１０１で発生する雑音が副次的に含まれる。制御電圧Ｖｃｏｎｔに含まれる雑音は、ＶＣＯ１１００のコア回路から出力される出力信号の位相雑音となる。
ＲＣローパスフィルタ１１０２は、抵抗と容量で構成され、出力信号の位相雑音を抑制するために、参照信号の雑音を除去する。ＲＣローパスフィルタ１１０２のカットオフ周波数ｆｃは、抵抗が有する抵抗値Ｒと容量が有する容量値Ｃ１によって決まる。
図１Ｂは、ＲＣローパスフィルタ１１０２の周波数特性を示す図である。図１Ｂの横軸は周波数を示し、縦軸は利得を示す。図１Ｂに示すように、ＲＣローパスフィルタ１１０２は、入力される信号に対して、カットオフ周波数ｆｃ以下の周波数成分を通過させ、カットオフ周波数ｆｃ以上の周波数成分を一定の傾斜をもって減衰させる。
例えば、ＲＣローパスフィルタ１１０２のように、１次のＲＣフィルタの場合、カットオフ周波数ｆｃは、ｆｃ＝１／（２πＣ１Ｒ）で表わされる。つまり、抵抗値Ｒまたは容量値Ｃ１が大きければ、カットオフ周波数は低くなり、より低い周波数成分の雑音まで除去することができる。
しかしながら、抵抗値Ｒまたは容量値Ｃ１を大きくすると、抵抗または容量の面積が増加し、結果的に回路のチップサイズが増加する。また、一般に、容量に比べて抵抗は小型であるが、抵抗は制御線Ｘに対して直列に接続されるため、抵抗のサイズを大きくするとＲＣローパスフィルタ１１０２で発生する雑音も大きくなる。ＲＣローパスフィルタ１１０２で発生する雑音も、ＶＣＯ１１００のコア回路から出力される出力信号の位相雑音となる。
したがって、一般的には、ＲＣローパスフィルタ１１０２が有する抵抗は、ＲＣローパスフィルタ１１０２で発生する雑音が出力信号の位相雑音に影響を与えない程度に大きくし、容量は、チップ面積に対して許容される程度に大きくする。
参照電流源回路１１０１は、参照電流を調整することによって制御電圧Ｖｃｏｎｔを制御して、ＲＣローパスフィルタ１１０２へ出力する。ＲＣローパスフィルタ１１０２は、制御電圧Ｖｃｏｎｔに含まれる高周波成分の雑音を除去して、除去した電圧を電圧Ｖｔａｉｌとしてテールトランジスタ１１０３へ出力する。
テールトランジスタ１１０３は、電圧Ｖｔａｉｌに応じて電流Ｉｔａｉｌを出力する電圧−電流変換器である。コア回路は、テールトランジスタ１１０３から出力される電流Ｉｔａｉｌによって駆動して、出力信号を生成して出力端子から出力する。
クロスカップルトランジスタ１１０４は、コア回路内で発生する電力損失を補償する。クロスカップルトランジスタ１１０４の補償能力は、一般にトランスコンダクタンス（ｇｍ）で表わされる。ｇｍは、電流Ｉｔａｉｌとクロスカップルトランジスタ１１０４のサイズ・プロセスにより決定される。具体的には、クロスカップルトランジスタ１１０４のサイズ・プロセスにより決定する係数をβとすると、
Figure 0006506581
 で表わされる。ｇｍが大きい程、クロスカップルトランジスタ１１０４の補償能力は高い。
一方、ＬＣタンク１１０５は、ＶＣＯ１１００の発振周波数ｆｏを決定する。ＬＣタンク１１０５は、インダクタンス値Ｌを有するインダクタと容量値Ｃ２を有する容量で構成される。具体的に、ＶＣＯ１１００の発振周波数ｆｏは、
Figure 0006506581
で表わされる。一般に、ＶＣＯ１１００は、容量値Ｃ２を制御信号Ｔｏｓｃで可変にすることによって、発振周波数ｆｏを変更する。
また、ＬＣタンク１１０５の損失は、Ｑ値で定量化される。Ｑ値により、等価並列抵抗Ｒｐが決まる。等価並列抵抗Ｒｐは、Ｑ値が大きいほど大きくなる。
図１Ａに示すようなＶＣＯ１１００には、出力信号が発振するか否かの条件を示す発振条件が存在する。発振条件は、ＬＣタンク１１０５とクロスカップルトランジスタ１１０４の影響を受ける。具体的に、発振条件は、クロスカップルトランジスタ１１０４のトランスコンダクタンスｇｍとＬＣタンク１１０５の等価並列抵抗Ｒｐの積で定義される。ｇｍ・Ｒｐ≧１であれば発振条件を満たし、ｇｍ・Ｒｐ＜１では発振条件を満たさない。等価並列抵抗Ｒｐは、ＬＣタンク１１０５の損失で決まるため、製造後に調整することは難しい。そのため、一般に、製造後のキャリブレーションで発振条件を調整するためには、電流Ｉｔａｉｌを調整してｇｍを変化させる。
電流Ｉｔａｉｌの調整は、ＲＣローパスフィルタ１１０２から出力される電圧Ｖｔａｉｌの調整によって行われる。そのため、電圧Ｖｔａｉｌの可変レンジ、つまり、電圧Ｖｔａｉｌが取り得る最大値と最小値の差が広いほど、電流Ｉｔａｉｌの可変レンジも広くなる。
従来のＣＭＯＳプロセスでは、トランジスタのゲートと基板との間に形成される酸化膜圧が厚いため、リーク電流Ｉｌｅａｋが流れなかった。しかしながら、１００ＧＨｚを超える周波数帯で動作させる微細ＣＭＯＳプロセスでは、リーク電流Ｉｌｅａｋが流れてしまうため、リーク電流Ｉｌｅａｋを無視できない。図１Ａに示すように、リーク電流Ｉｌｅａｋは、ＲＣローパスフィルタ１１０２が有する抵抗に流れるため、電圧降下が起きる。電圧降下の大きさをＶｄｒｏｐとすると、Ｖｄｒｏｐ＝Ｒ・Ｉｌｅａｋで表わされる。
制御電圧Ｖｃｏｎｔと電圧Ｖｔａｉｌの関係は、Ｖｔａｉｌ＝Ｖｃｏｎｔ＋Ｖｄｒｏｐで表わされる。そのため、従来のＣＭＯＳプロセスと比べて、１００ＧＨｚを超える周波数帯で動作させる微細ＣＭＯＳプロセスでは、Ｖｄｒｏｐの大きさに応じて、電圧Ｖｔａｉｌの可変レンジが狭くなり、発振条件の調整、つまり、電流Ｉｔａｉｌの調整が困難となる。
例えば、非特許文献１で、発振条件を制御できるＶＣＯの構成が記載されている。非特許文献１に記載されている構成は、ＶＣＯと、ＶＣＯの発振信号を発振レベルに応じたＤＣ信号に変換させる差動二乗回路と、差動二乗回路の出力に現れるＤＣ値を除去するＤＣカット容量と、ＤＣカット容量から出力される差動成分に差があるのかどうか判断する比較器と、比較器の出力から制御信号を出力する判定回路と、判定回路の出力によりＶＣＯの電流値を決定する電流源回路から構成されている。この構成によると、ＶＣＯが発振するために必要であるＶＣＯに流れる電流値を検出できる。
しかしながら、上述した非特許文献１の従来技術では、ＲＣフィルタが存在せず、そのため、ＶＣＯに流れる電流に含まれる雑音が、発振信号の位相雑音となってしまう。例えば、図１Ａに示した構成のように、抵抗と容量から構成されるＲＣフィルタをＶＣＯの内部に挿入したとしても、電圧Ｖｔａｉｌの可変レンジが狭くなり、発振条件の調整、つまり、電流Ｉｔａｉｌの調整が困難である。
このような事情に鑑み、電圧制御発振回路にＲＣローパスフィルタを設け、ＲＣローパスフィルタが有する抵抗を制御して、電圧降下の影響を抑制することに着目し、本開示に至った。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
（実施の形態１）
図２は、本開示の実施の形態１に係る発振信号生成回路１００の構成例を示すブロック図である。図２に示すように、発振信号生成回路１００は、電圧制御発振器１０７とキャリブレーション回路１１５とを具備する。電圧制御発振器１０７は、参照電流源回路１０１と、可変抵抗１０２および容量１０３を含むＲＣローパスフィルタ１０４と、テールトランジスタ１０５と、コア回路１０６とを有する。キャリブレーション回路１１５は、包絡線検出回路１０８と、クロック生成回路１０９と、発振検出回路１１０と、制御信号生成回路１１１と、スイッチ１１２と、電流値制御回路１１３と、抵抗値制御回路１１４とを有する。
参照電流源回路１０１は、電流値が可変である電流源を有し、電流値制御回路１１３によって制御される電流値に基づいて、制御電圧ＶｃｏｎｔをＲＣローパスフィルタ１０４へ出力する。なお、本実施の形態では、制御電圧Ｖｃｏｎｔは電流源を有する参照電流源回路１０１によって生成されるとして説明するが、電流源の代わりに、電圧値が可変である電圧源を有する回路によって生成されてもよい。なお、図２に示す参照電流源生成回路１０１の構成では、電流源から出力される電流値が大きいほど、制御電圧Ｖｃｏｎｔが低くなる。
ＲＣローパスフィルタ１０４は、可変抵抗１０２および容量１０３を有し、可変抵抗１０２の抵抗値と容量１０３の容量値によって定まるカットオフ周波数よりも高周波の雑音を制御電圧Ｖｃｏｎｔから除去する。ＲＣローパスフィルタ１０４は、雑音を除去した電圧を電圧Ｖｔａｉｌとしてテールトランジスタ１０５へ出力する。なお、図２に示す参照電流源生成回路１０１の構成では、可変抵抗１０２の抵抗値が小さいほど、電圧Ｖｔａｉｌが低くなる。
テールトランジスタ１０５は、ゲート電圧として入力される電圧Ｖｔａｉｌに基づいて、電流Ｉｔａｉｌを発生させる電圧−電流変換器である。テールトランジスタ１０５は、電流Ｉｔａｉｌをコア回路１０６へ出力する。なお、図２に示すテールトランジスタ１０５の構成では、電圧Ｖｔａｉｌが低いほど、電流Ｉｔａｉｌが大きくなる。
コア回路１０６は、例えば、電流Ｉｔａｉｌに対応したトランスコンダクタンス（ｇｍ）を有するクロスカップルトランジスタ（図示せず）と、発振周波数を制御するインダクタと可変容量から構成されるＬＣタンク（図示せず）とを有する。コア回路１０６は、電流Ｉｔａｉｌによって駆動し、信号Ｔｏｓｃによって調整される発振周波数の出力信号Ｖｏｓｃを出力端子Ｐから出力する。なお、コア回路１０６は、リング発振器としてもよい。
以上説明したような構成により、電圧制御発振器１０７は、出力端子Ｐから出力信号Ｖｏｓｃを出力する。
電圧制御発振器１０７において、制御電圧Ｖｃｏｎｔが低いほど電圧Ｖｔａｉｌが低くなり、電圧Ｖｔａｉｌが低いほど電流Ｉｔａｉｌは大きくなる。また、電流Ｉｔａｉｌが大きいほど、出力信号Ｖｏｓｃは高くなり、ｇｍは大きくなる。ｇｍが大きくなるほど、出力信号Ｖｏｓｃが発振する可能性（つまり、発振条件を満たす可能性）が高くなるため、発振条件が安定する。
つまり、出力信号Ｖｏｓｃが発振するか否か（つまり、電圧制御発振器１０７が発振条件を満たすか否か）は、電流Ｉｔａｉｌに基づいて決定される。本実施の形態に係るキャリブレーション回路１１５は、出力信号Ｖｏｓｃが発振する（つまり、電圧制御発振器１０７が発振条件を満たす）ように電流Ｉｔａｉｌを調整する構成を有する。
具体的には、キャリブレーション回路１１５は、出力端子Ｐに接続して出力信号Ｖｏｓｃを受け取り、出力信号Ｖｏｓｃが発振しているか否かを検出する。そして、キャリブレーション回路１１５は、検出結果に応じて、可変抵抗１０２または参照電流源回路１０１を制御して、電流Ｉｔａｉｌを調整する。以下、キャリブレーション回路１１５の各構成について説明する。
包絡線検出回路１０８は、出力端子Ｐに接続され、出力信号Ｖｏｓｃを受け取る。包絡線検出回路１０８は、出力信号Ｖｏｓｃの包絡線を検出し、検出した包絡線を包絡線電圧Ｖｅｎｖとして発振検出回路１０８へ出力する。
クロック生成回路１０９は、クロック信号ＣＬＫを生成し、発振検出回路１１０および制御信号生成回路１１１へ出力する。
発振検出回路１１０は、クロック信号ＣＬＫの立ち上がりのタイミングで包絡線電圧Ｖｅｎｖの値を検出し、出力信号Ｖｏｓｃが発振しているか否かを示す検出信号ＤＥＴを制御信号生成回路１１１へ出力する。具体的には、発振検出回路１１０は、出力信号Ｖｏｓｃが発振している場合に、Ｈｉｇｈ（「Ｈ」）レベルの検出信号ＤＥＴを出力し、出力信号Ｖｏｓｃが発振していない場合に、Ｌｏｗ（「Ｌ」）レベルの検出信号ＤＥＴを出力する。発振検出回路１１０は、クロック信号ＣＬＫの立ち下がりのタイミングで包絡線電圧Ｖｅｎｖの値を検出してもよい。なお、発振検出回路１１０は、出力信号Ｖｏｓｃが発振している場合に、Ｌｏｗ（「Ｌ」）レベルの検出信号ＤＥＴを出力し、出力信号Ｖｏｓｃが発振していない場合に、Ｈｉｇｈ（「Ｈ」）レベルの検出信号ＤＥＴを出力してもよい。
なお、包絡線検出回路１０８および発振検出回路１１０の構成例については後述する。
制御信号生成回路１１１は、検出信号ＤＥＴが示す検出結果に基づいて、クロック信号ＣＬＫの立ち上がりのタイミングで、参照電流源回路１０１または可変抵抗１０２を制御する発振制御信号ＣＮＴ、および、スイッチ１１２の切り替えを制御するスイッチ制御信号ＳＷを生成して、スイッチ１１２へ出力する。なお、制御信号生成回路１１１の具体的な構成例については後述する。
スイッチ１１２は、スイッチ制御信号ＳＷに基づいて、発振制御信号ＣＮＴの出力先を電流値制御回路１１３および抵抗値制御回路１１４のいずれか１つに切り替える。なお、本実施の形態では、スイッチ１１２は、初期設定として、発振制御信号ＣＮＴを電流値制御回路１１３に出力するように接続する。
電流値制御回路１１３は、発振制御信号ＣＮＴに基づいて、参照電流源回路１０１が有する電流源の電流値を制御する制御信号Ｔｃｕｒを参照電流源回路１０１へ出力する。なお、電流値制御回路１１３の構成例については、参照電流源回路１０１の構成例と共に、後述する。
抵抗値制御回路１１４は、発振制御信号ＣＮＴに基づいて、可変抵抗１０２の抵抗値を制御する制御信号Ｔｒｅｓを可変抵抗１０２へ出力する。なお、抵抗値制御回路１１４の具体的な構成例については、可変抵抗１０２の構成例と共に、後述する。
本実施の形態に係るキャリブレーション回路１１５は、参照電流源回路１０１が有する電流源の電流値および可変抵抗１０２の抵抗値を段階的に制御して、電流Ｉｔａｉｌを段階的に大きくなるように調整する。
例えば、参照電流源回路１０１が有する電流源の電流値の制御可能範囲Ｉｍｉｎ〜Ｉｍａｘの間を、初期値であるレベル０を最小値Ｉｍｉｎに対応させ、レベルＮＩ−１を最大値Ｉｍａｘに対応させるように、複数の制御レベルＮＩ（ＮＩは２以上の整数）に区切る。そして、キャリブレーション回路１１５は、参照電流源回路１０１が有する電流源の電流値をレベル０からレベルＮＩ−１まで段階的に大きくなるように制御して、電流Ｉｔａｉｌを段階的に大きくなるように調整する。なお、電流値の初期値は、最小値Ｉｍｉｎでなくてもよい。
また、可変抵抗１０２の抵抗値の制御可能範囲Ｒｍａｘ〜Ｒｍｉｎの間を、初期値であるレベル０を最大値Ｒｍａｘに対応させ、レベルＮＲ−１を最小値Ｒｍｉｎに対応させるように、複数の制御レベルＮＲ（ＮＲは２以上の整数）に区切る。そして、キャリブレーション回路１１５は、可変抵抗１０２の抵抗値をレベル０からレベルＮＲ−１まで段階的に小さくなるように制御して、電流Ｉｔａｉｌを段階的に大きくなるように調整する。なお、抵抗値の初期値は、最大値Ｒｍａｘでなくてもよい。
本実施の形態に係るキャリブレーション回路１１５は、まず、出力信号Ｖｏｓｃが発振するまで、電流値をＩｍｉｎからＩｍａｘまで大きくなるように制御する。そして、電流値がＩｍａｘまで達しても出力信号Ｖｏｓｃが発振しない場合に、キャリブレーション回路１１５は、抵抗値をＲｍａｘからＲｍｉｎまで小さくなるように制御する。
なお、キャリブレーション回路１１５における電流値と抵抗値の制御方法については、上記に限定されない。例えば、キャリブレーション回路１１５は、抵抗値を先に制御してもよく、あるいは、電流値と抵抗値を交互に制御するような方法でもよい。また、キャリブレーション回路１１５は、電流値を固定値とし、抵抗値を制御してもよい。
次に、制御信号生成回路１１１の構成例について説明する。図３は、実施の形態１に係る制御信号生成回路１１１の第１構成例を示すブロック図である。
図３に示す制御信号生成回路１１１は、カウンタ回路２０１と、デジタル比較器２０２と、閾値発生回路２０３と、判定回路２０４とを有する。
カウンタ回路２０１は、検出信号ＤＥＴとクロック信号ＣＬＫを受け取り、発振制御信号ＣＮＴを生成する。具体的には、カウンタ回路２０１は、クロック信号ＣＬＫの立ち上がりタイミングで検出信号ＤＥＴの値を検出する。そして、カウンタ回路２０１は、検出した値が出力信号Ｖｏｓｃが発振していない（つまり、発振条件を満足していない）ことを示す場合、初期値がゼロである発振制御信号ＣＮＴのカウント数を増加（カウントアップ）させ、デジタル比較器２０２、判定回路２０４へ出力する。また、検出した値が出力信号Ｖｏｓｃが発振している（つまり、発振条件を満足している）ことを示す場合、カウンタ回路２０１は、カウントを停止し、発振制御信号ＣＮＴを出力しない。なお、カウンタ回路２０１は、発振制御信号ＣＮＴのカウント数を減少（カウントダウン）させる構成でもよい。
この構成によると、発振制御信号ＣＮＴが示すカウント数は、出力信号Ｖｏｓｃが発振するまで、クロック信号ＣＬＫの立ち上がりタイミングで１ずつ増加する。発振制御信号ＣＮＴが示すカウント数は、段階的に制御される電流値または抵抗値の制御レベルと対応する。つまり、発振制御信号ＣＮＴが示すカウント数は、電流Ｉｔａｉｌの取り得る複数の値のうちの１つの値を示す。
また、カウンタ回路２０１は、スイッチ制御信号ＳＷを受け取る。カウンタ回路２０１は、スイッチ制御信号ＳＷが出力レベル「Ｌ」を示す場合、発振制御信号ＣＮＴを初期化せず、スイッチ制御信号ＳＷが出力レベル「Ｈ」を示す場合、発振制御信号ＣＮＴをゼロに初期化する。
デジタル比較器２０２は、発振制御信号ＣＮＴと閾値発生回路２０３から出力される閾値Ｎｔｈに基づいて、スイッチ制御信号ＳＷをスイッチ１１２とカウンタ回路２０１へ出力する。スイッチ制御信号ＳＷは、スイッチ１１２の切り替えを制御する信号であり、切り替えを行わないことを示す出力レベル「Ｌ」と切り替えを行うことを示す出力レベル「Ｈ」のいずれかの値をとる。
具体的に、デジタル比較器２０２は、発振制御信号ＣＮＴと閾値Ｎｔｈとを比較し、発振制御信号ＣＮＴが閾値Ｎｔｈより小さい場合、出力レベル「Ｌ」のスイッチ制御信号ＳＷを出力する。デジタル比較器２０２は、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合、出力レベル「Ｈ」のスイッチ制御信号ＳＷを出力する。なお、デジタル比較器２０２は、発振制御信号ＣＮＴと閾値Ｎｔｈとを比較し、発振制御信号ＣＮＴが閾値Ｎｔｈより小さい場合、出力レベル「Ｈ」のスイッチ制御信号ＳＷを出力し、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合、出力レベル「Ｌ」のスイッチ制御信号ＳＷを出力する構成でもよい。
閾値発生回路２０３は、閾値Ｎｔｈを設定し、デジタル比較器２０２へ出力する。閾値Ｎｔｈは、電流値制御回路１１３における電流値の制御可能範囲および抵抗値制御回路１１４における抵抗値の制御可能範囲によって設定される。例えば、キャリブレーション回路１１５が電流値を制御している場合、閾値ＮｔｈはＮＩに設定され、抵抗値を制御している場合、閾値ＮｔｈはＮＲに設定される。閾値発生回路２０３は、スイッチ制御信号ＳＷに基づいて、キャリブレーション回路１１５が電流値を制御しているかまたは抵抗値を制御しているかを判定し、閾値Ｎｔｈを設定する。
判定回路２０４は、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合に、発振制御信号ＣＮＴを出力させないようにする回路である。具体的に、判定回路２０４は、発振制御信号ＣＮＴ、スイッチ制御信号ＳＷ、クロック信号ＣＬＫを受け取り、スイッチ制御信号ＳＷが出力レベル「Ｌ」を示す場合、クロック信号ＣＬＫの立ち上がりタイミングで発振制御信号ＣＮＴを出力する。また、判定回路２０４は、スイッチ制御信号ＳＷが出力レベル「Ｈ」を示す場合、発振制御信号ＣＮＴを出力してからクロック信号ＣＬＫが示す１クロック分経過した後、発振制御信号ＣＮＴを出力しない。この構成により、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合、つまり、発振制御信号ＣＮＴが示す電流値または抵抗値の制御レベルが制御可能範囲を超える場合に、発振制御信号ＣＮＴを出力しないようにする。
図３に示す構成により、制御信号生成回路１１１は、電流値制御回路１１３における電流値の制御可能範囲内で電流値を段階的に制御した後、抵抗値制御回路１１４における抵抗値の制御可能範囲内で抵抗値を段階的に制御するように、発振制御信号ＣＮＴを出力できる。
一般に、本実施の形態に係る電圧制御発振器１０７のような発振器では、出力信号が発振を開始する発振開始条件に対して、発振を開始した後に、出力信号が発振を継続する発振継続条件が存在する。この発振継続条件は、発振開始条件よりも比較的制約の緩和された条件である。つまり、発振開始条件によって出力信号が発振を開始した後に、条件を緩和することができる。次に説明する制御信号生成回路１１１の別の構成例は、発振が開始した後に、条件を緩和して発振継続条件を探索する構成である。
図４は、実施の形態１に係る制御信号生成回路１１１の第２構成例を示すブロック図である。
図４に示す制御信号生成回路１１１は、カウンタ回路３０１と、デジタル比較器３０２と、閾値発生回路３０３と、判定回路３０４と、アップダウン切り替え回路３０５とを有する。
アップダウン切り替え回路３０５は、検出信号ＤＥＴとクロック信号ＣＬＫを受け取り、アップダウン制御信号ＵＤを生成し、カウンタ回路３０１、デジタル比較器３０２および閾値発生回路３０３へ出力する。アップダウン制御信号ＵＤは、発振制御信号ＣＮＴの数の増加（カウントアップ）、または、数の減少（カウントダウン）を示す信号である。
具体的に、アップダウン切り替え回路３０５は、クロック信号ＣＬＫの立ち上がりタイミングで検出信号ＤＥＴの値を検出する。そして、アップダウン切り替え回路３０５は、検出した値が発振条件を満足していない（つまり、出力信号Ｖｏｓｃが発振していない）ことを示す場合、発振制御信号ＣＮＴの数の増加（カウントアップ）を示すアップダウン制御信号ＵＤを生成し、出力する。また、アップダウン切り替え回路３０５は、検出した値が発振条件を満足している（つまり、出力信号Ｖｏｓｃが発振している）ことを示す場合、発振制御信号ＣＮＴの数の減少（カウントダウン）を示すアップダウン制御信号ＵＤを生成し、出力する。
カウンタ回路３０１は、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の増加（カウントアップ）を示す場合、クロック信号ＣＬＫの立ち上がりタイミングで発振制御信号ＣＮＴの数を増加させる。カウンタ回路３０１は、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の減少（カウントダウン）を示す場合、クロック信号ＣＬＫの立ち上がりタイミングで発振制御信号ＣＮＴの数を減少させる。
デジタル比較器３０２は、発振制御信号ＣＮＴと閾値発生回路３０３から出力される閾値Ｎｔｈとアップダウン制御信号ＵＤに基づいて、スイッチ制御信号ＳＷをスイッチ１１２とカウンタ回路３０１へ出力する。スイッチ制御信号ＳＷは、スイッチ１１２の切り替えを制御する信号であり、切り替えを行わないことを示す出力レベル「Ｌ」と切り替えを行うことを示す出力レベル「Ｈ」のいずれかの値をとる。
具体的に、デジタル比較器３０２は、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の増加（カウントアップ）を示す場合と、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の減少（カウントダウン）を示す場合とで、異なる動作をする。
アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の増加（カウントアップ）を示す場合において、デジタル比較器３０２は、発振制御信号ＣＮＴと閾値Ｎｔｈとを比較し、発振制御信号ＣＮＴが閾値Ｎｔｈより小さい場合、出力レベル「Ｌ」のスイッチ制御信号ＳＷを出力する。デジタル比較器３０２は、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合、出力レベル「Ｈ」のスイッチ制御信号ＳＷを出力する。
アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の減少（カウントダウン）を示す場合において、デジタル比較器３０２は、発振制御信号ＣＮＴと閾値Ｎｔｈとを比較し、発振制御信号ＣＮＴが閾値Ｎｔｈ以上の場合、出力レベル「Ｌ」のスイッチ制御信号ＳＷを出力する。デジタル比較器３０２は、発振制御信号ＣＮＴが閾値Ｎｔｈより小さい場合、出力レベル「Ｈ」のスイッチ制御信号ＳＷを出力する。
閾値発生回路３０３は、閾値Ｎｔｈを設定し、デジタル比較器３０２へ出力する。閾値Ｎｔｈは、電流値制御回路１１３における電流値の制御可能範囲および抵抗値制御回路１１４における抵抗値の制御可能範囲によって設定される。また、閾値発生回路３０３は、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の増加（カウントアップ）を示す場合と、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の減少（カウントダウン）を示す場合とで異なる閾値を出力する。
例えば、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の増加（カウントアップ）を示し、電流値を制御している場合、閾値ＮｔｈはＮＩに設定され、抵抗値を制御している場合、閾値ＮｔｈはＮＲに設定される。また、アップダウン制御信号ＵＤが発振制御信号ＣＮＴの数の減少（カウントダウン）を示し、電流値を制御している場合、閾値Ｎｔｈは最小値Ｉｍｉｎに対応するレベル（つまり、ゼロ）に設定され、抵抗値を制御している場合、閾値Ｎｔｈは最大値Ｒｍａｘに対応するレベル（つまり、ゼロ）に設定される。
判定回路３０４は、発振制御信号ＣＮＴが示す制御レベルが制御可能範囲から外れる場合に、発振制御信号ＣＮＴを出力しないようにする。具体的に、判定回路３０４は、発振制御信号ＣＮＴ、スイッチ制御信号ＳＷ、クロック信号ＣＬＫを受け取り、スイッチ制御信号ＳＷが出力レベル「Ｌ」を示す場合、クロック信号ＣＬＫの立ち上がりタイミングで発振制御信号ＣＮＴを出力する。また、判定回路３０４は、スイッチ制御信号ＳＷが出力レベル「Ｈ」を示す場合、発振制御信号ＣＮＴを出力してからクロック信号ＣＬＫが示す１クロック分経過した後、発振制御信号ＣＮＴを出力しない。
図４に示す構成により、制御信号生成回路１１１は、出力信号Ｖｏｓｃが発振していない場合に、電流値制御回路１１３における電流値の制御可能範囲内で電流値を段階的に大きくした後、抵抗値制御回路１１４における抵抗値の制御可能範囲内で抵抗値を段階的に小さくする制御を行うように、発振制御信号ＣＮＴを出力できる。また、制御信号生成回路１１１は、出力信号Ｖｏｓｃが発振している場合に、抵抗値制御回路１１４における抵抗値の制御可能範囲内で抵抗値を段階的に大きくした後、電流値制御回路１１３における電流値の制御可能範囲内で電流値を段階的に小さくする制御を行うように、発振制御信号ＣＮＴを出力できる。
次に、電流値制御回路１１３と参照電流源回路１０１の具体的な構成例について説明する。図５は、実施の形態１に係る電流値制御回路１１３と参照電流源回路１０１の第１構成例を示すブロック図である。
図５に示す参照電流源回路１０１は、ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）４０３とｐ型ＭＯＳＦＥＴ４０４とを有する。ｎ型ＭＯＳＦＥＴ４０３のソース端子はグラウンドに接続し、ゲート端子はデジタル‐アナログ変換回路４０２に接続し、ドレイン端子は、ｐ型ＭＯＳＦＥＴ４０４のドレイン端子に接続する。ｐ型ＭＯＳＦＥＴ４０４のソース端子は電源ラインに接続し、ゲート端子はｐ型ＭＯＳＦＥＴ４０４のドレイン端子に接続する。ｐ型ＭＯＳＦＥＴ４０４のゲート端子の電位Ｖｃｏｎｔは、ＲＣローパスフィルタ１０４へ出力される。なお、ｎ型ＭＯＳＦＥＴ４０３およびｐ型ＭＯＳＦＥＴ４０４の一方または両方をカスコード構成としてもよいし、ｐ型とｎ型の配置は逆であってもよい。また、ＭＯＳＦＥＴは、他の種類のトランジスタであってもよい。
図５に示す電流値制御回路１１３は、デコード回路４０１と、デジタル‐アナログ変換回路４０２とを有する。
デコード回路４０１は、発振制御信号ＣＮＴに基づいてデジタル信号を生成し、デジタル‐アナログ変換回路４０２へ出力する。例えば、デコード回路４０１は、発振制御信号ＣＮＴが示すカウント数、つまり、電流値の制御レベルと、その制御レベルに対応する電流値を出力するためのｎ型ＭＯＳＦＥＴ４０３のゲート端子への電流値制御信号Ｔｃｕｒのデジタル信号との対応関係を示すテーブルを有し、そのテーブルから電流値制御信号Ｔｃｕｒのデジタル信号を出力する。
デジタル‐アナログ変換回路４０２は、受け取ったデジタル信号を電流値制御信号Ｔｃｕｒに変換し、ｎ型ＭＯＳＦＥＴ４０３のゲート端子へ出力する。図５に示す電流値制御回路１１３は、電流値制御信号Ｔｃｕｒとしてアナログの制御電圧を出力する。
この構成により、参照電流源回路１０１に流れる電流値は、電流値制御信号Ｔｃｕｒによって変化する。例えば、図５に示す構成の場合、電流値制御信号Ｔｃｕｒが大きくなるほど、流れる電流値が大きくなる。そして、流れる電流値が大きくなると、電位Ｖｃｏｎｔは小さくなる。電流値制御信号Ｔｃｕｒが小さくなる場合は、逆の関係となり、電位Ｖｃｏｎｔは大きくなる。
デコード回路４０１は、発振開始条件および発振継続条件を記憶する記憶部を有していてもよい。発振継続条件は、発振しなくなる条件の１つ前の条件（１つ前の制御レベル）となるため、その条件を算出する回路を有していてもよい。なお、抵抗値を制御している場合、１つ前の条件ではなく、現在の条件（現在の制御レベル）が発振継続条件となる。
次に、電流値制御回路１１３と参照電流源回路１０１の別の構成例について説明する。図６は、実施の形態１に係る電流値制御回路１１３と参照電流源回路１０１の第２構成例を示すブロック図である。
図６に示すように、電流値制御回路１１３は、デコード回路５０１を有する。また、参照電流源回路１０１は、可変電流回路５０５と、ｐ型ＭＯＳＦＥＴ５０６とを有する。可変電流回路５０５は、ｎ型ＭＯＳＦＥＴ５０２Ａ、スイッチ５０３Ａを含む電流制御ユニット５０４Ａと、電流制御ユニット５０４Ａと同様の構成からなる電流制御ユニット５０４Ｂ〜５０４Ｘとを有する。
デコード回路５０１は、発振制御信号ＣＮＴに基づいて電流値制御信号Ｔｃｕｒを出力する。図６に示すデコード回路５０１は、電流値制御信号Ｔｃｕｒとして、可変電流回路５０５が有するスイッチ５０３Ａ〜５０３ＸのＯＮ／ＯＦＦを制御する信号を出力する。例えば、デコード回路５０１は、発振制御信号ＣＮＴが示すカウント数、つまり、電流値の制御レベルと、その制御レベルに対応する電流値を出力するためのスイッチ５０３Ａ〜５０３ＸのＯＮ／ＯＦＦを制御する信号との対応関係を示すテーブルを有し、そのテーブルから電流値制御信号Ｔｃｕｒを出力する。
電流制御ユニット５０４Ａが有するｎ型ＭＯＳＦＥＴ５０２Ａのソース端子はグラウンドに接続し、ドレイン端子はスイッチ５０３Ａを介してｐ型ＭＯＳＦＥＴ５０６のドレイン端子に接続する。また、ｎ型ＭＯＳＦＥＴ５０２Ａのゲート端子には、図示しないバイアス回路から一定の電位が印可される。
スイッチ５０３Ａは、電流値制御信号Ｔｃｕｒに応じて、ｎ型ＭＯＳＦＥＴ５０２Ａのドレイン端子とｐ型ＭＯＳＦＥＴ５０６のドレイン端子の導通／非導通させる。
電流制御ユニット５０４Ｂ〜５０４Ｘの構成も、電流制御ユニット５０４Ａと同様である。
ｐ型ＭＯＳＦＥＴ５０６のソース端子は電源ラインに接続し、ゲート端子はｐ型ＭＯＳＦＥＴ５０６のドレイン端子に接続する。ｐ型ＭＯＳＦＥＴ５０６のゲート端子の電位Ｖｃｏｎｔは、ＲＣローパスフィルタ１０４へ出力される。
なお、ｎ型ＭＯＳＦＥＴ５０２Ａ〜５０２Ｘおよびｐ型ＭＯＳＦＥＴ５０６の一方または両方をカスコード構成としてもよいし、ｐ型とｎ型の配置は逆であってもよい。また、スイッチ５０３Ａの位置は、ｎ型ＭＯＳＦＥＴ５０２Ａのソース端子とグランド間、または、ゲート端子と図示しないバイアス回路間であってもよい。ゲート端子とバイアス回路間にスイッチ５０３Ａを設ける場合、ゲート-ソース間の電圧を約０ｖにリセットするリセットスイッチを設けるとなお良い。スイッチ５０３Ｂ〜５０３Ｘの位置についても同様である。また、ＭＯＳＦＥＴは、他の種類のトランジスタであってもよい。
可変電流回路５０５は、電流値制御信号Ｔｃｕｒに応じて、ｐ型ＭＯＳＦＥＴ５０６に接続する電流制御ユニット５０４の数を変化させる。
この構成により、参照電流源回路１０１に流れる電流値は、電流値制御信号Ｔｃｕｒによって変化する。例えば、図６に示す構成の場合、ｐ型ＭＯＳＦＥＴ５０６に接続する電流制御ユニット５０４の数が多いほど、流れる電流値が大きくなる。そして、流れる電流値が大きくなると、電位Ｖｃｏｎｔは小さくなる。ｐ型ＭＯＳＦＥＴ５０６に接続する電流制御ユニット５０４の数が少ない場合は、逆の関係となり、電位Ｖｃｏｎｔは大きくなる。
デコード回路５０１は、発振開始条件および発振継続条件を記憶する記憶部を有していてもよい。発振継続条件は、発振しなくなる条件の１つ前の条件（１つ前の制御レベル）となるため、その条件を算出する回路を有していてもよい。なお、抵抗値を制御している場合、１つ前の条件ではなく、現在の条件（現在の制御レベル）が発振継続条件となる。
次に、抵抗値制御回路１１４と可変抵抗１０２の具体的な構成例について説明する。図７は、実施の形態１に係る抵抗値制御回路１１４と可変抵抗１０２の第１構成例を示すブロック図である。
図７に示す可変抵抗１０２は、ｎ型ＭＯＳＦＥＴ６０３を有する。ｎ型ＭＯＳＦＥＴ６０３のソース端子は参照電流源回路１０１の出力端子に接続し、ゲート端子はデジタル-アナログ回路６０２の出力端子に接続し、ドレイン端子はＲＣローパスフィルタ１０４の容量１０３とテールトランジスタ１０５のゲート端子に接続する。
なお、ｎ型ＭＯＳＦＥＴ６０３は、ｐ型ＭＯＳＦＥＴに置き換えられても良い。その場合、ｐ型ＭＯＳＦＥＴのドレイン端子は参照電流源回路１０１の出力端子に接続し、ゲート端子はデジタル-アナログ回路６０２の出力端子に接続し、ソース端子はＲＣローパスフィルタ１０４の容量１０３とテールトランジスタ１０５のゲート端子に接続する。
容量１０３は、例えば、ＭＩＭキャパシタ、ＭＯＭキャパシタ、ＭＯＳキャパシタでもよい。また、ＭＯＳＦＥＴは、他の種類のトランジスタであってもよい。以下では、可変抵抗１０２がｎ型ＭＯＳＦＥＴ６０３を有し、テールトランジスタ１０５がｐ型ＭＯＳＦＥＴである場合について説明する。
図７に示す抵抗値制御回路１１４は、デコード回路６０１と、デジタル‐アナログ変換回路６０２とを有する。
デコード回路６０１は、発振制御信号ＣＮＴに基づいてデジタル信号を生成し、デジタル‐アナログ変換回路６０２へ出力する。例えば、デコード回路６０１は、発振制御信号ＣＮＴが示すカウント数、つまり、抵抗値の制御レベルと、その制御レベルに対応する抵抗値とするためのｎ型ＭＯＳＦＥＴ６０３のゲート端子への抵抗値制御信号Ｔｒｅｓのデジタル信号との対応関係を示すテーブルを有し、そのテーブルから抵抗値制御信号Ｔｒｅｓのデジタル信号を出力する。
デジタル‐アナログ変換回路６０２は、受け取ったデジタル信号を抵抗値制御信号Ｔｒｅｓに変換し、ｎ型ＭＯＳＦＥＴ６０３のゲート端子へ出力する。図７に示す抵抗値制御回路１１４は、抵抗値制御信号Ｔｒｅｓとしてアナログの制御電圧を出力する。
この構成により、可変抵抗１０２の抵抗値は、抵抗値制御信号Ｔｒｅｓによって変化する。例えば、図７に示す構成の場合、抵抗値制御信号Ｔｒｅｓが大きくなるほど、可変抵抗１０２の抵抗値は小さくなる。その結果、テールトランジスタ１０５から流れるリーク電流Ｉｌｅａｋと可変抵抗１０２により発生する電圧降下が小さくなり、Ｖｔａｉｌが小さくなる。抵抗値制御信号Ｔｒｅｓが小さくなる場合は、逆の関係となり、Ｖｔａｉｌが大きくなる。また、テールトランジスタ１０５がｎ型ＭＯＳＦＥＴの場合は、テールトランジスタ１０５がｐ型ＭＯＳＦＥＴの場合と逆の関係になる。
デコード回路６０１は、発振開始条件および発振継続条件を記憶する記憶部を有していてもよい。発振継続条件は、発振しなくなる条件の１つ前の条件（１つ前の制御レベル）となるため、その条件を算出する回路を有していてもよい。
次に、抵抗値制御回路１１４と可変抵抗１０２の別の構成例について説明する。図８は、実施の形態１に係る抵抗値制御回路１１４と可変抵抗１０２の第２構成例を示すブロック図である。
図８に示すように、抵抗値制御回路１１４は、デコード回路７０１を有する。また、可変抵抗１０２は、抵抗ユニット７０４Ａ〜７０４Ｘを有する。抵抗ユニット７０４Ａは、固定抵抗７０２Ａと固定抵抗７０２Ａに並列に接続されるスイッチ７０３Ａを有する。抵抗ユニット７０４Ｂ〜７０４Ｘも抵抗ユニット７０４Ａと同様の構成である。
デコード回路７０１は、発振制御信号ＣＮＴに基づいて抵抗値制御信号Ｔｒｅｓを出力する。図７に示すデコード回路７０１は、抵抗値制御信号Ｔｒｅｓとして、スイッチ７０３Ａ〜７０３ＸのＯＮ／ＯＦＦを制御する信号を出力する。例えば、デコード回路７０１は、発振制御信号ＣＮＴが示すカウント数、つまり、抵抗値の制御レベルと、その制御レベルに対応する抵抗値となるためのスイッチ７０３Ａ〜７０３ＸのＯＮ／ＯＦＦを制御する信号との対応関係を示すテーブルを有し、そのテーブルから抵抗値制御信号Ｔｒｅｓを出力する。
可変抵抗１０２において、固定抵抗７０２Ａ〜７０２Ｘは直列に接続する。そして、固定抵抗７０２Ａの両端のうち固定抵抗７０２Ｂと接続していない側の一端が参照電流源回路１０１の出力端子に接続し、固定抵抗７０２Ｘの両端のうち、別の固定抵抗と接続していない側の一端がＲＣローパスフィルタ１０４の容量１０３とテールトランジスタ１０５のゲート端子に接続する。
スイッチ７０３Ａ〜７０３Ｘは、抵抗値制御信号Ｔｒｅｓに応じて、ＯＮ／ＯＦＦを切替える。
この構成により、可変抵抗１０２の抵抗値は、抵抗値制御信号Ｔｒｅｓによって変化する。例えば、図８に示す構成の場合、抵抗値制御信号ＴｒｅｓによってＯＮとなるスイッチ７０３Ａ〜７０３Ｘが多いほど、可変抵抗１０２の抵抗値は小さくなる。その結果、テールトランジスタ１０５から流れるリーク電流Ｉｌｅａｋと可変抵抗１０２により発生する電圧降下が小さくなり、Ｖｔａｉｌが低くなる。抵抗値制御信号ＴｒｅｓによってＯＮとなるスイッチ７０３Ａ〜７０３Ｘが少ないほど、逆の関係となり、Ｖｔａｉｌが高くなる。また、テールトランジスタ１０５がｎ型ＭＯＳＦＥＴの場合は、テールトランジスタ１０５がｐ型ＭＯＳＦＥＴの場合と逆の関係になる。
デコード回路７０１は、発振開始条件および発振継続条件を記憶する記憶部を有していてもよい。発振継続条件は、発振しなくなる条件の１つ前の条件（１つ前の制御レベル）となるため、その条件を算出する回路を有していてもよい。
次に、電圧制御発振器１０７、包絡線検出回路１０８および発振検出回路１１０の具体的な構成例について説明する。図９Ａは、実施の形態１に係る電圧制御発振器１０７、包絡線検出回路１０８および発振検出回路１１０の第１構成例を示すブロック図である。図９Ａにおける電圧制御発振器１０７では、上記で説明した参照電流源回路１０１と可変抵抗１０２の構成を省略している。
テールトランジスタ１０５は、ｐ型ＭＯＳＦＥＴ８０１で構成されている。なお、テールトランジスタ１０５は、ｎ型ＭＯＳＦＥＴで構成されてもよい。
コア回路１０６は、インダクタ８０２および可変容量８０３を含むＬＣタンク部８０４と、２つのｎ型ＭＯＳＦＥＴ８０５、８０６を含むクロスカップルトランジスタ８０７とを有する。なお、クロスカップルトランジスタ８０７は、２つのｐ型ＭＯＳＦＥＴで構成されてもよく、２つのｐ型ＭＯＳＦＥＴと２つのｎ型ＭＯＳＦＥＴで構成されてもよい。また、ＭＯＳＦＥＴは、他の種類のトランジスタでもよい。
ＬＣタンク部８０４は、インダクタ８０２と可変容量８０３が並列に接続された構成である。可変容量８０３の容量値は、制御信号ＴＯＳＣによって設定される。
ｐ型ＭＯＳＦＥＴ８０１のゲート端子は電源ラインに接続し、ドレイン端子は、インダクタ８０２の中点に接続する。ｐ型ＭＯＳＦＥＴ８０１のソース端子はＲＣローパスフィルタ１０４の出力端に接続して電位Ｖｔａｉｌを受け取る。
ｎ型ＭＯＳＦＥＴ８０５とｎ型ＭＯＳＦＥＴ８０６のソース端子は、それぞれ、グラウンドに接続する。ｎ型ＭＯＳＦＥＴ８０５のゲート端子は、ｎ型ＭＯＳＦＥＴ８０６のドレイン端子とＬＣタンク部８０７の両端のうちの一方の端子に接続する。ｎ型ＭＯＳＦＥＴ８０５のドレイン端子は、ｎ型ＭＯＳＦＥＴ８０６のゲート端子とＬＣタンク部８０７の両端のうちの他方の端子に接続する。
この構成によって、電圧制御発振器１０７は、ｎ型ＭＯＳＦＥＴ８０５のドレイン端子およびｎ型ＭＯＳＦＥＴ８０６のドレイン端子からそれぞれ出力信号ＶｏｓｃｐおよびＶｏｓｃｎを出力する。出力信号ＶｏｓｃｐおよびＶｏｓｃｎは、互いに符号が逆である差動信号である。
包絡線検出回路１０８は、二乗回路８０８とローパスフィルタ８０９とを有し、電圧制御発振器１０７の出力端子に接続して、出力信号ＶｏｓｃｐおよびＶｏｓｃｎを受け取る。
二乗回路８０８は、出力信号ＶｏｓｃｐおよびＶｏｓｃｎのいずれか一方を２乗して得られる信号と、出力信号ＶｏｓｃｐとＶｏｓｃｎとを掛け合わせて得られる信号とをローパスフィルタ８０９へ出力する。出力信号ＶｏｓｃｐおよびＶｏｓｃｎが所定の周波数で発振している場合、二乗回路８０８から出力される信号には、所定の周波数の２倍の周波数をもつ成分と、ＤＣ成分が含まれる。
ローパスフィルタ８０９は、二乗回路８０８から出力される信号に含まれる所定の周波数の２倍の周波数をもつ成分を除去し、ＤＣ成分ＶｅｎｖｐおよびＶｅｎｖｎを発振検出回路１１０へ出力する。なお、ＤＣ成分ＶｅｎｖｐおよびＶｅｎｖｎは、それぞれ、出力信号ＶｏｓｃｐおよびＶｏｓｃｎから得られる正の包絡線振幅と負の包絡線振幅に対応する。
発振検出回路１１０は、比較器８１０を有する。比較器８１０は、ＤＣ成分ＶｅｎｖｐとＶｅｎｖｎとを受け取り、クロック生成回路１０９（図２参照）からクロック信号ＣＬＫを受け取り、検出信号ＤＥＴを出力する。
比較器８１０は、クロック信号ＣＬＫの立ち上がりのタイミングでＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値を検出し、比較する。比較器８１０は、ＤＣ成分ＶｅｎｖｐとＶｅｎｖｎに差が無い場合、検出信号ＤＥＴを初期値のまま変化させず、ＤＣ成分ＶｅｎｖｐとＶｅｎｖｎに差がある場合、検出信号ＤＥＴを変化させる。
なお、比較器８１０は、クロック信号ＣＬＫの立ち下がりのタイミングで検出と比較を行ってもよい。
また、雑音による誤動作を回避するために、比較器８１０の入出力特性にヒステリシス性をもたせてもよい。その場合、比較器８１０の初期出力値の設定を「Ｌ」または「Ｈ」にする必要がある。例えば、比較器８１０が検出および比較を行わないタイミング（クロック信号ＣＬＫの立ち下がりのタイミングなど）で、比較器８１０の出力を設定した初期値にリセットしてもよい。この構成により、本実施の形態に係る制御信号生成回路１１１の第２構成例にも対応できる。
ここで、図９Ａに示す電圧制御発振器１０７、包絡線検出回路１０８、発振検出回路１１０にて入出力される信号の一例について説明する。図９Ｂは、本実施の形態における電圧制御発振器１０７、包絡線検出回路１０８、発振検出回路１１０の入出力信号波形の一例を示す図である。
図９Ｂに示すように、出力信号ＶｏｓｃｐおよびＶｏｓｃｎは、互いに符号が逆である差動信号である。ＤＣ成分ＶｅｎｖｐおよびＶｅｎｖｎは、それぞれ、出力信号ＶｏｓｃｐおよびＶｏｓｃｎから得られる正の包絡線振幅と負の包絡線振幅に対応する。出力信号ＶｏｓｃｐおよびＶｏｓｃｎが発振していない場合、ＤＣ成分ＶｅｎｖｐおよびＶｅｎｖｎは、ゼロである。また、出力信号ＶｏｓｃｐおよびＶｏｓｃｎが発振している場合、ＤＣ成分ＶｅｎｖｐおよびＶｅｎｖｎは、互いに符号が逆のＤＣ成分を有する。
また、図９Ｂのクロック信号ＣＬＫには、２つの立ち上がりのタイミングＰ１とＰ２が示されている。ここで、タイミングＰ１とＰ２における比較器８１０の動作について説明する。
まず、比較器８１０は、タイミングＰ１でＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値を検出し、比較する。図９Ｂの場合、タイミングＰ１におけるＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値に差が無いので、比較器８１０は、検出信号ＤＥＴを初期値ゼロのまま変化させない。
次に、比較器８１０は、タイミングＰ２でＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値を検出し、比較する。図９Ｂの場合、タイミングＰ２におけるＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値に差があるので、比較器８１０は、検出信号ＤＥＴをゼロからＶＤに変化させる。
以上のように、比較器８１０は、出力信号ＶｏｓｃｐおよびＶｏｓｃｎが発振している場合に、検出信号ＤＥＴをゼロからＶＤに変化させることによって、出力信号Ｖｏｓｃが発振しているか否かを示す検出信号ＤＥＴを生成する。なお、上記の説明では、検出信号ＤＥＴがゼロとＶＤの２値信号としたが、本開示はこれに限定されない。
また、上記の説明では、比較器８１０は、ＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの値に差があるか否かで検出信号ＤＥＴの値を変化させたが、ＤＣ成分ＶｅｎｖｐとＶｅｎｖｎの差と所定の閾値とを比較して、比較結果に応じて検出信号ＤＥＴの値を変化させてもよい。
次に、電圧制御発振器１０７、包絡線検出回路１０８および発振検出回路１１０の別の構成例について説明する。図１０Ａは、実施の形態１に係る電圧制御発振器１０７、包絡線検出回路１０８および発振検出回路１１０の第２構成例を示すブロック図である。図１０Ａにおける電圧制御発振器１０７では、上記で説明した参照電流源回路１０１と可変抵抗１０２の構成を省略している。また、図１０Ａにおいて、図９Ａと共通する構成には、図９Ａと同一の符号を付しその詳しい説明を省略する。
図１０Ａに示す第２構成例は、図９Ａに示す第１構成例における差動の出力信号ＶｏｓｃｐおよびＶｏｓｃｎを単相の出力信号Ｖｏｓｃに変換する差動-単相変換回路９０１を有する。また、図１０Ａに示す包絡線検出回路１０８と発振検出回路１１０の構成は、図９Ａに示す構成と異なる。
差動-単相変換回路９０１は、ｎ型ＭＯＳＦＥＴ８０５のドレイン端子およびｎ型ＭＯＳＦＥＴ８０６のドレイン端子からそれぞれ出力される差動の出力信号ＶｏｓｃｐおよびＶｏｓｃｎを単相の出力信号Ｖｏｓｃに変換する。なお、差動-単相変換回路９０１は、包絡線検出回路１０８に設けられてもよい。
図１０Ａに示す包絡線検出回路１０８は、二乗回路９０２とローパスフィルタ９０３とを有し、電圧制御発振器１０７の差動-単相変換回路９０１の出力端子に接続して、出力信号Ｖｏｓｃを受け取る。
二乗回路９０２は、出力信号Ｖｏｓｃを二乗して、二乗した出力信号をローパスフィルタ９０２へ出力する。出力信号Ｖｏｓｃが所定の周波数で発振している場合、二乗した出力信号には、所定の周波数の２倍の周波数をもつ成分と、ＤＣ成分が含まれる。
ローパスフィルタ９０３は、二乗した信号に含まれる所定の周波数の２倍の周波数をもつ成分を除去し、ＤＣ成分Ｖｅｎｖを発振検出回路１１０へ出力する。なお、ＤＣ成分Ｖｅｎｖは、出力信号Ｖｏｓｃの包絡線振幅に対応する。
発振検出回路１１０は、閾値発生回路９０４と比較器９０５とを有する。閾値発生回路９０４は、所定の閾値Ｖｔｈを発生し、比較器９０５へ出力する。比較器９０５は、ＤＣ成分Ｖｅｎｖと閾値Ｖｔｈを受け取り、また、クロック生成回路１０９（図２参照）からクロック信号ＣＬＫを受け取り、検出信号ＤＥＴを出力する。
比較器９０５は、クロック信号ＣＬＫの立ち上がりのタイミングでＤＣ成分Ｖｅｎｖの値を検出し、閾値Ｖｔｈと検出した値を比較する。比較器９０５は、ＤＣ成分Ｖｅｎｖの値が閾値Ｖｔｈよりも小さい場合、検出信号ＤＥＴを初期値のまま変化させず、ＤＣ成分Ｖｅｎｖの値が閾値Ｖｔｈ以上の場合、検出信号ＤＥＴを変化させる。
なお、比較器９０５は、ＤＣ成分Ｖｅｎｖの値が閾値Ｖｔｈ以下の場合、検出信号ＤＥＴを初期値のまま変化させず、ＤＣ成分Ｖｅｎｖの値が閾値Ｖｔｈよりも大きい場合、検出信号ＤＥＴを変化させてもよい。また、比較器９０５は、クロック信号ＣＬＫの立ち下がりのタイミングで検出と比較を行ってもよい。
また、雑音による誤動作を回避するために、比較器９０５の入出力特性にヒステリシス性をもたせてもよい。その場合、比較器９０５の初期出力値の設定を「Ｌ」または「Ｈ」にする必要がある。例えば、比較器９０５が検出および比較を行わないタイミング（クロック信号ＣＬＫの立ち下がりのタイミングなど）で、比較器９０５の出力を設定した初期値にリセットしてもよい。この構成により、本実施の形態に係る制御信号生成回路１１１の第２構成例にも対応できる。
ここで、図１０Ａに示す電圧制御発振器１０７、包絡線検出回路１０８、発振検出回路１１０にて入出力される信号の一例について説明する。図１０Ｂは、本実施の形態における電圧制御発振器１０７、包絡線検出回路１０８、発振検出回路１１０の入出力信号波形の一例を示す図である。
図１０Ｂに示すように、出力信号Ｖｏｓｃは、単相の信号である。ＤＣ成分Ｖｅｎｖは、出力信号Ｖｏｓｃの包絡線振幅に対応する。出力信号Ｖｏｓｃが発振していない場合、ＤＣ成分Ｖｅｎｖは、ゼロである。また、出力信号Ｖｏｓｃが発振している場合、ＤＣ成分Ｖｅｎｖは、発振の振幅に応じた大きさのＤＣ成分を有する。また、ＤＣ成分Ｖｅｎｖには、閾値Ｖｔｈが示されている。
また、図１０Ｂのクロック信号ＣＬＫには、３つの立ち上がりのタイミングＰ１、Ｐ２、Ｐ３が示されている。ここで、タイミングＰ１、Ｐ２、Ｐ３における比較器９０５の動作について説明する。
まず、比較器９０５は、タイミングＰ１でＤＣ成分Ｖｅｎｖの値を検出し、閾値Ｖｔｈと検出した値を比較する。図１０Ｂの場合、タイミングＰ１において出力信号Ｖｏｓｃは発振していないため、ＤＣ成分Ｖｅｎｖはゼロである。そのため、タイミングＰ１におけるＤＣ成分Ｖｅｎｖの値は閾値Ｖｔｈより小さいので、比較器９０５は、検出信号ＤＥＴを初期値ゼロのまま変化させない。
次に、比較器９０５は、タイミングＰ２でＤＣ成分Ｖｅｎｖの値を検出し、閾値Ｖｔｈと検出した値を比較する。図１０Ｂの場合、タイミングＰ２において出力信号Ｖｏｓｃは発振しているものの、発振の振幅が小さい。そのため、タイミングＰ２におけるＤＣ成分Ｖｅｎｖは閾値Ｖｔｈより小さいので、比較器９０５は、検出信号ＤＥＴを初期値ゼロのまま変化させない。
次に、比較器９０５は、タイミングＰ３でＤＣ成分Ｖｅｎｖの値を検出し、閾値Ｖｔｈと検出した値を比較する。図１０Ｂの場合、タイミングＰ３において出力信号Ｖｏｓｃは大きな振幅で発振している。そのため、タイミングＰ３におけるＤＣ成分Ｖｅｎｖは閾値Ｖｔｈ以上であるため、比較器９０５は、検出信号ＤＥＴをゼロからＶＤに変化させる。
以上のように、比較器９０５は、出力信号Ｖｏｓｃが発振している場合に、検出信号ＤＥＴをゼロからＶＤに変化させることによって、出力信号Ｖｏｓｃが発振しているか否かを示す検出信号ＤＥＴを生成する。なお、上記の説明では、検出信号ＤＥＴがゼロとＶＤの２値信号としたが、本開示はこれに限定されない。
以上、本実施の形態で説明した発振信号生成回路の構成によれば、抵抗と容量を有するフィルタを電圧制御発振器に挿入することにより、出力信号に対する位相雑音を低減することができ、かつ、フィルタが有する抵抗の抵抗値を制御することにより、発振条件を制御するキャリブレーションの範囲を広域にできる。
なお、本実施の形態で説明した発振信号生成回路は、発振開始条件および／または発振継続条件を記憶する、メモリやレジスタ等の記憶部を有していてもよい。
（実施の形態２）
一般に、コア回路に流れる電流の値によって、コア回路で発生する寄生容量などが変化する場合がある。その結果、電圧制御発振回路からの出力信号が所望の発振周波数のレンジで発振しない可能性がある。本実施の形態に係る発振信号生成回路は、出力信号が所望の発振周波数のレンジで発振するように制御する構成を採る。本実施の形態における発振周波数のレンジの確認および制御の一連のループを周波数レンジ制御ループと呼ぶ。
図１１は、本実施の形態に係る発振信号生成回路の構成例を示すブロック図である。なお、図１１において、図２と共通する構成には、図２と同一の符号を付しその詳しい説明を省略する。
図１１に示す電圧制御発振器１００７は、図２に示す電圧制御発振器１０７において、コア回路１０６がコア回路１００６に置き換えられた構成を有する。また、キャリブレーション回路１０１７は、図２に示すキャリブレーション回路１１５において、制御信号生成回路１１１が制御信号生成回路１０１１に置き換えられ、また、周波数調整回路１０１５と周波数判定回路１０１６が追加された構成を有する。
制御信号生成回路１０１１は、図２で説明した制御信号生成回路１１１の構成に加えて、制御信号ＴＦを周波数調整回路１０１５と周波数判定回路１０１６へ出力する構成を有する。制御信号ＴＦは、周波数調整回路１０１５と周波数判定回路１０１６に対して、発振周波数のレンジの制御を開始させる信号である。制御信号生成回路１０１１は、発振継続条件を検出した後、制御信号ＴＦを周波数調整回路１０１５と周波数判定回路１０１６へ出力する。
周波数調整回路１０１５は、コア回路１００６から出力される出力信号Ｖｏｓｃを受け取り、例えば、内部に有する分周器の分周数、または、参照周波数源を予め決められた順序に則りチューニングし、制御信号Ｔｏｓｃをコア回路１００６と周波数判定回路１０１６へ出力する。
周波数判定回路１０１６は、制御信号Ｔｏｓｃを受け取り、制御信号Ｔｏｓｃが一定値であるか否かに基づいて、発振周波数レンジを満たしているか否かを判定する。制御信号Ｔｏｓｃが一定値の場合、発振周波数が安定していることを示す。周波数判定回路１０１６は、所望の発振周波数レンジの発振周波数全てに対して制御信号Ｔｏｓｃが一定値である場合、出力信号Ｖｏｓｃが発振周波数レンジを満たしていると判定する。一方で、周波数判定回路１０１６は、出力信号Ｖｏｓｃが発振周波数レンジを満たしていないと判定する場合、周波数バンド切替制御信号Ｔｂａｎｄをコア回路１００６へ出力する。
コア回路１００６は、容量値が可変の可変容量を有し、周波数バンド切替制御信号Ｔｂａｎｄに応じて容量値を変更する。図１１に示す発振信号生成回路は、コア回路１００６の可変容量の容量値を変更することによって、発振周波数を変更することができる。
以上説明した構成により、本実施の形態に係る発振信号生成回路は、出力信号Ｖｏｓｃが発振した後に、所望の発振周波数のレンジで発振するよう出力信号Ｖｏｓｃの発振周波数を変更することができる。所望の発振周波数のレンジで発振するように制御した容量値を発振周波数条件と呼ぶ。
なお、発振周波数のレンジの制御を行っている間に、発振継続条件を満たさなくなる（つまり、出力信号Ｖｏｓｃの発振が止まる）場合がある。この場合、出力信号Ｖｏｓｃを発振させるための制御を行う必要がある。
例えば、周波数判定回路１０１６は、制御信号Ｔｏｓｃ、制御信号ＴＦ基づいて、キャリブレーション回路１０１７の制御の状態を示す制御信号ＦＤＥＴを制御信号生成回路１０１１へ出力する。
具体的には、まず、周波数判定回路１０１６は、初期状態（つまり、発振を開始させるための制御ループ（発振制御ループ）を行う状態）では、発振制御ループを実行することを示す制御信号ＦＤＥＴを制御信号生成回路１０１１へ出力する。
周波数判定回路１０１６は、制御信号ＴＦを受け取った場合、出力信号Ｖｏｓｃが発振周波数レンジを満たしているか否かを判定する。周波数判定回路１０１６は、出力信号Ｖｏｓｃが発振周波数レンジを満たしていない場合、周波数レンジ制御ループを実行していることを示す制御信号ＦＤＥＴを制御信号生成回路１０１１へ出力する。
周波数判定回路１０１６は、出力信号Ｖｏｓｃの発振が止まったことを確認した場合、周波数レンジ制御ループから発振制御ループへ戻ることを示す制御信号ＦＤＥＴを制御信号生成回路１０１１へ出力する。
制御信号生成回路１０１１は、発振制御ループへ戻ることを示す制御信号ＦＤＥＴを受け取った場合、発振を開始させるための制御ループ（発振制御ループ）に戻り、電流値または抵抗値を制御する。そして、制御信号生成回路１０１１は、発振継続条件を再び検出した後、制御信号ＴＦを周波数調整回路１０１５と周波数判定回路１０１６へ出力し、周波数レンジ制御ループが再び開始される。そして、周波数判定回路１０１６は、出力信号Ｖｏｓｃが所望の発振周波数のレンジで発振したと判定する場合に、制御の終了を示す制御信号ＦＤＥＴを制御信号生成回路１０１１へ出力する。
以上、本実施の形態で説明した発振信号生成回路の構成によれば、周波数レンジ制御ループと発振制御ループとを繰り返すことにより、所望の周波数レンジ（つまり、発振周波数条件）と発振条件（発振継続条件）を満たしつつ、位相雑音も抑制できる。
なお、本実施の形態で説明した発振信号生成回路は、発振開始条件、発振継続条件、発振周波数条件を記憶する、メモリやレジスタ等の記憶部を有していてもよい。
なお、各実施の形態におけるキャリブレーション回路は、電圧制御発振器と共に、ＬＳＩ等の半導体集積回路に実装される構成でもよい。また、各実施の形態におけるキャリブレーション回路は、電圧制御発振器と別のＬＳＩ等の半導体集積回路に実装される構成でもよい。
以上説明した各実施の形態では、キャリブレーション回路は、電圧制御発振器と一体となった構成であったが、キャリブレーション回路は、単体で、電圧制御発振器のキャリブレーションを行ってもよい。例えば、製造後の電圧制御発振器をキャリブレーション回路に接続して、発振条件となる電流値および抵抗値を決めるようにしてもよい。この構成により、製造後の電圧制御発振器の歩留まりを抑制できる。
本開示にかかる発振信号生成回路は、１００ＧＨｚを超える高周波数帯で動作するレーダ装置や通信装置に用いるのに好適である。
１００ 発振信号生成回路
１０１、１１０１ 参照電流源回路
１０２ 可変抵抗
１０３ 容量
１０４、１１０２ ＲＣローパスフィルタ
１０５、１１０３ テールトランジスタ
１０６、１００６ コア回路
１０７、１００７ 電圧制御発振器
１０８ 包絡線検出回路
１０９ クロック生成回路
１１０ 発振検出回路
１１１、１０１１ 制御信号生成回路
１１２、５０３Ａ〜５０３Ｘ、７０３Ａ〜７０３Ｘ スイッチ
１１３ 電流値制御回路
１１４ 抵抗値制御回路
１１５、１０１７ キャリブレーション回路
２０１、３０１ カウンタ回路
２０２、３０２ デジタル比較器
２０３、３０３、９０４ 閾値発生回路
２０４、３０４ 判定回路
３０５ アップダウン切り替え回路
４０１、５０１、６０１、７０１ デコード回路
４０２、６０２ デジタル‐アナログ変換回路
４０３、５０２Ａ〜５０２Ｘ、６０３、８０５、８０６ ｎ型ＭＯＳＦＥＴ
４０４、５０６、８０１ ｐ型ＭＯＳＦＥＴ
５０４Ａ〜５０４Ｘ 電流制御ユニット
５０５ 可変電流回路
７０２Ａ〜７０２Ｘ 固定抵抗
７０４Ａ〜７０４Ｘ 抵抗ユニット
８０２ インダクタ
８０３ 可変容量
８０４ ＬＣタンク部
８０７ クロスカップルトランジスタ
８０８、９０２ 二乗回路
８０９、９０３ ローパスフィルタ
８１０、９０５ 比較器
９０１ 差動−単相変換回路
１０１５ 周波数調整回路
１０１６ 周波数判定回路
１１００ 電圧制御発振回路
１１０４ クロスカップルトランジスタ
１１０５ ＬＣタンク

Claims (16)

  1. 発振器とキャリブレーション回路とを有し、
    前記発振器は、
    参照信号を出力する参照信号源を有し、前記参照信号を制御電圧に変換する参照信号源回路と、
    可変抵抗および容量を有し、前記制御電圧の雑音を除去する第１フィルタと、
    前記第１フィルタ通過後の制御電圧を制御電流に変換して出力する第１トランジスタと、
    前記制御電流によって駆動され、出力信号を生成するコア回路と、
    前記出力信号を出力する出力端子と、
    を有し、
    前記キャリブレーション回路は、
    前記発振器の前記出力端子に接続し、前記出力信号が発振しているか否かを検出し、
    前記出力信号の発振を検出するまで、前記参照信号の出力値を第１の範囲の下限値から上限値まで段階的に変化させ、前記制御電流を調整する、
    発振信号生成回路。
  2. 前記キャリブレーション回路は、前記制御電流を、複数の電流値のいずれかに変化させて出力する、
    請求項１に記載の発振信号生成回路。
  3. 前記キャリブレーション回路は、前記参照信号の出力値が前記第１の範囲の上限値まで変更し、かつ、前記出力信号の発振を検出しない場合、前記出力信号の発振を検出するまで、前記可変抵抗の抵抗値を第２の範囲の上限値から下限値まで変化させる、
    請求項１に記載の発振信号生成回路。
  4. 前記キャリブレーション回路は、前記出力信号の発振を検出した場合、前記参照信号の出力値および前記可変抵抗の抵抗値を発振開始条件として記憶する記憶部をさらに有する、
    請求項３に記載の発振信号生成回路。
  5. 前記キャリブレーション回路は、
    前記参照信号の出力値の制御によって前記出力信号の発振を検出した場合、前記出力信号の発振が検出される前記参照信号の出力値のうち、最小値を発振継続条件として記憶し、
    前記可変抵抗の抵抗値の制御によって前記出力信号の発振を検出した場合、前記出力信号の発振が検出される前記可変抵抗の抵抗値のうち、最大値を前記発振継続条件として記憶する、
    請求項４に記載の発振信号生成回路。
  6. 前記キャリブレーション回路は、
    前記出力信号の包絡線振幅を出力する包絡線検出回路と、
    前記包絡線振幅に基づいて、前記出力信号が発振しているか否かを示す検出信号を出力する発振検出回路と、
    前記検出信号に基づいて、前記制御電流の値を示す第１制御信号と、前記第１制御信号の出力先を示す第２制御信号とを出力する制御信号生成回路と、
    前記第１制御信号が示す前記制御電流の値に応じて、前記可変抵抗の抵抗値を制御する抵抗値制御回路と、
    前記第１制御信号が示す前記制御電流の値に応じて、前記参照信号の出力値を制御する参照信号値制御回路と、
    前記第２制御信号に応じて、前記第１制御信号の出力先を前記抵抗値制御回路および前記参照信号値制御回路のいずれか一方に切り替える第１スイッチと、
    を有する、
    請求項３に記載の発振信号生成回路。
  7. 前記制御信号生成回路は、
    前記検出信号が、前記出力信号の発振を検出していないことを示す場合に、カウンタの数を増加させるカウンタ回路と、
    前記カウンタの数と閾値を比較する比較器と、を有し、
    前記カウンタ回路は、前記カウンタの数を示す前記第１制御信号を出力し、
    前記比較器は、前記カウンタの数が前記閾値よりも大きい場合、前記第１制御信号の出力先の変更を示す前記第２制御信号を出力する、
    請求項６に記載の発振信号生成回路。
  8. 前記制御信号生成回路は、
    前記検出信号が、前記出力信号の発振を検出していないことを示す場合に、カウンタの数を増加させ、前記検出信号が、前記出力信号の発振を検出していることを示す場合に、前記カウンタの数を減少させるカウンタ回路と、
    前記カウンタの数と第３の範囲を比較する比較器と、を有し、
    前記カウンタ回路は、前記カウンタの数を示す前記第１制御信号を出力し、
    前記比較器は、前記カウンタの数が前記第３の範囲を外れる場合、前記第１制御信号の出力先の変更を示す前記第２制御信号を出力する、
    請求項６に記載の発振信号生成回路。
  9. 前記可変抵抗は、直列に接続する複数の要素抵抗と、前記複数の要素抵抗のそれぞれと並列に接続する複数の第２のスイッチを有し、
    前記抵抗値制御回路は、前記第１制御信号に基づいて、前記複数の第２のスイッチのＯＮ／ＯＦＦを切替える切替信号を前記複数の第２のスイッチへ出力する、
    請求項６に記載の発振信号生成回路。
  10. 前記可変抵抗は、ゲート端子に入力される抵抗値制御電圧に応じて抵抗値が変化する第２トランジスタを有し、
    前記抵抗値制御回路は、前記第１制御信号に基づいて、前記抵抗値制御電圧の大きさを示す制御信号を前記第２トランジスタへ出力する、
    請求項６に記載の発振信号生成回路。
  11. 前記参照信号源は、
    ゲート端子に入力される電流値制御電圧に応じて出力される参照電流の値が変化する第３トランジスタを有する参照電流源と、
    前記参照電流を電圧に変換し、前記変換された電圧を前記制御電圧として出力する第４トランジスタと、を有し、
    前記参照信号値制御回路は、前記第１制御信号に基づいて、前記電流値制御電圧の大きさを示す制御信号を前記参照信号源へ出力する、
    請求項６に記載の発振信号生成回路。
  12. 前記参照信号源は、
    参照電流源と第５トランジスタとを有し、
    前記参照電流源は、
    互いに並列に設けられ、それぞれが所定の値の電流を出力する複数の第６トランジスタと、前記複数の第６トランジスタのそれぞれの接続を切替える複数の第３のスイッチとを有し、
    前記複数の第３のスイッチによって接続される少なくとも１つ以上の第６トランジスタからの電流を参照電流として出力し、
    前記第５トランジスタは、
    前記参照電流を電圧に変換し、前記変換した電圧を前記制御電圧として出力し、
    前記参照信号値制御回路は、
    前記第１制御信号に基づいて、前記複数の第３のスイッチのＯＮ／ＯＦＦを切替える切替信号を用いて、前記参照電流の値を制御する、
    請求項６に記載の発振信号生成回路。
  13. 前記発振器は、正相信号と逆相信号とを含む差動の出力信号を出力し、
    前記包絡線検出回路は、
    前記正相信号と前記逆相信号のいずれか一方を２乗して正の出力を生成し、前記正相信号と前記逆相信号を乗算して負の出力を生成する２乗回路と、
    前記正の出力と前記負の出力から直流成分を通過させる第２フィルタと、を有し、
    前記発振検出回路は、
    前記正の出力の直流成分と前記負の出力の直流成分とが異なる場合に、前記差動の出力信号が発振していることを示す前記検出信号を出力する、
    請求項６に記載の発振信号生成回路。
  14. 前記発振器は、単相の出力信号を出力し、
    前記包絡線検出回路は、
    前記単相の出力信号を２乗する２乗回路と、
    前記２乗した単相の出力信号から直流成分を通過させる第３フィルタと、を有し、
    前記発振検出回路は、
    前記第３フィルタを通過した前記単相の出力信号の直流成分と所定の判定値とを比較し、前記単相の出力信号の直流成分が前記所定の判定値より大きい場合に、前記単相の出力信号が発振していることを示す前記検出信号を出力する、
    請求項６に記載の発振信号生成回路。
  15. 前記容量は、固定容量である、
    請求項１に記載の発振信号生成回路。
  16. 前記コア回路は、容量値が可変の可変容量を有し、
    前記キャリブレーション回路は、
    前記出力信号の発振周波数を調整する制御信号を出力する周波数調整回路と、
    前記出力信号の発振周波数が所望の周波数であるか否かを判定する周波数判定回路と、
    を更に有し、
    前記周波数判定回路は、前記発振周波数が所望の周波数でないと判定する場合、前記可変容量の容量値を変更する、
    請求項１に記載の発振信号生成回路。
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