JP2015149708A - デジタル式デューティサイクル補正回路及び方法 - Google Patents
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Abstract
【解決手段】回路は、発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成する調整ユニットと、調整後発振信号をサンプリングするサンプリングユニットとを含む。回路は、ローレベルにある調整後発振信号のサンプルの数及びハイレベルにある調整後発振信号のサンプルの数のインジケーションを生成し、調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いてインジケーションを調整する計数ユニットを更に含んでよい。回路は、インジケーションと比較カウントとの比較に基づき調整信号を生成する比較及びフィルタリングユニットを更に含んでよい。インジケーションは、発振信号のデューティサイクルが調整可能であるように調整されてよい。
【選択図】図1
Description
(付記1)
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記発振信号の前記デューティサイクルが1よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき前記調整信号を生成するよう構成される比較及びフィルタリングユニットと
を有するデジタル式デューティサイクル補正回路。
(付記2)
前記発振信号は、第1及び第2の相補信号を含む差動信号である、
付記1に記載のデジタル式デューティサイクル補正回路。
(付記3)
前記サンプリングユニットは、単一のレジスタを用いて、調整された第1及び第2の相補信号をサンプリングするよう構成される、
付記2に記載のデジタル式デューティサイクル補正回路。
(付記4)
前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットにより出力されるカウントであり、該カウントは、前記第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記第2の相補信号が前記ハイレベルでサンプリングされる場合に減る、
付記3に記載のデジタル式デューティサイクル補正回路。
(付記5)
前記カウントは、前記調整後発振信号の前記デューティサイクルが前記所望のデューティサイクルである場合に前記計数ユニットの中央値で安定又はその周囲でディザする、
付記4に記載のデジタル式デューティサイクル補正回路。
(付記6)
前記サンプリングユニットは、前記調整後発振信号の発振レートよりも低いサンプリングレートで前記調整後発振信号をサンプリングするよう構成される、
付記1に記載のデジタル式デューティサイクル補正回路。
(付記7)
前記比較及びフィルタリングユニットは、前記インジケーションが前記比較カウントよりも多い場合に第1の信号をアサートし、前記インジケーションが前記比較カウントよりも少ない場合に第2の信号をアサートするよう構成される比較回路を含む、
付記1に記載のデジタル式デューティサイクル補正回路。
(付記8)
前記比較及びフィルタリングユニットは、前記比較回路へ結合され、前記第1の信号及び前記第2の信号に基づき前記調整信号を生成するよう構成されるデジタルフィルタを更に含む、
付記7に記載のデジタル式デューティサイクル補正回路。
(付記9)
前記デジタルフィルタは、前記サンプリングユニットのサンプリングレートよりも遅くクロック制御される、
付記8に記載のデジタル式デューティサイクル補正回路。
(付記10)
前記調整後発振信号のデューティサイクルが前記所望のデューティサイクルに近い場合に前記第1の信号及び前記第2の信号に基づきロッキング信号を生成し、該ロッキング信号を前記デジタルフィルタへ送信するよう構成されるロック検出器を更に有し、
前記デジタルフィルタは、前記ロッキング信号を受信した後に、前記第1の信号及び前記第2の信号を無視して、前記調整信号を保持するよう構成される、
付記8に記載のデジタル式デューティサイクル補正回路。
(付記11)
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき比較信号を生成するよう構成される比較回路と、
前記調整後発振信号のデューティサイクルが前記調整後発振信号の所望のデューティサイクルに近い場合を決定し、該決定に基づきロッキング信号を生成するよう構成されるロック検出器と、
前記ロッキング信号が第1の値である場合に前記比較信号に基づき前記調整信号を生成し、前記ロッキング信号が第2の値である場合に以前に生成された調整信号を保持するよう構成されるデジタルフィルタと
を有するデジタル式デューティサイクル補正回路。
(付記12)
前記デジタルフィルタは、前記調整後発振信号をサンプリングするために前記サンプリングユニットによって使用されるサンプリングレートよりも遅くクロック制御される、
付記11に記載のデジタル式デューティサイクル補正回路。
(付記13)
前記サンプリングレートは、前記調整後発振信号の発振レートよりも低い、
付記12に記載のデジタル式デューティサイクル補正回路。
(付記14)
前記調整後発振信号は、調整された第1及び第2の相補信号を含む差動クロック信号であり、前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットによって出力されるカウントであり、該カウントは、前記調整された第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第2の相補信号が前記ハイレベルでサンプリングされる場合に減り、前記カウントは、前記デューティサイクル変更信号によってバイアスをかけられる、
付記12に記載のデジタル式デューティサイクル補正回路。
(付記15)
ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成し、
前記調整後発振信号をサンプリングし、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、
前記発振信号の前記デューティサイクルが1よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整し、
前記インジケーションを比較カウントと比較し、
前記インジケーションと前記比較カウントとの前記比較に基づき前記調整信号を生成する
発振信号のデューティサイクルを補正する方法。
(付記16)
前記調整後発振信号は、前記調整後発振信号の発振レートよりも低いサンプリングレートでサンプリングされる、
付記15に記載の方法。
(付記17)
前記調整後発振信号は、調整された第1及び第2の相補信号を含む差動クロック信号であり、前記調整後発振信号のレベルをサンプリングすることは、前記調整された第1及び第2の相補信号のレベルをサンプリングすることを含む、
付記15に記載の方法。
(付記18)
前記インジケーションは、前記調整された第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第2の相補信号が前記ハイレベルでサンプリングされる場合に減るカウントである、
付記17に記載の方法。
(付記19)
前記インジケーションは、カウンタによって生成され、
当該方法は、前記カウンタの計数範囲に基づき前記比較カウントを決定することを更に有する、
付記17に記載の方法。
(付記20)
前記調整後発振信号のデューティサイクルが前記調整後発振信号の前記所望のデューティサイクルに近い場合に前記調整信号を固定することを更に有する
付記15に記載の方法。
108,208,408 発振信号
110,210,300,410 調整ユニット
112,212,412 調整後発振信号
122,222 サンプリングユニット
126,226 計数ユニット
128,228 インジケーション
130,230 比較及びフィルタリングユニット
132,238,472 調整信号
142,242,424,482 分周器
232,450 比較回路
236,470 デジタルフィルタ
260,460 ロック検出器
262,462 ロッキング信号
414,490 マルチプレクサ
416 レジスタ
418,420 ANDゲート
432 ORゲート
440 カウンタ
442 カウント信号
491 設定調整信号
492 バイナリコンバータ
496 変換後調整信号
Claims (20)
- ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記発振信号の前記デューティサイクルが1よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき前記調整信号を生成するよう構成される比較及びフィルタリングユニットと
を有するデジタル式デューティサイクル補正回路。 - 前記発振信号は、第1及び第2の相補信号を含む差動信号である、
請求項1に記載のデジタル式デューティサイクル補正回路。 - 前記サンプリングユニットは、単一のレジスタを用いて、調整された第1及び第2の相補信号をサンプリングするよう構成される、
請求項2に記載のデジタル式デューティサイクル補正回路。 - 前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットにより出力されるカウントであり、該カウントは、前記第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記第2の相補信号が前記ハイレベルでサンプリングされる場合に減る、
請求項3に記載のデジタル式デューティサイクル補正回路。 - 前記カウントは、前記調整後発振信号の前記デューティサイクルが前記所望のデューティサイクルである場合に前記計数ユニットの中央値で安定又はその周囲でディザする、
請求項4に記載のデジタル式デューティサイクル補正回路。 - 前記サンプリングユニットは、前記調整後発振信号の発振レートよりも低いサンプリングレートで前記調整後発振信号をサンプリングするよう構成される、
請求項1に記載のデジタル式デューティサイクル補正回路。 - 前記比較及びフィルタリングユニットは、前記インジケーションが前記比較カウントよりも多い場合に第1の信号をアサートし、前記インジケーションが前記比較カウントよりも少ない場合に第2の信号をアサートするよう構成される比較回路を含む、
請求項1に記載のデジタル式デューティサイクル補正回路。 - 前記比較及びフィルタリングユニットは、前記比較回路へ結合され、前記第1の信号及び前記第2の信号に基づき前記調整信号を生成するよう構成されるデジタルフィルタを更に含む、
請求項7に記載のデジタル式デューティサイクル補正回路。 - 前記デジタルフィルタは、前記サンプリングユニットのサンプリングレートよりも遅くクロック制御される、
請求項8に記載のデジタル式デューティサイクル補正回路。 - 前記調整後発振信号のデューティサイクルが前記所望のデューティサイクルに近い場合に前記第1の信号及び前記第2の信号に基づきロッキング信号を生成し、該ロッキング信号を前記デジタルフィルタへ送信するよう構成されるロック検出器を更に有し、
前記デジタルフィルタは、前記ロッキング信号を受信した後に、前記第1の信号及び前記第2の信号を無視して、前記調整信号を保持するよう構成される、
請求項8に記載のデジタル式デューティサイクル補正回路。 - ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成するよう構成される調整ユニットと、
前記調整後発振信号をサンプリングするよう構成されるサンプリングユニットと、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、且つ、前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整するよう構成される計数ユニットと、
前記インジケーションと比較カウントとの比較に基づき比較信号を生成するよう構成される比較回路と、
前記調整後発振信号のデューティサイクルが前記調整後発振信号の所望のデューティサイクルに近い場合を決定し、該決定に基づきロッキング信号を生成するよう構成されるロック検出器と、
前記ロッキング信号が第1の値である場合に前記比較信号に基づき前記調整信号を生成し、前記ロッキング信号が第2の値である場合に以前に生成された調整信号を保持するよう構成されるデジタルフィルタと
を有するデジタル式デューティサイクル補正回路。 - 前記デジタルフィルタは、前記調整後発振信号をサンプリングするために前記サンプリングユニットによって使用されるサンプリングレートよりも遅くクロック制御される、
請求項11に記載のデジタル式デューティサイクル補正回路。 - 前記サンプリングレートは、前記調整後発振信号の発振レートよりも低い、
請求項12に記載のデジタル式デューティサイクル補正回路。 - 前記調整後発振信号は、調整された第1及び第2の相補信号を含む差動クロック信号であり、前記計数ユニットによって生成される前記インジケーションは、前記計数ユニットによって出力されるカウントであり、該カウントは、前記調整された第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第2の相補信号が前記ハイレベルでサンプリングされる場合に減り、前記カウントは、前記デューティサイクル変更信号によってバイアスをかけられる、
請求項12に記載のデジタル式デューティサイクル補正回路。 - ローレベルとハイレベルとの間で発振するよう構成される発振信号のデューティサイクルを調整信号に基づき調整して、調整後発振信号を生成し、
前記調整後発振信号をサンプリングし、
前記ローレベルにある前記調整後発振信号のサンプルの数及び前記ハイレベルにある前記調整後発振信号のサンプルの数のインジケーションを生成し、
前記発振信号の前記デューティサイクルが1よりも多い値に調整可能であるように前記調整後発振信号の所望のデューティサイクルに基づき選択可能なデューティサイクル変更信号を用いて前記インジケーションを調整し、
前記インジケーションを比較カウントと比較し、
前記インジケーションと前記比較カウントとの前記比較に基づき前記調整信号を生成する
発振信号のデューティサイクルを補正する方法。 - 前記調整後発振信号は、前記調整後発振信号の発振レートよりも低いサンプリングレートでサンプリングされる、
請求項15に記載の方法。 - 前記調整後発振信号は、調整された第1及び第2の相補信号を含む差動クロック信号であり、前記調整後発振信号のレベルをサンプリングすることは、前記調整された第1及び第2の相補信号のレベルをサンプリングすることを含む、
請求項15に記載の方法。 - 前記インジケーションは、前記調整された第1の相補信号が前記ハイレベルでサンプリングされる場合に増え、前記調整された第2の相補信号が前記ハイレベルでサンプリングされる場合に減るカウントである、
請求項17に記載の方法。 - 前記インジケーションは、カウンタによって生成され、
当該方法は、前記カウンタの計数範囲に基づき前記比較カウントを決定することを更に有する、
請求項17に記載の方法。 - 前記調整後発振信号のデューティサイクルが前記調整後発振信号の前記所望のデューティサイクルに近い場合に前記調整信号を固定することを更に有する
請求項15に記載の方法。
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