CN101807882B

CN101807882B - 信号接收装置及频率判定电路

Info

Publication number: CN101807882B
Application number: CN 200910004127
Authority: CN
Inventors: 李卓鑫; 叶宗立
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2009-02-12
Filing date: 2009-02-12
Publication date: 2012-12-12
Anticipated expiration: 2029-02-12
Also published as: CN101807882A

Abstract

信号接收装置及频率判定电路。该信号接收装置，适用于接收一具有多个位且支持一第一类基底频率或是支持一第二类基底频率的待判定信号，并输出一类别指示以指示该待判定信号支持该第一类基底频率还是该第二类基底频率，该信号接收装置包含：一计数器，包括一累加单元，该累加单元对一操作时钟的周期计次而得到一位计数；及一频率判定电路，根据前一类别指示的值，将该位计数与一第一设定值比较或将该位计数与一第二设定值比较，并基于比较结果判断是否更新该类别指示的值。此外，一种频率判定电路也被公开。

Description

信号接收装置及频率判定电路

技术领域

本发明涉及一种频率判别技术，特别是指一种应用于SPDIF(Sony/Philips Digital Interconnect Format，索尼/飞利浦数字内部连接格式)信号的信号接收装置及频率判定电路。

背景技术

SPDIF信号是一种数字传输信号，主要支持两大类基底频率，分别是48K基底频率(例如：48KHz、96KHz、192KHz)和44.1K基底频率(例如：44.1KHz、88.2KHz、176.4KHz)。由于这两类基底的频率相当接近，所以频率判别在接收过程中显得格外重要。

已知频率判别方式是采用二分法，也就是利用一计数器(Counter)去计算在一固定时间内的位数目，如果是位数目大于一相关于46K基底频率的参考值，则输出一判定为48K基底频率的类别指示以利于后续的音频处理，反之为44.1K基底频率。其中，SPDIF信号所定义的一帧包括二个子帧，而每一子帧具有32位。

但是，基于传输通道的干扰(例如电磁效应)，且传送端和接收端使用的时钟频率未必一致，所以经常造成接收端所接收的信号在46K基底频率附近跳动。当二分法判定所得的基底频率变动时，将使得该类别指示呈现与目前基底频率脱锁(unlock)的状态，然后再呈现与另一基底频率锁定(lock)的状态，且会忽略变动过程中的数据。如果是跳动频繁，类别指示甚至会持续脱锁状态或是无法达到锁定状态。

发明内容

因此，本发明的目的，即在提供一种可以持续锁定信号并避免数据遗漏的信号接收装置及频率判定电路。

于是，本发明信号接收装置，适用于接收一具有多个位且支持一第一类基底频率或是支持一第二类基底频率的待判定信号，并输出一类别指示以指示该待判定信号支持该第一类基底频率还是该第二类基底频率，该信号接收装置包含：一计数器，包括一累加单元，该累加单元对一操作时钟的周期计次而得到一位计数；及一频率判定电路，根据前一类别指示的值，将该位计数与一第一设定值比较或将该位计数与一第二设定值比较，并基于比较结果判断是否更新该类别指示的值。

而本发明频率判定电路，适用于以一操作时钟来分析一具有多个位且支持一第一类基底频率或是支持一第二类基底频率的待判定信号，并适用于接收一表示在一定时间内所涵盖的操作时钟周期个数的位计数，该频率判定电路包括：一寄存器，以该操作时钟来运作，而输出一提示该待判定信号支持该第一类基底频率还是该第二类基底频率的类别指示；一第一比较器，比较该位计数和一第一设定值；一第二比较器，比较该位计数和一第二设定值；及一第一多工器，参考前一类别指示来选择将该第一比较器或该第二比较器的比较结果输出，以提供该寄存器更新该类别指示的依据。

附图说明

图1是一方块图，说明本发明信号接收装置的一实施例；

图2是一时序图，说明操作时钟的在参考时钟和分频后时钟的关系；

图3是一示意图，说明本实施例的频率判定电路的作动原理；及

图4是一方块图，说明本发明信号接收装置的另一实施例。

【主要元件符号说明】

100 信号接收装置

200 信号接收装置

1 比特率恢复电路

2 计数器

21 累加单元

22 暂存单元

23 分频器

3 频率判定电路

31 第一比较器

32 第二比较器

33 第三比较器

34 第一多工器

35 第二多工器

36 寄存器

5 计数器

6 频率判定电路

67 第三多工器

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一实施例的详细说明中，将可清楚的呈现。

本发明信号接收装置的一实施例适用于接收一具有多个位的待判定信号且输出一利于音频处理的类别指示。本例中，该待判定信号是一SPDIF信号，主要支持第一类(48K)基底频率和第二类(44.1K)基底频率。当该类别指示为1时，代表判定出该SPDIF信号具有第一类基底频率；当该类别指示为0时，代表判定出该SPDIF信号具有第二类基底频率。

参阅图1，本实施例包含一比特率恢复(bit-rate recovery)电路1、一计数器2和一频率判定电路3。该计数器2包括一累加单元21和一暂存单元22。该频率判定电路3包括一第一比较器31、一第二比较器32、一第三比较器33、一第一多工器34、一第二多工器35及一寄存器36。而这些元件的耦接关系如图1中所示。

本发明信号接收装置100能区别第一类基底频率和第二类基底频率的格式，例如：区别48KHz和44.1KHz、区别96KHz和88.2KHz、区别192KHz和176.4KHz。在此，先说明48KHz和44.1KHz的区别判断原理。

该比特率恢复电路1自该SPDIF信号分离出一恢复时钟，以供该累加单元21和该寄存器36作为操作时钟的用途。该比特率恢复电路1还会在操作时钟频率锁定时发出一呈现1值的锁定信息，此时该操作时钟的频率相当于SPDIF信号的比特率。

在该计数器2中，该累加单元21在一参考时钟的高电位期间对该操作时钟的周期(即频率的倒数)计次来得到一周期计次信号。该暂存单元22会暂存该周期计次信号，并在参考时钟的每个上升沿将该周期计次信号输出，以得到一位计数。其中，该参考时钟的频率低于该操作时钟的频率(如图2)。

在该频率判定电路3中，该第一比较器31、该第二比较器32和该第三比较器33分别比较该位计数的于一第一设定值SET1、一第二设定值SET2和一第三设定值SET3的大小关系。在一实施例中，第一设定值SET1是参考时钟的高电位期间内所涵盖的47KHz时钟周期个数，第二设定值SET2是45KHz时钟周期个数，第三设定值SET3是46KHz时钟周期个数。而该第一多工器34是受前一类别指示控制，该第二多工器35是受该锁定信息控制，且该寄存器36会依据该第二多工器35来输出类别指示。

参阅图1和图3，当该比特率恢复电路1发现该操作时钟频率尚未锁定时，会发出0值的锁定信息，且该第二多工器35受该锁定信息控制而将该第三比较器33的结果当作输出。如果是该位计数大于第三设定值SET3，类别指示会呈现代表48K基底频率的1值；若是该位计数不大于第三设定值SET3，类别指示会呈现代表44.1K基底频率的0值(如图3的点虚线)。

当该比特率恢复电路1发现该操作时钟频率锁定时，会发出1值的锁定信息，且该第二多工器35受该锁定信息控制而将该第一多工器34的结果当作输出。此时，该第一多工器34会参考前一类别指示来选择输出该第一比较器31或该第二比较器32的比较结果。当前一类别指示为1，则直到该第二比较器32检测发现位计数小于第二设定值SET2，该第一多工器34才令该寄存器36输出代表44.1K基底频率的0值(如图3的实线)，否则会一直维持在原先类别指示值(1值)。当前一类别指示为0，则直到该第一比较器31检测发现位计数大于第一设定值SET1，该第一多工器34才令该寄存器36输出代表48K基底频率的1值(如图3的虚线)，否则会一直维持在原先类别指示值(0值)。

因此，该频率判定电路3能通过位计数的比较来提高类别指示的变动门槛，使得类别指示的锁定时间相较于已知技术延长许多，而避免了已知那样跳动频繁而造成类别指示持续处于脱锁状态或无法到达锁定状态，因此本发明也连带降低了因为变动过程而忽略的数据量。

回归参阅图2，在前述48KHz和44.1KHz的判断中，该计数器2是利用一参考时钟的高电位与上升沿来得到位计数。而进行96KHz和88.2KHz的判断之前，该计数器2是以一分频器23先将该参考时钟的频率除半来得到一分频后时钟，以供该累加单元21在该分频后时钟的高电位期间对该操作时钟的周期计次来得到该周期计次信号。接着，该暂存单元22会于该分频后时钟的每个上升沿将该周期计次信号输出，以得到该位计数。

同理，可采用频率相当于1/4参考时钟的时钟来处理192KHz和176.4KHz的判断。在此作法中，频率判定电路3所选用的这些设定值SET1、SET2、SET3可以不随基底频率的倍数而改变。

关于计数器2和频率判定电路3，除了上文说明的实施例，当然也可选用其他方式。例如：不论哪一种判断都采用同一时钟来计次，并使这些设定值SET1、SET2、SET3随着基底频率的倍数而增加，也能达到相同功效。

此外，在信号接收装置200的另一实施例(如图4)中，该计数器5也可省略该暂存单元22和该分频器23，并在频率判定电路6的第二多工器35与寄存器36之间增加一第三多工器67。当参考时钟为高电位时，维持类别指示；当参考时钟为低电位时，寄存器36才根据第二多工器35输出对应的类别指示。

再者，值得注意的是，上述实施例中的频率判定电路3、6可独立出于信号接收装置100、200。

综上所述，本发明信号接收装置100、200能通过改变这些设定值SET1、SET2、SET3来调整频率判定电路3、6令类别指示更动的条件，使得可容忍频率变动范围较已知增大许多，因而能持续锁定类别指示并避免数据遗漏，故确实能达成本发明的目的。

惟以上所述者，仅为本发明的优选实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明权利要求书及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。

Claims

1.一种信号接收装置，适用于接收一具有多个位且支持一第一类基底频率或是支持一第二类基底频率的待判定信号，并输出一类别指示以指示该待判定信号支持该第一类基底频率还是该第二类基底频率，该信号接收装置包含：

一计数器，包括一累加单元，该累加单元对一操作时钟的周期计次而得到一位计数；及

一频率判定电路，根据前一类别指示的值，将该位计数与一第一设定值比较或将该位计数与一第二设定值比较，并基于比较结果判断是否更新该类别指示的值。

2.根据权利要求1所述的信号接收装置，该第一类基底频率大于该第二类基底频率且该第一设定值大于该第二设定值，其中：

当前一类别指示指出该待判定信号支持该第一类基底频率时，该频率判定电路将该位计数与该第二设定值比较，并在该位计数小于该第二设定值时，更改该类别指示的值，否则会维持该类别指示的值不变；

且当前一类别指示指出该待判定信号支持该第二类基底频率时，该频率判定电路将该位计数与该第一设定值比较，并在该位计数大于该第一设定值时，更改该类别指示的值，否则会维持该类别指示的值不变。

3.根据权利要求1所述的信号接收装置，其中，该频率判定电路包括：

一第一比较器，用来比较该位计数和该第一设定值；

一第二比较器，用来比较该位计数和该第二设定值；以及

一第一多工器，用来参考前一类别指示来选择将该第一比较器或该第二比较器的比较结果送往一寄存器。

4.根据权利要求3所述的信号接收装置，其中：

当前一类别指示为第一类基底频率，该第一多工器是直到该第二比较器检测发现该位计数小于该第二设定值，才令该寄存器输出代表第二类基底频率的值；

当前一类别指示为第二类基底频率，该第一多工器是直到该第一比较器检测发现该位计数大于该第一设定值，才令该寄存器输出代表第一类基底频率的值。

5.根据权利要求1所述的信号接收装置，还包含一比特率恢复电路，自该待判定信号分离出该操作时钟来供该累加单元和该频率判定电路使用，且发出一显示该操作时钟的锁频状态的锁定信息。

6.根据权利要求5所述的信号接收装置，其中，该频率判定电路包括：

一第一比较器，用来比较该位计数和该第一设定值；

一第二比较器，用来比较该位计数和该第二设定值；

一第三比较器，用来比较该位计数和一第三设定值；

一第一多工器，根据前一类别指示而将该第一比较器和该第二比较器的其中一比较结果输出；及

一第二多工器，受该锁定信息控制来选择将该第一多工器或该第三比较器的输出送往一寄存器。

7.根据权利要求6所述的信号接收装置，其中，在该锁定信息显示未锁定的情况下，该第二多工器将该第三比较器的结果当作输出；

当该位计数大于该第三设定值，该类别指示会呈现代表第一类基底频率的值；

当该位计数不大于该第三设定值，该类别指示会呈现代表第二类基底频率的值。

8.根据权利要求6所述的信号接收装置，其中，在该锁定信息显示锁定的情况下，该第二多工器将该第一多工器的结果当作输出；

9.根据权利要求1所述的信号接收装置，其中，该计数器还包括：

一分频器，用来对参考时钟进行分频以得到一分频后时钟，以供该累加单元在该分频后时钟的高电位期间对该操作时钟的周期计次来得到一周期计次信号；以及

一暂存单元，暂存该周期计次信号，并在该分频后时钟的每个上升沿将该周期计次信号输出，以得到该位计数。

10.根据权利要求1所述的信号接收装置，其中，该频率判定电路包括一第三多工器，当参考时钟为高电位时，该频率判定电路受该第三多工器控制而维持该类别指示，当该参考时钟为低电位时，该频率判定电路受该第三多工器控制而根据该位计数、该第一设定值和该第二设定值的大小关系来改变该类别指示。

11.根据权利要求1所述的信号接收装置，其中，该信号接收装置所接收的该待判定信号是索尼/飞利浦数字内部连接格式SPDIF。

12.一种频率判定电路，适用于以一操作时钟来分析一具有多个位且支持一第一类基底频率或是支持一第二类基底频率的待判定信号，并适用于接收一表示在一定时间内所涵盖的操作时钟周期个数的位计数，该频率判定电路包括：

一寄存器，以该操作时钟来运作，而输出一提示该待判定信号支持该第一类基底频率还是该第二类基底频率的类别指示；

一第一比较器，比较该位计数和一第一设定值；

一第二比较器，比较该位计数和一第二设定值；及

一第一多工器，参考前一类别指示来选择将该第一比较器或该第二比较器的比较结果输出，以提供该寄存器更新该类别指示的依据。

13.根据权利要求12所述的频率判定电路，其中：

当前一类别指示为第一类基底频率，该第一多工器是直到该第二比较器检测发现位计数小于该第二设定值，才令该寄存器输出代表第二类基底频率的值；

当前一类别指示为第二类基底频率，该第一多工器是直到该第一比较器检测发现位计数大于该第一设定值，才令该寄存器输出代表第一类基底频率的值。

14.根据权利要求12所述的频率判定电路，还适用于接收一显示该操作时钟的锁频状态的锁定信息，该频率判定电路还包括：

一第三比较器，用以比较该位计数和一第三设定值；及

一第二多工器，受该锁定信息控制来选择将该第一多工器或该第三比较器的输出送往该寄存器。

15.根据权利要求14所述的频率判定电路，其中，在该锁定信息显示未锁定的情况下，该第二多工器将该第三比较器的结果当作输出；

16.根据权利要求14所述的频率判定电路，其中，在该锁定信息显示锁定的情况下，该第二多工器将该第一多工器的结果当作输出；

17.根据权利要求12所述的频率判定电路，还适用于接收一参考时钟，还包括一第三多工器，当该参考时钟为高电位时，该寄存器受该第三多工器控制而维持该类别指示，当该参考时钟为低电位时，该寄存器受该第三多工器控制而根据该第一多工器的输出来改变该类别指示。

18.根据权利要求12所述的频率判定电路，其中，该频率判定电路所分析的该待判定信号是索尼/飞利浦数字内部连接格式SPDIF。