CN2606387Y

CN2606387Y - 一种在智能卡中的时钟频率判定电路

Info

Publication number: CN2606387Y
Application number: CN 03228928
Authority: CN
Inventors: 尚为兵; 朱晓伟; 印义言
Original assignee: HUAYUAN MICRO ELECTRONIC TECHNOLOGY Co Ltd SHANGHAI
Current assignee: HUAYUAN MICRO ELECTRONIC TECHNOLOGY Co Ltd SHANGHAI
Priority date: 2003-02-20
Filing date: 2003-02-20
Publication date: 2004-03-10
Anticipated expiration: 2013-02-20

Abstract

本实用新型一种在智能卡中的时钟频率判定电路，主要由两个计数器和两个比较电路组成。一个计数器为标准计数器第一计数器(2)，工作在参考时钟频率上，参考时钟频率约为7.8MHz，标准计数器的宽度为7比特，计数范围可从0计数到127。另一个计数器第二计数器(3)对输入时钟计数。比较电路为组合电路，在特定的时间点上将比较结果采样到寄存器第一比较频率寄存器(5)和第二比较频率寄存器(6)中。比较结果维持到下一次复位器(1)复位信号采样行动前。本实用新型的电路由数字电路电路组成，规模简单，抗干扰能力较好。

Description

一种在智能卡中的时钟频率判定电路

技术领域

本实用新型涉及一种在集成电路中的时钟频率判定电路，尤其是在智能卡中的时钟频率判定电路。

背景技术

作为现代半导体技术及计算机技术最新发展的一个典型成果的智能卡(CPU卡)，在一个大约0.3立方毫米的半导体晶片上，不仅集成了功能复杂的微处理器，而且还配置了容量极大、类型不同的存储器和逻辑控制电路。这使得智能卡具有更严密的数据安全性，更加广泛的应用灵活性和更加强大的功能扩展性。

CPU需要一个时钟源进行操作，时钟频率在6MHz与12MHz之间。这个时钟可由外接晶体和内部电路构成的晶体振荡器产生，也可以由外部时钟直接提供。其内部振荡器电路，它是一个单级的线性反相器，其反相器与外部晶体构成一个并联谐振晶体振荡器。外接电容器一般可取30pF。晶体提供的时钟信号，经过3分频电路产生3个不同相位的内部时钟，3个振荡器周期构成1个状态周期，它是CPU操作基本时间单位。其占空比皆为33％，CPU的内部操作大部分都与三者之一同步。

在CPU卡中，由于内部含有EEPROM，它的控制信号具有时间上的限制，因而时钟频率必须具有一个上限和一个下限值，用来保证产生的控制信号满足要求，使电路能够正常工作。

现有技术中，为了达到频率判定的目的，有些电路运用了时钟信号对晶体管的控制作用，持续对电容进行充电和放电，然后运用比较器根据电容上的电压和从电源产生的恒定参考电压相比较，高/低判定电路根据比较器电路的输出信号来判定时钟信号频率是高于还是低于参考频率。

在一般的时钟频率保护电路中，在芯片中设计了两个频率比较器。如果时钟频率低于500KHz时，将产生一个中断信号，使随时机字控制寄存器(RDWCON)的FQ位置位。CPU在检测到这一状态后，将转入相应的应急处理。如果频率超过10MHz，复位线被置低，并一直保持着这一状态。只有当频率返回到正常值时，复位线才被释放。

这种电路具有相当高的精度，但由于使用了比较器、基准电路等模拟电路，因而使得其电路实现比较复杂。

发明内容

本实用新型提供一种在智能卡中的时钟频率判定电路，旨在解决判断时钟频率的电路比较复杂的技术问题。

本实用新型的在智能卡中的时钟频率判定电路，包括复位器，第一计数器，第二计数器，溢出标志寄存器，第一比较频率寄存器，第二比较频率寄存器，所述复位器的输出的第一端与所述第一计数器，溢出标志寄存器，第一比较频率寄存器，第二比较频率寄存器的输入的第一端耦合在一起，输出的第二端与第一计数器，溢出标志寄存器的输入的第二端耦合在一起，同时与第二计数器的输入端连接；所述第一计数器的输出第一端与第一比较频率寄存器和第二比较频率寄存器的输入第二端耦合在一起，输出的第二端与复位器的输入端连接；所述溢出标志寄存器的输出端与第一比较频率寄存器和第二比较频率寄存器的输入第三端耦合在一起；所述第二计数器的输出第一端与第一比较频率寄存器和第二比较频率寄存器的输入第四端耦合在一起，输出第二端与溢出标志寄存器的输入的第三端连接。

本实用新型的有益效果为：判断时钟频率的电路由数字电路电路组成，规模简单，抗干扰能力较好。

附图说明

图1是电路框图；

图2是电路线路图。

图中：复位器1 第一计数器2 第二计数器3 溢出标志寄存器4第一比较频率寄存器5 第二比较频率寄存器6 比较寄存器7 与门11

具体实施方式

下面结合附图对本实用新型作进一步说明：

如图1所示：本实用新型的在智能卡中的时钟频率判定电路包括复位器1，第一计数器2，第二计数器3，溢出标志寄存器4，第一比较频率寄存器5，第二比较频率寄存器6，所述复位器1的输出的第一端与所述第一计数器2，溢出标志寄存器4，第一比较频率寄存器5，第二比较频率寄存器6的输入的第一端耦合在一起，输出的第二端与第一计数器2，溢出标志寄存器4的输入的第二端耦合在一起，同时与第二计数器3的输入端连接；所述第一计数器2的输出第一端与第一比较频率寄存器5和第二比较频率寄存器6的输入第二端耦合在一起，输出的第二端与复位器1的输入端连接；所述溢出标志寄存器4的输出端与第一比较频率寄存器5和第二比较频率寄存器6的输入第三端耦合在一起；所述第二计数器3的输出第一端与第一比较频率寄存器5和第二比较频率寄存器6的输入第四端耦合在一起，输出第二端与溢出标志寄存器4的输入的第三端连接。

由于要同时判定时钟频率是否高于上限值还是低于下限值，在本实用新型中能有检测时钟频率是否处于允许频率段的功能，若不处于允许频率段范围内，时钟频率判定电路给出报警信号。于是，其它电路就可根据这些报警信号，判断是否继续进行操作，进而保护某些电路。

假设用f_x表示输入时钟的频率，f_s表示参考时钟的频率。当参考时钟从0计数到127时，那么在同样的时间，输入时钟将从0计数到x。那么就有：

x = 127 \cdot \frac{f_{x}}{f_{s}}

.............公式1

参考时钟频率f_s确定以后，x与输入时钟频率f_x成正比。我们检测时钟频率的高低就转换为比较数据x与某参考值的大小。下表是两者的关系。

f_x X

＜500KHz ＜8

＞7.8MHz ＞128

＞15.6MHz ＞256

本实用新型所涉及的时钟频率判定电路可以方便地完成输入时钟和参考时钟的比较；输入时钟有一个窗口，当其频率高于参考电压或低于某一值时，均给出报警。当频率高于参考时钟时，由上面介绍的公式可知，在相同的时间里(即当第一计数器2从0计到127时)x的值大于128，此时设置第一比较频率寄存器5为0，产生报警信号。当频率过低，如频率低于500KHz，当第一计数器2计到127时，x的值小于8时，本实用新型给出报警信号，设置第二比较频率寄存器6为低电平。

本实用新型主要由两个计数器和两个比较电路组成。一个计数器为标准计数器第一计数器2，工作在参考时钟频率上，参考时钟频率约为7.8MHz，标准计数器的宽度为7比特，计数范围可从0计数到127。另一个计数器第二计数器3对输入时钟计数。比较电路为组合电路，在特定的时间点上将比较结果采样到寄存器第一比较频率寄存器5和第二比较频率寄存器6中。比较结果维持到下一次采样行动前。

在复位器1复位信号的作用下，第一计数器2和第二计数器3均被复位为0，然后分别对参考时钟和输入时钟计数。当第一计数器2到达最大计数范围时即其值为127时，检测第二计数器3在这段时间内对输入时钟的计数值，便可确定输入时钟频率的范围。然后本实用新型将在后一个时钟产生一个时钟周期宽度的复位信号，对第一计数器2和第二计数器3再次复位为0。电路因此在特定的时间间隔进行比较、复位。当参考时钟的频率为7.8MHz时，这个间隔时间约为16.4us。根据公式1，理论上可很容易的确定输入时钟的频率范围，只要将x的值与某个确定的数值(比如127或8)相比较即可。但在具体电路设计时，我们无法确定x的数值大小，因此无法确定第二计数器3计数器的位数。但是，我们只是要知道x与127或8的相对关系，与其具体值并无多大关系，如x＝300与x＝1000结果是相同的。因此在具体电路设计时，我们用八位计数器第二计数器3对输入时钟计数，在16.4us这段时间里，可能由于输入时钟频率过快，使得计数器溢出，因而第二计数器3所表示的计数值小于127。因此若直接用计数器第二计数器3的表示值将可能会得到错误的结果。为解决这个问题，在本实用新型中，采用了一位溢出标志寄存器4，在约16.4us这段时间里，只要第二计数器3大于127就设置溢出标志寄存器4为1。因此，判断频率是否高于7.8MHz的判断条件是溢出标志寄存器4的值为1或第二计数器3计数器的值大于128，如果满足此条件，设置第一比较频率寄存器5为低电平。低电平一直保持到下一次比较前。下一次比较如果仍然满足频率过高的条件，继续设置第一比较频率寄存器5为低电平。否则设置第一比较频率寄存器5为高电平。

X小于8时，本实用新型要能给出输入时钟频率过低的报警信号。但是，如果输入时钟频率比较高，则有可能计数器第二计数器3溢出而其值小于8，因此不能简单的仅通过第二计数器3的值来判断输入时钟频率是否低于500KHz。同判断输入时钟频率是否高于参考时钟频率一样，利用溢出标志寄存器4和第二计数器3的组合，即可判断输入时钟频率是否过低。由前面分析：溢出标志寄存器4为1表示第二计数器3大于127；溢出标志寄存器4为0表示第二计数器3小于127。因而如果溢出标志寄存器4为0并且第二计数器3计数器的值小于8，便可认为x小于8，输入时钟频率低于500KHz，此时可设置第二比较频率寄存器6为低电平；如果这个条件不满足，可认为输入时钟频率在允许范围内，此时设置第二比较频率寄存器6为高点平。第二比较频率寄存器6中的值要一直保持到下一次比较前，下一次比较时如果仍然满足频率过低的条件，继续设置第二比较频率寄存器6为低电平。否则，设置第二比较频率寄存器6为高电平。

如图2所示：其中复位器1和比较寄存器7模块完成的功能是：在ENL端为低电平时，时钟的上升沿采样数据端data；在ENL为高电平时，输出端q保持不变。两个模块的数据端data都接VCC(高电平)。由图2可以明显的看出：

1.在ENL端为低电平时，当溢出标志寄存器4＝1或第二计数器3

[7]＝1时，第一比较频率寄存器5＝0。

2.第二比较频率寄存器6＝(x[0]+x[1]+x[2])·x[3]+x[4]+x[5]+x[6]+x[7]+溢出标志寄存器4；其中x为第二计数器3。只有溢出标志寄存器4＝0且第二计数器3＜＝8时，第二比较频率寄存器6才为0。

3.ENL端为低电平的条件：第一计数器2对输入时钟计数，当第一计数器2计数到127时，s[0]·[1]·s[2]·s[3]·s[4]·s[5]·s[6]才为1其中S为第一计数器2，从而使得ENL端为低电平。

4.通过一个两输入端的与门11产生复位信号，对计数器及相关电路进行复位。由于ENL端为0是周期性的，因而复位信号也是周期信号。

Claims

1.一种在智能卡中的时钟频率判定电路，其特征在于：包括复位器(1)，第一计数器(2)，第二计数器(3)，溢出标志寄存器(4)，第一比较频率寄存器(5)，第二比较频率寄存器(6)，所述复位器(1)的输出的第一端与所述第一计数器(2)，溢出标志寄存器(4)，第一比较频率寄存器(5)，第二比较频率寄存器(6)的输入的第一端耦合在一起，输出的第二端与第一计数器(2)，溢出标志寄存器(4)的输入的第二端耦合在一起，同时与第二计数器(3)的输入端连接；所述第一计数器(2)的输出第一端与第一比较频率寄存器(5)和第二比较频率寄存器(6)的输入第二端耦合在一起，输出的第二端与复位器(1)的输入端连接；所述溢出标志寄存器(4)的输出端与第一比较频率寄存器(5)和第二比较频率寄存器(6)的输入第三端耦合在一起；所述第二计数器(3)的输出第一端与第一比较频率寄存器(5)和第二比较频率寄存器(6)的输入第四端耦合在一起，输出第二端与溢出标志寄存器(4)的输入的第三端连接。

2.根据权利要求1所述的一种在智能卡中的时钟频率判定电路，其特征在于：还包括与所述复位器(1)相连的与门(11)。

3.根据权利要求1所述的一种在智能卡中的时钟频率判定电路，其特征在于：还包括与所述复位器(1)和第二比较频率寄存器(6)连接的比较寄存器(7)。