CN116827731A - 判决反馈均衡器及其相关方法 - Google Patents

Abstract

本发明提供了一种判决反馈均衡器(DFE)及其相关方法，所述DFE包括组合电路和反馈滤波器。组合电路用于组合输入信号和至少一个反馈信号以产生均衡信号。反馈滤波器用于根据均衡信号生成至少一个反馈信号。其中，反馈滤波器包括可控延迟电路，用于接收从均衡信号得出的输出信号，并施加至少一个延迟量以生成至少一个延迟信号，其中至少一个反馈信号是从至少一个延迟信号得出的。本发明提出的DFE及其相关方法能够消除的后标记的影响，使得在不考虑时钟边沿位置的情况下仍能保持最佳DFE性能。

Description

判决反馈均衡器及其相关方法

技术领域

本发明涉及数据通信，更具体地，涉及使用具有可控延迟电路的反馈滤波器的判决反馈均衡器(decision-feedback equalizer，DFE)和相关方法。

背景技术

在高速数据通信系统中，通常使用滤波和均衡方案。由于噪声、串扰和符号间干扰(inter-symbol interference，ISI)等多种因素，检测数据通信系统中接收的信号具有挑战性。接收器端的典型的判决反馈均衡器(decision-feedback equalizer，DFE)可以通过使用一个或多个过去的数据比特(past data bits)来消除后标记(post-cursor)ISI。典型的DFE需要时钟和数据恢复(clock and data recovery，CDR)将时钟边沿放置在数据中心位置，以实现最佳DFE性能。如果限幅器(slicer)对数据信号进行数据判决操作时的时钟边沿位置不位于数据中心，则DFE性能将下降。此外，接收器(receiver，RX)眼图扫描提供了一种在均衡器之后测量和可视化RX眼图余量(eye margin)的机制。但是，RX眼图扫描需要改变时钟边沿位置以找到最佳数据中心位置。由于DFE性能取决于时钟边沿位置，因此典型的DFE难以进行RX眼图扫描并保持最佳DFE性能。因此，需要一种在不考虑时钟边沿位置的情况下仍能保持最佳性能的新颖的无时钟DFE架构。

发明内容

本发明的其中一个目的在于提供一种使用具有可控延迟电路的反馈滤波器的判决反馈均衡器(DFE)及其相关方法，以解决上述问题。

本发明的至少一个实施例提供了一种判决反馈均衡器(DFE)，所述DFE包括组合电路和反馈滤波器。组合电路用于组合输入信号和至少一个反馈信号以产生均衡信号。反馈滤波器用于根据均衡信号生成至少一个反馈信号。其中，反馈滤波器包括可控延迟电路，用于接收从均衡信号得出的输出信号，并施加至少一个延迟量以生成至少一个延迟信号，其中至少一个反馈信号是从至少一个延迟信号得出的。

本发明的另一个实施例提供了一种判决反馈均衡方法，包括：组合输入信号和至少一个反馈信号以产生均衡信号；以及根据均衡信号产生至少一个反馈信号。根据均衡信号产生至少一个反馈信号包括响应于接收到从均衡信号得出的输出信号，通过可控延迟电路施加至少一个延迟量以生成至少一个延迟信号，其中所述至少一个反馈信号是从所述至少一个延迟信号得出的。

本发明提出的DFE及其相关方法能够消除的后标记的影响，使得在不考虑时钟边沿位置的情况下仍能保持最佳DFE性能。

在阅读了在各种附图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对于本领域普通技术人员变得显而易见。

附图说明

图1是例示根据本发明实施例的第一无时钟(clock-less)判决反馈均衡器(decision-feedback equalizer，DFE)的示意图。

图2是例示根据本发明实施例的信道的脉冲响应的示意图。

图3是例示在具有图2所示的脉冲响应的信道上传输模式“0010”产生的波形的图。

图4是例示在具有图2所示的脉冲响应的信道上传输模式“0110”产生的波形的图。

图5是例示在具有图2中所示的脉冲响应的信道上传输模式“1010”产生的波形的图。

图6是图1所示的无时钟DFE中不同信号的时序图。

图7是例示根据本发明实施例的用于组合输入信号和两个反馈信号的差分电路设计的电路图。

图8是例示根据本发明实施例的第二无时钟DFE的示意图。

图9是例示根据本发明实施例的使用所提出的无时钟DFE的半速率(half-rate)接收器的示意图。

图10是例示根据本发明实施例的使用所提出的无时钟DFE的四分之一速率(quarter-rate)接收器的示意图。

具体实施方式

在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，电子设备制造商可以会用不同的名词来称呼同一组件。本说明书及权利要求并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包括”是开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。

图1是例示根据本发明实施例的第一无时钟(clock-less)判决反馈均衡器(decision-feedback equalizer，DFE)的示意图。无时钟DFE 100可以是数据通信系统中接收器的一部分。例如，数据通信系统可以是任何源同步(source-synchronous)系统，例如双倍数据速率(double data rate，DDR)存储器系统。无时钟DFE 100被设置为对从前一级(例如，接收器模拟前端电路10)接收的输入信号DQ_INB进行均衡，以生成输出信号D_OUT并将其输出到下一级(例如，一个或多个限幅器，未在图1中示出)。接收器模拟前端(receiveranalog front-end，RX AFE)电路10将数据信号DQ与参考电压VREF进行比较以产生输入信号DQ_INB。例如，数据信号DQ由源同步系统(例如，DDR存储器系统)的发送器提供。无时钟DFE 100包括组合电路102和反馈滤波器104。无时钟DFE 100可以采用n抽头(n≥2)DFE架构。为简洁起见，无时钟DFE 100被示为2抽头DFE。因此，组合电路102作为加法器，用以组合输入信号DQ_INB与两个反馈信号FB_1和FB_2，以产生均衡信号DQ_SUM。反馈滤波器104用于根据均衡信号DQ_SUM产生反馈信号FB_1和FB_2。如果通道引起后标记(post-cursor)，则反馈信号FB_1和FB_2旨在充当负的后标记以消除后标记。具体地，无时钟DFE 100能够通过反馈滤波器104抵消(negating)后标记的影响。

在此实施例中，从组合电路102输出的均衡信号DQ_SUM直接馈送至反馈滤波器104而无需经由任何时钟驱动的限幅器(即，时钟驱动的判决电路)处理，使得无时钟DFE 100不会遭受典型DFE(需要将时钟边沿放置在数据中心位置以实现最佳DFE性能)所遭受的DFE性能下降。由于无时钟DFE 100不需要时钟来进行数据采样，因此无时钟(clock-free)DFE100可以进行RX眼图扫描，而不会遭受因为时钟位置变化引起的DFE性能下降。

在本实施例中，通过可控延迟电路106产生反馈信号FB_1与FB_2。可控延迟电路106用以接收输出信号D_OUT并施加多个延迟量以产生多个延迟信号DL_1和DL_2，其中每个延迟量是可调节的，反馈信号FB_1是从延迟信号DL_1中导出的，反馈信号FB_2是从延迟信号DL_2中导出的。如图1所示，可控延迟电路106可以由串联连接的多个数字控制延迟线108和110实现。数字控制延迟线(digitally controlled delay line，DCDL)108用于将延迟量dT1施加到输出信号D_OUT，以生成延迟信号DL_1，从该延迟信号DL_1中可得出反馈信号FB_1。DCDL 110用于将延迟量dT2施加到延迟信号DL_1(其等效于将延迟量dT1+dT2施加到输出信号D_OUT)，以生成延迟信号DL_2，从该延迟信号DL_2中可得出反馈信号FB_2。因此，可控延迟电路106的操作相当于对输出信号D_OUT施加一个延迟量TD＝dT1以产生延迟信号DL_1，以及对输出信号D_OUT施加另一个延迟量TD＝dT1+dT2以产生延迟信号DL_2。

在输入信号DQ_INB为差分信号的情况下，反馈滤波器104还包括差分至单端转换器(标记为“D2S”)112，用于将均衡信号DQ_SUM转换为单端信号，作为输出信号D_OUT。在输入信号DQ_INB为单端信号的另一种情况下，反馈滤波器104可以被修改以省略差分至单端转换器112，使得均衡信号DQ_SUM直接作为输出信号D_OUT。简单来说，输出信号D_OUT是由均衡信号DQ_SUM得出的，用以产生反馈信号FB_1和FB_2，以消除后标记(post-cursor)ISI。

延迟信号DL_1通过多路复用器(MUX)114和乘法器118反馈给组合电路102，或者通过反相器(inverter)116、多路复用器114和乘法器118反馈给组合电路102。具体地，多路复用器114可以选择延迟信号DL_1作为其多路复用器输出信号DL_1P5(即，DL_1P5＝DL_1)或者选择延迟信号DL_1的反相信号作为其多路复用器输出信号DL_1P5(即，)，取决于通道的实际均衡要求。

延迟信号DL_2通过多路复用器(MUX)120和乘法器124反馈给组合电路102，或者通过反相器122、多路复用器120和乘法器124反馈给组合电路102。具体地，多路复用器120可以选择延迟信号DL_2作为其多路复用器输出信号DL_2P5(即，DL_2P5＝DL_2)或选择延迟信号DL_2的反相信号作为其多路复用器输出信号DL_2P5(即，)，取决于通道的实际均衡要求。

在输入信号DQ_INB为差分信号的情况下，反馈滤波器104还包括单端至差分转换器(标示为“S2D”)126，用于将一条反馈路径上的多路复用器输出信号DL_1P5转换为差分形式，还包括另一单端至差分转换器(标示为“S2D”)128，用于将另一条反馈路径上的多路复用器输出信号DL_2P5转换为差分形式。在输入信号DQ_INB是单端信号的另一种情况下，可以修改反馈滤波器104以省略单端至差分转换器126和128两者。

乘法器118用于将多路复用器输出信号DL_1P5乘以抽头系数(tap coefficient)T1，以产生反馈信号FB_1并输出至组合电路102，即FB1＝T1×DL_1P5，其中抽头系数T1的值取决于待被抵消(negated)的后标记的影响。乘法器124用以将多路复用器输出信号DL_2P5乘以抽头系数T2，以产生反馈信号FB_2并输出至组合电路102，即FB2＝T2×DL_2P5，其中抽头系数T2的值取决于待被抵消的后标记的影响。

在一个示例性实施方式中，无时钟DFE 100可以被配置为均衡输入信号DQ_INB以改善眼高(eye height)。即，通过适当设置抽头系数T1和T2，无时钟DFE 100可以消除影响眼图的眼高的后标记ISI。在另一个示例性实现中，无时钟DFE 100可以被配置为均衡输入信号DQ_INB以改善眼宽(eye width)。也就是说，通过适当设置抽头系数T1和T2，无时钟DFE100可以消除影响眼图的眼宽的后标记ISI。简单地说，基于实际的设计考虑，可以调整无时钟DFE 100使用的抽头系数T1和T2的设置。

图2是例示根据本发明实施例的信道的脉冲响应的示意图。时刻T₀的电压由h₀表示。时刻T₀可以视为是向/从信道发送/接收一个数据比特(one data bit)“0”或“1”的采样时间。时刻T_0.5的电压用h_0.5表示，其中T_0.5＝T₀+0.5UI(单位间隔)。在数据通信系统中，一个UI是一个数据位的比特周期。时刻T_1.5的电压由h_1.5表示，其中T_1.5＝T₀+1.5UI。时刻T_2.5的电压由h_2.5表示，其中T_2.5＝T₀+2.5UI。一般情况下，数据采样位置(或数据采样时间)位于T_n，数据转变位置在T_n+0.5，n为正整数。图3是例示在具有图2所示的脉冲响应的信道上传输模式“0010”产生的波形的图。优选地，传输的数据在数据中心位置被采样。因此，波形302在时刻T₀被采样，其中在时刻T₀的电压h₀具有最大电平。换句话讲，图3中所示的电压h₀被采样以用于在限幅器处进行后续的比特判决。图4是例示在具有图2所示的脉冲响应的信道上传输模式“0110”产生的波形的图。后面的数据比特(later data bit)“1”的波形404是在时刻T₀采样的，其中在时刻T₀的电压h₀具有最大电平。换句话讲，图4中所示的电压h₀被采样以用于在限幅器处进行后续的比特判决。关于后面的数据比特“1”的波形404，时刻T_0.5对应于数据转变位置。然而，当前者数据比特“1”通过通道传输时，所得波形402在数据转变位置T_0.5处引起后标记(即，电压h_1.5)，这对眼宽造成影响。图5是例示在具有图2中所示的脉冲响应的信道上传输模式“1010”产生的波形的图。后面的数据比特“1”的波形504是在时刻T₀采样的，其中在时刻T₀的电压h₀具有最大电平。换句话讲，图5中所示的电压h₀被采样以用于在限幅器处进行后续的比特判决。关于后面的数据比特“1”的波形504，时刻T_0.5对应于数据转变位置。然而，当前一个(former)数据比特“1”通过通道传输时，产生的波形502在数据转变位置T_0.5处引起后标记(即，电压h_2.5)，这对眼宽造成影响。眼图性能(尤其是眼图的眼宽)会因残留的后标记ISI(h_1.5和h_2.5)而降低。无时钟DFE 100能够消除后标记ISI(h_1.5和h_2.5)以优化眼图性能(特别是眼图的眼宽)。例如，可以将抽头系数T1设为-h_1.5，将抽头系数T2设为-h_2.5。此外，如图1所示，延迟量dT1由分配给DCDL 108的延迟码C1配置，延迟量dT2由分配给DCDL 110的延迟码C2配置。因此，延迟码C1和C2可以适当地设置以使得施加到输出信号D_OUT的一个延迟量TD＝dT1等于1.5UI并且使得施加到输出信号D_OUT的另一个延迟量TD＝dT1+dT2＝1.5UI+1UI等于2.5UI。

另选的，眼图性能(特别是眼图的眼高)会因残留的后标记ISI(h₁和h₂)而降低。无时钟DFE 100能够去除后标记ISI(h₁和h₂)以优化眼图性能(特别是眼图的眼高)。例如，可以将抽头系数T1设为-h₁，将抽头系数T2设为-h₂。此外，如图1所示，延迟量dT1由分配给DCDL108的延迟码C1配置，延迟量dT2由分配给DCDL 110的延迟码C2配置。因此，延迟码C1和C2可以被适当地设置，使得施加到输出信号D_OUT的一个延迟量TD＝dT1等于1UI，并使得施加到输出信号D_OUT的另一个延迟量TD＝dT1+dT2＝1UI+1UI等于2UI。这种替代的DFE设计也落入本发明的范围。

图6是图1所示的无时钟DFE 100中不同信号的时序图。假设dT1由1.5UI设置，dT2由1UI设置。多路复用器输出信号DL_1P5可以被视为通过对输入信号DQ_INB施加1.5UI延迟而产生的延迟信号。多路复用器输出信号DL_2P5可以被视为通过将2.5UI延迟施加到输入信号DQ_INB而产生的延迟信号。反馈信号FB_1是通过将抽头系数T1(例如，-h_1.5)应用于多路复用器输出信号DL_1P5而生成的。反馈信号FB_2是通过将抽头系数T2(例如，-h_2.5)应用于多路复用器输出信号DL_2P5而生成的。均衡信号DQ_SUM是通过将反馈信号FB_1和FB_2与输入信号DQ_INB相加而产生的，并且可以使用以下等式表示。

DQ_SUM＝DQ_INB+FB_1+FB_2＝DQ_INB+T1×DL_1P5+T2×DL_2P5 (1)

在输入信号DQ_INB为差分信号的情况下，反馈信号FB_1和FB_2以及均衡信号DQ_SUM为差分信号。上述等式(1)可以通过使用图7所示的电路设计来实现，其中输入信号DQ_INB是由正信号INP和负信号INN组成的差分信号，反馈信号FB_1是由正信号d1p和负信号d1n组成的差分信号，反馈信号FB_2是由正信号d2p和负信号d2n组成的差分信号，均衡信号DQ_SUM是由正信号Sum和负信号Sum_B组成的差分信号。

均衡信号DQ_SUM中由先前数据比特“1”引起的后标记可以借助反馈信号FB_1和FB_2得以消除。无时钟DFE 100的输出信号D_OUT可以从均衡信号DQ_SUM中得出。当无时钟DFE100的输出信号D_OUT随后被至少一个判决电路(例如限幅器)根据时序信号DQSI的上升沿和下降沿采样时，由于后标记ISI已被消除，因而可以获得正确的数据比特。

如上所述，延迟码C1决定DCDL 108的延迟量dT1，延迟码C2决定DCDL 110的延迟量dT2。在一个示例设计中，DCDL 108与110的延迟线步长可由数据通信系统(例如，DDR存储器系统)的接收器中的测量电路(未示出)测量。例如，延迟线步长可以以UI为单位测量，例如k*UI。延迟码C1可以根据数据速率(其决定一个UI的大小)和延迟线步长(其针对延迟码的单位变化决定一个延迟量的增加/减小)等多个参数，从查找表得出，其中可以基于仿真建立查找表。延迟码C2可以基于UI和延迟线步长(例如，)获得。需要注意的是，由于反馈回路可能包括具有固有延迟的其他组件，因此DCDL 108提供的延迟量dT1不一定是1.5UI。根据实验结果，在8.533Gbps数据速率下，在+0.25UI到-0.25UI的容差范围内，延迟量dT1接近理想值(即，1.5UI)的情况下，眼宽仍然可以得到改善。

在图1所示的实施例中，无时钟DFE 100采用n抽头(n≥2)DFE架构，例如2抽头DFE架构。然而，这仅是为了说明目的，并不意味着对本发明的限制。实际上，所提出的无时钟DFE也可以应用于1抽头DFE架构。

图8是例示根据本发明实施例的第二无时钟DFE的示意图。无时钟DFE 800可以是数据通信系统中接收器的一部分。例如，数据通信系统可以是任何源同步系统，例如DDR存储器系统。无时钟DFE 800被布置为均衡从前一级(例如，接收器模拟前端电路10)接收的输入信号DQ_INB以生成输出信号D_OUT并将其输出到下一级(例如，一个或多个限幅器，未在图8中示出)。无时钟DFE 800包括组合电路802和反馈滤波器804。在该实施例中，无时钟DFE800采用1抽头(1-tap)DFE架构。因此，组合电路802作为加法器，用于组合输入信号DQ_INB和单个反馈信号FB_1，以产生均衡信号DQ_SUM。反馈滤波器804用于根据均衡信号DQ_SUM产生反馈信号FB_1。因此，反馈滤波器804中包含的可控延迟电路806仅包括一个DCDL 108。具体地，反馈滤波器804是通过省略图1所示的DCDL 110、反相器122、多路复用器120、单端至差分转换器128以及乘法器124而获得的。在输入信号DQ_INB为差分信号的情况下，反馈滤波器804包括差分至单端转换器(标为“D2S”)112，用于将均衡信号DQ_SUM转换为单端信号，作为输出信号D_OUT，反馈滤波器804还包括单端至差分转换器(标为“S2D”)126，用于将多路复用器输出信号DL_1P5转换为差分形式。在输入信号DQ_INB为单端信号的另一种情况下，反馈滤波器804可以被修改为省略差分至单端转换器112和单端至差分转换器126。本领域技术人员在阅读以上针对具有n抽头DFE架构的无时钟DFE 100的内容后，可以很容易理解具有1抽头DFE架构的无时钟DFE 800的细节，为简洁起见，此处省略进一步的描述。

所提出的无时钟DFE 100/800可以是数据通信系统中接收器的一部分。例如，接收器可以采用全速率(full-rate)架构。然而，这仅是为了说明的目的，并不意味着对本发明的限制。图9是例示根据本发明实施例的使用所提出的无时钟DFE 100/800的半速率(half-rate)接收器的示意图。除了所提出的无时钟DFE 100/800之外，半速率接收器900还包括两个限幅器902和904，限幅器902和904根据具有相同频率但不同相位0°和180°的两个时钟信号Clk0和Clk180进行操作。限幅器902和904的判决输出Data₀和Data₁₈₀在解串器(deserializer)906处进行并串(parallel-to-serial)转换。图10是例示根据本发明实施例的使用所提出的无时钟DFE 100/800的四分之一速率(quarter-rate)接收器的示意图。除了所提出的无时钟DFE 100/800之外，四分之一速率接收器1000还包括四个限幅器1002、1004、1006、1008，限幅器1002、1004、1006、1008根据具有相同频率但不同相位0°、90°、180°和270°的四个时钟信号Clk0、Clk90、Clk180和Clk270进行操作。限幅器1002、1004、1006和1008的判决输出Data₀、Data₉₀、Data₁₈₀和Data₂₇₀将在解串器(未示出)处进行并串转换。简而言之，使用所提出的无时钟DFE 100/800来消除后标记ISI的任何接收器架构都落在本发明的范围内。

本领域的技术人员将容易地认识到，在保留本发明的教导的同时可以对装置和方法进行许多修改和变更。因此，上述公开内容应被解释为仅受所附权利要求的限制。

Claims (21)

1.一种判决反馈均衡器DFE，包括：

组合电路，用于组合输入信号和至少一个反馈信号以产生均衡信号；以及

反馈滤波器，用于根据所述均衡信号生成所述至少一个反馈信号，其中，所述反馈滤波器包括：

可控延迟电路，用于接收从所述均衡信号得出的输出信号，并施加至少一个延迟量以生成至少一个延迟信号，其中所述至少一个反馈信号是从所述至少一个延迟信号得出的。

2.如权利要求1所述的DFE，其中，所述至少一个反馈信号仅包括单个反馈信号，所述至少一个延迟信号仅包括单个延迟信号，并且所述至少一个延迟量仅包括单个延迟量。

3.如权利要求2所述的DFE，其中，所述可控延迟电路包括：

单个数字控制延迟线，用于将所述单个延迟量施加到所述输出信号，以生成从中得出所述单个反馈信号的所述单个延迟信号。

4.如权利要求2所述的DFE，其中，所述单个延迟量由分配给所述单个数字控制延迟线的延迟码配置，并且所述延迟码是从查找表获得的。

5.如权利要求1所述的DFE，其中所述至少一个反馈信号包括多个反馈信号，所述至少一个延迟信号包括多个延迟信号，且所述至少一个延迟量包括多个延迟量。

6.如权利要求5所述的DFE，其中，所述可控延迟电路包括：

多个数字控制延迟线，其中，所述多个数字控制延迟线串联连接并且包括：

第一数字控制延迟线，被布置为将第一延迟量施加到所述输出信号，用于生成从中得出第一反馈信号的第一延迟信号；以及

第二数字控制延迟线，被布置为将第二延迟量施加到所述第一延迟信号，用于生成从中得出第二反馈信号的第二延迟信号。

7.如权利要求6所述的DFE，其中，所述第一延迟量由分配给所述第一数字控制延迟线的延迟码配置，并且所述延迟码是从查找表获得的。

8.如权利要求6所述的DFE，其中，所述第二延迟量由分配给所述第二数字控制延迟线的延迟码配置，并且所述延迟码是基于单位间隔UI和延迟线步长获得的。

9.如权利要求1所述的DFE，其中所述输入信号是从源同步系统的数据信号得出的。

10.如权利要求9所述的DFE，其中所述源同步系统是双倍数据速率DDR存储器系统。

11.如权利要求1所述的DFE，其中所述反馈滤波器还包括至少一个乘法器，用于将所述至少一个延迟信号或者所述至少一个延迟信号的反相信号与抽头系数相乘，以生成所述至少一个反馈信号。

12.一种判决反馈均衡方法，包括：

组合输入信号和至少一个反馈信号以产生均衡信号；以及

根据所述均衡信号产生所述至少一个反馈信号，包括：

响应于接收到从所述均衡信号得出的输出信号，通过可控延迟电路施加至少一个延迟量以生成至少一个延迟信号，其中所述至少一个反馈信号是从所述至少一个延迟信号得出的。

13.如权利要求12所述的判决反馈均衡方法，其中，所述至少一个反馈信号仅包括单个反馈信号，所述至少一个延迟信号仅包括单个延迟信号，并且所述至少一个延迟量仅包括单个延迟量。

14.如权利要求13所述的判决反馈均衡方法，其中，所述可控延迟电路包括单个数字控制延迟线；施加所述至少一个延迟量以生成所述至少一个延迟信号的步骤包括：

由所述单个数字控制延迟线将所述单个延迟量施加到所述输出信号，以生成从中得出所述单个反馈信号的所述单个延迟信号。

15.如权利要求13所述的判决反馈均衡方法，其中，所述单个延迟量由分配给所述单个数字控制延迟线的延迟码配置，所述延迟码是从查找表中获得的。

16.如权利要求12所述的判决反馈均衡方法，其中所述至少一个反馈信号包括多个反馈信号，所述至少一个延迟信号包括多个延迟信号，且所述至少一个延迟量包括多个延迟量。

17.如权利要求16所述的判决反馈均衡方法，其中，所述可控延迟电路包括：

多个数字控制延迟线，其中，所述多个数字控制延迟线串联连接并且包括第一数字控制延迟线和第二数字控制延迟线；并且施加所述至少一个延迟量以生成所述至少一个延迟信号的步骤包括：

由所述第一数字控制延迟线将第一延迟量施加到所述输出信号，用于生成从中得出第一反馈信号的第一延迟信号；以及

由所述第二数字控制延迟线将第二延迟量施加到所述第一延迟信号，用于生成从中得出第二反馈信号的第二延迟信号。

18.如权利要求17所述的判决反馈均衡方法，其中，所述第一延迟量由分配给所述第一数字控制延迟线的延迟码配置，并且所述延迟码是从查找表获得的。

19.如权利要求17所述的判决反馈均衡方法，其中，所述第二延迟量由分配给所述第二数字控制延迟线的延迟码配置，并且所述延迟码是基于UI和延迟线步长获得的。

20.如权利要求12所述的判决反馈均衡方法，其中，所述输入信号是从源同步系统的数据信号得出的。

21.如权利要求20所述的判决反馈均衡方法，其中，所述源同步系统是DDR存储器系统。