KR102213716B1 - 단일 안테나 간섭 제거(saic) 향상을 위한 장치 및 방법 - Google Patents

단일 안테나 간섭 제거(saic) 향상을 위한 장치 및 방법 Download PDF

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Abstract

간섭 제거 (IC, interference cancelation) 프로세서, 상기 IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법, 반도체 장치의 제조 방법 및 집적 회로를 구성하는 방법이 제공된다. 상기 IC 프로세서는 복수의 MIC(mono interference cancellation) 필터 추정 프로세서들로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저(equalizer) 오프셋 k0를 포함하고, 역 회전된 신호(de-rotated signal)를 수신하기 위한 상기 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00236
및 추정 필터
Figure 112017031097316-pat00237
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기 및 상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
Figure 112017031097316-pat00238
을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기(branch combiner)를 포함한다.

Description

단일 안테나 간섭 제거(SAIC) 향상을 위한 장치 및 방법{APPARATUS AND METHOD FOR SINGLE ANTENNA INTERFERENCE CANCELLATION (SAIC) ENHANCEMENT}
본 발명은 일반적으로 통신 기술에 관한 것으로, 특히 단일 안테나 간섭 제거(SAIC) 장치 및 방법에 관한 것이다.
통신 네트워크 (예를 들어, 제2 세대(2G) 모바일 통신 네트워크용 글로벌 시스템(GSM, Global System for Mobile Communications))에서, 시스템 용량은 종종 채널 재사용으로 인한 동일 채널 간섭 (CCI, co-channel interference)에 의해 제한된다.
GSM은 시분할 다중 접속(TDMA, time division multiple access) 및 주파수 분할 다중 접속(FDMA, frequency division multiple access)의 조합을 사용한다. GMSK(Gaussian minimum shift keying) 변조는 GSM에서 사용되어 공칭 대역폭 외부의 원하지 않는 방출 또는 스퓨리어스(spurious)한 방출이 충분히 낮아서 인접한 채널을 동일한 기지국에서 사용할 수 있도록 한다.
캐리어에 의해 전송되는 데이터는 TDMA 방식을 사용하여 상기 캐리어를 8 개의 타임 슬롯으로 분할함으로써 최대 8 명의 상이한 사용자를 제공한다. 이는 단일 무선 주파수(RF, radio frequency) 채널의 상이한 사용자들이 상이한 시간 슬롯들에 할당될 수 있게 한다. 따라서 서로 다른 사용자가 상호 간섭 없이 동일한 RF 채널을 사용할 수 있다. GSM 버스트는 타임 슬롯에서 만들어진 전송이며, 버스트는 GSM 버스트의 시작 부분에 송신기가 전력을 상승시키는 시간을 제공하는 3 개의 테일 비트, 정보를 전달하는 데 사용되는 57 개의 데이터 비트, 이전 필드의 데이터 유형을 표시하는 1개의 플래그 비트, 타이밍 기준 및 등화(equalization)를 위해 사용되는 트레이닝 시퀀스(TS, training sequence)를 위한 26 비트, 데이터 필드의 데이터 유형을 나타내는 1개의 플래그 비트, 데이터 57 비트, 송신기가 자신의 전력을 감소시키기 위한 시간을 허용하기 위한 3개의 테일 비트 및 GSM 버스트의 끝에서 보호 시간을 제공하기 위한 8.25 비트를 포함한다.
기본 GSM 수신기는 단순히 CCI를 AWGN(Additive White Gaussian Noise, 부가 백색 가우스 잡음)으로 취급하므로 성능이 떨어진다. 시간 및 공간 모두에서 비 상관적인 백색 가우시안 잡음과는 달리, 간섭은 전형적으로 시간 및 공간에서 강한 상관을 갖는다. 즉, 간섭은 채색된다(colored)고 표현할 수 있다. 복수의 수신 안테나를 갖는 무선 통신 시스템에서, 간섭은 복수의 수신 안테나들 간의 수신 신호의 상관을 이용하는 간섭 백색화 기술(whitening technique)을 통해 완화될 수 있다. GSM 시스템은 통상적으로 단일 수신 안테나만을 사용하기 때문에, 간섭 백색화 기술은 직접 적용될 수 없다. 그러나, GMSK 신호는 연속적인 90도 위상 회전을 갖는 BPSK(2진 위상 시프트 키잉, binary phase shift keying) 신호에 의해 근사(approximated)될 수 있다. I와 Q를 두개의 신호 차원으로 가정하면 BPSK는 I 및 Q 차원을 모두 차지하는 QPSK(Quadrature Phase Shift Keying) 및 QAM(Quadrature Amplitude Modulation) 방식과 달리 1 차원 신호이다. 따라서, BPSK 또는 GSMK 신호의 경우, 단일 수신 안테나로도, 일반적으로 SAIC로 지칭되는, 특정 신호 공간 투영을 통한 간섭 억제를 사용하는 것이 가능하다.
본 발명이 해결하고자 하는 기술적 과제는, 단일 안테나 간섭 제거 (SAIC)가 향상된 장치에 포함되는 IC 프로세서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 단일 안테나 간섭 제거 (SAIC)가 향상되는 IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 단일 안테나 간섭 제거 (SAIC)가 향상되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 단일 안테나 간섭 제거 (SAIC)가 향상되는 집적 회로를 구성하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 간섭 제거 (IC, interference cancelation) 프로세서는, 복수의 MIC(mono interference cancellation) 필터 추정 프로세서들로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저(equalizer) 오프셋 k0를 포함하고, 역 회전된 신호(de-rotated signal)를 수신하기 위한 상기 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00001
및 추정 필터
Figure 112017031097316-pat00002
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기 및 상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
Figure 112017031097316-pat00003
을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기(branch combiner)를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법은 복수의 MIC 필터 추정 프로세서 각각에 의해 유효 채널
Figure 112017031097316-pat00004
및 추정 필터
Figure 112017031097316-pat00005
를 생성하되, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k0을 포함하고, 역 회전된 신호를 수신하기 위해 상기 IC 프로세서의 제1 입력에 연결된 입력을 포함하고, 복수의 MIC 필터 추정 프로세서 각각의 상기 생성된 유효 채널
Figure 112017031097316-pat00006
을 복수의 필터에 의해 필터링하고, 복수의 가중치들 중 하나를 상기 복수의 필터의 상기 필터링된 유효 채널들
Figure 112017031097316-pat00007
각각에 복수의 곱셈기에 의해 곱하고, 결합된 잔류 채널
Figure 112017031097316-pat00008
및 역 회전된 신호의 투영된 출력 y을 브랜치 결합기에 의해 생성하는 것을 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 웨이퍼 또는 패키지의 일부로서, 상기 반도체 장치를 형성하되, 상기 반도체 장치는, 복수의 MIC 필터 추정 프로세서로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k 0 을 포함하고, 역 회전된 신호를 수신하기 위한 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00009
및 추정 필터
Figure 112017031097316-pat00010
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기 및 상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
Figure 112017031097316-pat00011
Figure 112017031097316-pat00012
을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기를 포함하고, 상기 반도체 장치를 테스트하되, 상기 반도체 장치를 테스트하는 것은 적어도 하나의 전기 광학 변환기(electrical to optical converter), 광학 신호를 적어도 2개의 광학 신호들로 분할하는 적어도 하나의 광학 스플리터 및 적어도 하나의 광학 전기 변환기(optical to electrical converter)를 사용하여 수행되는 것을 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로를 구성하는 방법은 상기 집적 회로의 층에 대한 피쳐 세트에 대한 마스크 레이아웃을 생성하되, 상기 마스크 레이아웃은, 복수의 MIC 필터 추정 프로세서로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k 0 을 포함하고, 역 회전된 신호를 수신하기 위한 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00013
및 추정 필터
Figure 112017031097316-pat00014
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기 및 상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
Figure 112017031097316-pat00015
을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기에 대한 표준 셀 라이브러리 매크로(standard cell library macros)를 가지고, 상기 마스크 레이아웃의 생성 동안 레이아웃 디자인 룰 준수(layout design rule compliance)를 위해 상기 매크로들의 상대 위치를 무시하고, 상기 상대 위치를 무시한 후에, 상기 레이아웃 디자인 룰 준수에 대한 상기 매크로들의 상대 위치를 모니터링하고, 상기 매크로들의 레이아웃 디자인 룰 비준수(layout design rule noncompliance)를 검출한 경우, 레이아웃 디자인 룰을 준수하도록 상기 비준수 매크로들을 적용(adapting)시킴으로써 적용 마스크 레이아웃을 생성하고, 상기 집적 회로의 층에 대한 피쳐 세트 및 상기 적용 마스크 레이아웃에 따라 마스크를 생성하고, 상기 마스크에 따라 상기 집적 회로 층을 제조하는 것을 포함한다.
본 개시의 임의의 실시예의 상기 및 다른 양상들, 특징들 및 장점들은 첨부된 도면들과 관련된 다음의 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 본 발명의 일 실시예에 따른 GSM 수신기의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 MIMO(multiple input multiple output) MIC(MMIC) 프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 GSM UE(user equipment) 수신기에서의 SAIC 향상 방법의 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 MMIC 프로세서의 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 IC 프로세서 제조 방법의 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 집적 회로를 구성하는 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 일 실시예에 따른 시스템 및 방법은 원하는 신호가 8PSK로 변조되고 간섭이 GMSK로 변조되는 경우, GSM 진화(GSM evolution)(EDGE)에 대한 강화된 데이터 레이트(data rates)를 향상시키는 SAIC를 제공한다. 본 발명의 일 실시예에 따른 시스템 및 방법은 공간 및 시간 간섭 백색화 문제를 복수의 최소 제곱 문제로 분해하는데, 여기서 각각의 복수의 최소 제곱 문제(이하, 브랜치)는 상이한 이퀄라이저 딜레이 및 잔류 채널상의 상이한 제약으로 공식화된다.
본 발명의 일 실시예에 따르면, 브랜치들이 MLSE(maximum likelihood sequence estimation) 프로세스를 위해 제공되기 전에, 상기 브랜치들은 최소 제곱 해의 MSE(mean squared error)에 기초하여 가중 결합된다. 좌/우 버스트 프로세스에서 다른 메인 탭을 선택함으로써, MLSE 프로세스 전에 최소/최대 위상 필터(phase filter)를 계산할 필요가 없어진다.
일 실시예에 따르면, 원하는 신호는 8PSK로 변조될 수 있고, 간섭은 GMSK로 변조될 수 있다. 상기 원하는 신호 및 간섭은 본 개시의 범위를 벗어나지 않고 다른 유형으로 확장될 수 있다. 채널 길이는 칩 x1에서 L+1(즉, 1의 오버 샘플링 레이트)이라 가정한다. 단일 GMSK 간섭의 경우, 수신된 신호는 다음과 같이 식 (1)과 같이 표현될 수 있다.
Figure 112017031097316-pat00016
(1)
여기서,
Figure 112017031097316-pat00017
는 8PSK 변조되고, 그 위상 회전은
Figure 112017031097316-pat00018
이고,
Figure 112017031097316-pat00019
는 GMSK 변조되고, 그 위상 회전은
Figure 112017031097316-pat00020
이고,
Figure 112017031097316-pat00021
는 위상 역 회전 전의 수신 신호이고, L은 채널 탭 수 빼기 1을 한 값이고,
Figure 112017031097316-pat00022
은 사용자의 채널,
Figure 112017031097316-pat00023
은 간섭 사용자의 채널,
Figure 112017031097316-pat00024
는 잡음 및 다른 간섭이다.
SAIC 프로세스를 위해, 상기 간섭이 GMSK 변조된 것으로 가정되기 때문에,
Figure 112017031097316-pat00025
의 위상 역 회전이 다음과 같이 식 (2)와 같이 수행되어야 한다
Figure 112017031097316-pat00026
(2)
여기서,
Figure 112017031097316-pat00027
는 역 회전 후의 수신 신호이다.
식 (3)은 다음과 같다.
Figure 112017031097316-pat00028
(3)
여기서,
Figure 112017031097316-pat00029
,
Figure 112017031097316-pat00030
는 위상 역 회전 이후의 등가 송신 신호이고,
Figure 112017031097316-pat00031
,
Figure 112017031097316-pat00032
은 위상 역 회전 이후의 사용자의 등가 채널이고,
Figure 112017031097316-pat00033
,
Figure 112017031097316-pat00034
은 위상 역 회전 후 간섭 사용자의 등가 채널이고,
Figure 112017031097316-pat00035
,
Figure 112017031097316-pat00036
은 위상 역 회전 이후의 잡음 및 다른 간섭이다.
유효 송신 심볼
Figure 112017031097316-pat00037
는
Figure 112017031097316-pat00038
회전되고, 트레이닝 심볼 파트
Figure 112017031097316-pat00039
는 여전히 BPSK (±1), 특히 8PSK에도 해당되는 신호다. 그러나,
Figure 112017031097316-pat00040
는 연속적인
Figure 112017031097316-pat00041
회전으로 인한 복소 신호이다.
위의 복소 신호 모델은 식 (4)에서와 같이 모든 실제 구성 요소를 갖는 ISI(Inter Symbol Interference) MIMO 모델로 다음과 같이 다시 작성할 수 있다.
Figure 112017031097316-pat00042
(4)
여기서,
Figure 112017031097316-pat00043
및
Figure 112017031097316-pat00044
은 허수 신호의 실수부이고,
Figure 112017031097316-pat00045
및
Figure 112017031097316-pat00046
복소 신호의 허수부이다.
보다 일반적으로, 복수의 수신 안테나가 오버 샘플링(예를 들어, 심볼 시간당 2X 샘플)에 의해 고려될 수 있다. 따라서, 식 (5)는 다음과 같이 정의될 수 있다.
Figure 112017031097316-pat00047
Figure 112017031097316-pat00048
(5)
여기서,
Figure 112017031097316-pat00049
은
Figure 112017031097316-pat00050
Figure 112017031097316-pat00051
행렬이다.
Figure 112017031097316-pat00052
및
Figure 112017031097316-pat00053
는
Figure 112017031097316-pat00054
Figure 112017031097316-pat00055
벡터이고,
Figure 112017031097316-pat00056
Figure 112017031097316-pat00057
Figure 112017031097316-pat00058
이다. 오버 샘플링 레이트 2를 갖는 단일 안테나의 경우, M = 4이다.
행렬 형태에서,
Figure 112017031097316-pat00059
칩 x1 연속 시간 샘플들을 연결함으로써, 식 (6)은 다음과 같이 정의될 수 있다.
Figure 112017031097316-pat00060
(6)
Figure 112017031097316-pat00061
의 채널 행렬은하기 식 (7)과 같다.
Figure 112017031097316-pat00062
(7)
수신된 벡터
Figure 112017031097316-pat00063
이다.
송신 벡터
Figure 112017031097316-pat00064
이다.
Figure 112017031097316-pat00065
의 간섭 벡터:
Figure 112017031097316-pat00066
이다.
본 발명의 일 실시예에 따르면, MMIC는 시간 간섭 백색화(IW, interference whitening) 동작 이후에 공간 IW 동작으로 수행될 수 있다.
본 시스템은 시간 IW를 수행하여 각각의 문제를 하나의 브랜치에 대응하고, 각 브랜치가 다음과 같은 식 (8)을 풂으로써 공식화되는 복수의 최소 제곱(LS, least square)문제들로 문제를 분해할 수 있다:
Figure 112017031097316-pat00067
(8)
여기서,
Figure 112017031097316-pat00068
는 주어진 이퀄라이저 딜레이이다.
Figure 112017031097316-pat00069
는
Figure 112017031097316-pat00070
의 길이를 가지고,
Figure 112017031097316-pat00071
는
Figure 112017031097316-pat00072
의 길이를 가진다. 모든 영해(zero trivial solution)를 피하려면
Figure 112017031097316-pat00073
또는
Figure 112017031097316-pat00074
에 제약 조건을 부과해야 한다.
Figure 112017031097316-pat00075
에 제약 조건을 부과하면 일반적으로
Figure 112017031097316-pat00076
에 제약 조건을 적용하는 것보다 더 나은 성능을 얻는다.
예를 들어, 8 개의 브랜치를 구성할 때,
Figure 112017031097316-pat00077
= 1, 2, 3 및 4를 선택할 수 있다. GMSK 경우,
Figure 112017031097316-pat00078
의 길이는
Figure 112017031097316-pat00079
일 수 있다. 이 경우, 8PSK 공식에 따라서,
Figure 112017031097316-pat00080
의 길이는
Figure 112017031097316-pat00081
일 수 있다. 따라서, 각각의
Figure 112017031097316-pat00082
에 대하여, (복소 채널의 실수부에 대응하는)
Figure 112017031097316-pat00083
또는 복소 채널의 허수부에 대응하는
Figure 112017031097316-pat00084
이 제약 조건이 될 수 있다.
8 개의 브랜치가 공식화될 수 있으며, 각 브랜치는 다음과 같이 식 (9)에서의 LS 문제의 해에 해당한다.
Figure 112017031097316-pat00085
(9)
여기서,
Figure 112017031097316-pat00086
=1, 2, 3 또는 4이고,
Figure 112017031097316-pat00087
이다.
보다 일반적으로, 상이한
Figure 112017031097316-pat00088
및
Figure 112017031097316-pat00089
에 대한 상이한 제약을 선택함으로써, B개의 브랜치는 다음과 같이 식 (10) - (12)와 같이 공식화될 수 있다.
Figure 112017031097316-pat00090
(10)
Figure 112017031097316-pat00091
(11)
Figure 112017031097316-pat00092
Figure 112017031097316-pat00093
Figure 112017031097316-pat00094
(12)
Figure 112017031097316-pat00095
,…,
Figure 112017031097316-pat00096
로 적절히 시프트함으로써, 다음의 식 (13)-(15)가 획득된다.
Figure 112017031097316-pat00097
(13)
Figure 112017031097316-pat00098
(14)
Figure 112017031097316-pat00099
Figure 112017031097316-pat00100
Figure 112017031097316-pat00101
(15)
Figure 112017031097316-pat00102
,
Figure 112017031097316-pat00103
Figure 112017031097316-pat00104
, 및
Figure 112017031097316-pat00105
:=
Figure 112017031097316-pat00106
를 정의함으로써, 식 (16)은 하기와 같이 간단하게 획득될 수 있다.
Figure 112017031097316-pat00107
(16)
시간 IW를 수행한 후에, 본 시스템은 잔류 오류(residue error)의 공간 공분산(spatial covariance)에 기초하여 공간 IW를 더 수행할 수 있다. 보다 구체적으로,
Figure 112017031097316-pat00108
IW 행렬
Figure 112017031097316-pat00109
가 선택되며, 여기서
Figure 112017031097316-pat00110
는 다음과 같이 식 (17)에서 트레이닝 심볼에 의해 추정될 수 있다.
Figure 112017031097316-pat00111
(17)
공간 IW 이후, 식 (18)은 다음과 같이 표현된다.
Figure 112017031097316-pat00112
(18)
여기서,
Figure 112017031097316-pat00113
이고,
Figure 112017031097316-pat00114
이다
Figure 112017031097316-pat00115
의 차원은
Figure 112017031097316-pat00116
이다.
Figure 112017031097316-pat00117
는 다음과 같이 다시 쓸 수 있다.
Figure 112017031097316-pat00118
, 여기서,
Figure 112017031097316-pat00119
는
Figure 112017031097316-pat00120
실수 행렬이다. 그러면, 상기 식 (18)은 하기 식 (19)와 같이 다시 쓰여질 수 있다.
Figure 112017031097316-pat00121
(19)
일 실시 예에 따르면, 본 시스템은 다음과 같이 식 (20)에서와 같이 비대각 요소(off-diagonal elements)를 무시함으로써
Figure 112017031097316-pat00122
를 대각 행렬로 근사한다.
Figure 112017031097316-pat00123
(20)
여기서,
Figure 112017031097316-pat00124
이다. 그러면, 식 (21)은 다음과 같이 표현될 수 있다.
Figure 112017031097316-pat00125
(21)
여기서,
Figure 112017031097316-pat00126
이다.
이러한 단순화로, 공간 IW는 식 (22)에서와 같이 간단한 컴포넌트-와이즈(component-wise scaling) 스케일링으로 다음과 같이 감소된다.
Figure 112017031097316-pat00127
,
Figure 112017031097316-pat00128
Figure 112017031097316-pat00129
및
Figure 112017031097316-pat00130
(22)
이러한 스케일링 동작은 전력 스케일링만 수행되는 단순화된 MIC IW 이후(post-MIC IW) 프로세스로 볼 수 있다. 특히, 상이한 브랜치 출력에 걸친 잔류 에러는 상관 관계가 없는 것으로 가정되며, 실제로는 반드시 참(true)일 필요는 없다. 그러나 단순 스케일링을 사용하는 것과 전체 공간 IW를 사용하는 것 사이의 성능 격차는 매우 적다는 것을 알 수 있다.
전체 MLSE 대신 차선(suboptimal)의 MLSE 알고리즘(예: DFSE(decision feedback sequence estimation), RSSE(reduced state sequence estimation))이 사용되는 경우, 두 부분으로 버스트를 프로세스하는 것이 좋을 수 있다. 트레이닝 심볼로부터 중간에서 왼쪽으로 버스트의 왼쪽 부분을 프로세스하고, 트레이닝 심볼로부터 중간에서 오른쪽으로 버스트의 우측 부분을 프로세스한다.
non-SAIC 프로세스를 위해, 오른쪽 버스트 프로세스에 최소 위상 필터가 적용되어 채널 탭 에너지를 가장 빠른 탭에 집중시켜 시퀀스 추정 알고리즘(sequence estimation algorithm)에 대한 신뢰도를 향상시킬 수 있다. 마찬가지로, 왼쪽 버스트 프로세스에 최대 위상 필터가 적용되어 MLSE 프로세스에서의 역순에 기인하여 탭 채널 에너지를 가장 느린 탭에 집중시킬 수 있다.
MMIC을 사용한 SAIC 프로세스의 경우, 최소/최대 위상 필터를 찾을 필요 없이 유사한 목적을 달성할 수 있다. 왼쪽/오른쪽 버스트에 대해 메인 탭을 다르게 선택하여 완료될 수 있다. 우측 버스트의 경우, 본 시스템은 0번째 탭을 메인 탭으로 사용할 수 있다. 8PSK의 경우, 0번째 탭은
Figure 112017031097316-pat00131
의 처음 두 구성 요소 (실수 및 허수)에 해당한다. 즉, 본 시스템은 상기 식 (8)에서
Figure 112017031097316-pat00132
또는
Figure 112017031097316-pat00133
을 제약한다. 왼쪽 버스트의 경우,
Figure 112017031097316-pat00134
번째 탭이 메인 탭으로 사용된다. 즉, 본 시스템은 상기 식 (8)에서
Figure 112017031097316-pat00135
또는
Figure 112017031097316-pat00136
을 제약한다.
잔여 에러
Figure 112017031097316-pat00137
가 독립적으로 동일하게 분포된(i.i.d., independent identically distributed) AWGN 프로세스라고 가정하면, Forney의 MLSE 접근법을 채택함으로써, MLSE(maximum likelihood sequence estimation)는 다음과 같이 식 (23)에서 공식화될 수 있다.
Figure 112017031097316-pat00138
(23)
Figure 112017031097316-pat00139
가
Figure 112017031097316-pat00140
위상 회전 된 8PSK 신호일 수 있기 때문에, 상기 배열은 16 chipx1 샘플의 기간에서 시간에 따라 변할 수 있다. 아래의 식 (24)가 그 단순한 형태(naive form)로 구현된다면, 상당한 복잡성을 필요로 하는 시변 트렐리 상태(time-varying trellis state)의 비터비 알고리즘(Viterbi algorithm)을 구현할 필요가 있다. 이것을 피하기 위해, 다음 식은 다음과 같이 식 (24)와 같이 나타낼 수 있다.
Figure 112017031097316-pat00141
(24)
여기서,
Figure 112017031097316-pat00142
는 다음과 같이 식 (25)에 의해 정의된 2x2 회전 행렬이다.
Figure 112017031097316-pat00143
(25)
회전 행렬의 경우, 다음과 같은 식 (26)의 특성이 적용된다.
Figure 112017031097316-pat00144
(26)
식 (27)은 다음과 같다.
Figure 112017031097316-pat00145
(27)
여기서,
Figure 112017031097316-pat00146
이다.
Figure 112017031097316-pat00147
Figure 112017031097316-pat00148
를 다루기 위해, 식 (28)은 다음과 같다.
Figure 112017031097316-pat00149
(28)
Figure 112017031097316-pat00150
는 다음과 같이 식 (29)에서 정의된다.
Figure 112017031097316-pat00151
(29)
따라서, 식 (30)은 다음과 같다.
Figure 112017031097316-pat00152
(30)
위의 식 (23)은 다음과 같은 식 (31)과 같다.
Figure 112017031097316-pat00153
(31)
이는 시간에 따라 변하는 배열을 포함하지 않는다. 대신에 시변 곱셈항
Figure 112017031097316-pat00154
이 있다. 이것은 구현의 간소화시킬 수 있고, 논 SAIC MLSE 이퀄라이저의 기존 코드에 대한 수정을 훨씬 줄일 수 있다. 위의 식 (31)은 위상 회전 된 MLSE라고 명명할 수 있다. 상기 식 (31)은 복소 신호 표기법을 사용하여 표현될 수 있다.
Figure 112017031097316-pat00155
은 실수부는
Figure 112017031097316-pat00156
의 첫 번째 열이고 허수부는
Figure 112017031097316-pat00157
의 두 번째 열의 음수(negative)인 복소 채널 벡터(complex channel vector)일 수 있다. 마찬가지로,
Figure 112017031097316-pat00158
은 실수부는
Figure 112017031097316-pat00159
의 첫 번째 열이고 허수부는
Figure 112017031097316-pat00160
의 두 번째 열의 음수 인 복소 채널 벡터일 수 있다. 그러면 식 (32)는 다음과 같고,
Figure 112017031097316-pat00161
(32)
다음과 같이 식 (33)과 동일하다.
Figure 112017031097316-pat00162
(33)
따라서, 식 (34)는 다음과 같다.
Figure 112017031097316-pat00163
(34)
위의 식 (31)은 다음과 같은 식 (35)와 같다.
Figure 112017031097316-pat00164
(35)
여기서,
Figure 112017031097316-pat00165
및
Figure 112017031097316-pat00166
는 모두 복소수 값을 갖는다.
Figure 112017031097316-pat00167
이고
Figure 112017031097316-pat00168
는 e
Figure 112017031097316-pat00169
(k=0,..,7) 형태의 8PSK 배열이기 때문에 실제 시변 복소 곱셈(time-varying complex multiplication)은 수행 되어야 한다.
실제로,
Figure 112017031097316-pat00170
은 룩업 테이블 (LUT, lookup table)의 형태로 구현되고, 본 시스템은 2개의 LUT 즉,
Figure 112017031097316-pat00171
및
Figure 112017031097316-pat00172
을 생성할 수 있다. 짝수 시간 샘플 (t = 0, 2, 4, ...)에 대해, 본 시스템은 시변 상태 인덱스 매핑(time-varying state index mapping)을 갖는 LUT0을 사용할 수 있다. 홀수 시간 샘플 (t = 1, 3, 5, ...)에 대해, 본 시스템은 시변 상태 인덱스 매핑을 갖는 LUT1을 사용할 수있다. 도 1 및 도 2는 일 실시예에 따른 본 MMIC 시스템의 블록도를 도시한다. 본 시스템 및 방법은 CCI가 GMSK 변조되는 경우에 8PSK 성능을 향상시킨다.
도 1은 본 발명의 일 실시예에 따른 GSM 수신기(100)의 블록도이다.
도 1을 참조하면, GSM 수신기(100)는 PSK(phase shift keying) 신호 역 회전 프로세서(101), MMIC 프로세서(103) 및 위상 회전된 MLSE 프로세서(105)를 포함한다. 본 발명의 일 실시예에서, 상기 PSK 신호 역 회전 프로세서(101), MMIC 프로세서(103) 및 위상 회전된 MLSE 프로세서(105)는 하나의 프로세서 (예를 들어, 디지털 신호 프로세서(DSP, digital signal processor))에 포함될 수 있거나 둘 이상의 프로세서로 구현될 수 있다.
PSK 신호 역 회전 프로세서(101)는 PSK 신호를 수신하기 위한 입력 및 출력을 포함한다. PSK 신호 역 회전 프로세서(101)는 상기 수신 신호를 연속적인 90도 위상 회전을 갖는 BPSK 신호로 근사화한다.
MMIC 프로세서(103)는 PSK 신호 역 회전 프로세서(101)의 출력에 연결된 입력, 제1 출력 및 제2 출력을 포함한다. MMIC 프로세서(103)의 입력은 PSK 신호 역 회전 프로세서(101)로부터 수신된 신호의 BPSK 근사를 수신한다. MMIC 프로세서 (103)의 제1 출력은 BPSK 신호로서 근사화된 수신 신호와 관련된 잔류 채널들의 조합을 제공한다. MMIC 프로세서(103)의 제2 출력은 BPSK 신호로서 근사화된 수신 PSK 신호의 투영된 출력을 제공한다.
위상 회전된 MLSE 프로세서(105)는 MMIC 프로세서(103)의 제1 출력에 연결된 제1 입력, MMIC 프로세서(103)의 제2 출력에 연결된 제2 입력, 제1 출력 및 제2 출력을 포함한다. 위상 회전된 MLSE 프로세서(105)의 제1 입력은 MMIC 프로세서(103)로부터 잔류 채널들의 조합을 수신한다. 위상 회전된 MLSE 프로세서(105)의 제2 입력은 MMIC 프로세서(103)로부터 수신된 신호의 필터링된 BPSK 근사를 수신한다. 위상 회전된 MLSE 프로세서(105)의 제1 출력은 MMIC 프로세서(103)의 ISI 제거된 필터링된 출력과 관련된 경판정(hard decision)을 제공한다. 위상 회전된 MLSE 프로세서(105)의 제2 출력은 필터링된 ISI 제거된 MMIC 프로세서(103)의 출력과 관련된 연판정(soft decision)을 제공한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 MMIC 프로세서(103)의 블록도이다.
도 2를 참조하면, MMIC 프로세서(103)는 복수의 MIC 필터 추정 프로세서(201, 203, 205), 복수의 MIC 필터 추정 프로세서(201, 203, 205)에 대응하는 복수의 필터(207, 209, 211), 복수의 필터(207, 209, 211)에 대응하는 곱셈기(multipliers)(213, 215, 217), 및 브랜치 결합기(219)를 포함한다. 도 2는 복수의 MIC 필터 추정 프로세서(201, 203, 205), 복수의 필터(207, 209, 211) 및 복수의 곱셈기(213, 215, 217) 중 각각 3 개를 도시한다. 그러나, 이러한 구성 요소 각각 3 개를 사용하는 것으로 도시하였지만, 본 발명이 이러한 3개의 구성 요소에 제한되는 것은 아니다.
각각의 MIC 필터 추정 프로세서(201, 203, 205) 또는 가상 채널(virtual channel)은 브랜치(branch)라 불리며, 각 브랜치에 대해 상이한 이퀄라이저 딜레이 k 0 를 선택함으로써 공식화된다. 각각의 MIC 필터 추정 프로세서(201, 203, 205) 또는 가상 채널은 역 회전 프로세서(101)의 출력에 연결된 입력, 잔류 채널
Figure 112017031097316-pat00173
및 해당 브랜치에 대한 추정 된 필터
Figure 112017031097316-pat00174
를 출력하는 출력을 포함한다.
각각의 복수의 필터(207, 209, 211)의 입력은 복수의 MIC 필터 추정 프로세서(201, 203, 205) 중 하나의 출력에 연결된 입력 및 출력을 포함한다.
복수의 곱셈기(213, 215, 217) 각각은 복수의 필터(207, 209, 211) 중 하나의 출력에 연결된 제1 입력과, 복수의 필터(207, 209, 211)를 통해 복수의 곱셈기(213, 215, 217)의 각각이 연결된 복수의 MIC 필터 추정 프로세서(201, 203, 205) 중 하나에 대응하는 가중치 w 1 , w 2 ,…, w n 을 수신하기 위한 제2 입력과, 출력을 포함한다.
브랜치 합성기(219)는 복수의 곱셈기(213, 215, 217)의 출력에 연결된 복수의 입력과, 결합 잔여 채널
Figure 112017031097316-pat00175
를 제공하기 위한 제1 출력과, 투영된 출력 y를 제공하기 위한 제2 출력을 포함한다.
도 3은 본 발명의 일 실시예에 따른, GSM UE 수신기에서의 SAIC 향상 방법의 흐름도이다.
도 3을 참조하면, PSK 신호가 수신된다(301).
이어서, 수신된 PSK 신호는 역 회전 프로세서에 의해 역 회전된다(303).
이어서, 역 회전된 PSK 신호는 MMIC 프로세서에 의해 처리되어 결합된 잔류 채널 및 역 회전된 PSK 신호의 투영된 출력을 생성한다(305).
이어서, 결합된 잔여 채널 및 필터링된 출력은 위상 회전된 MLSE 프로세서에 의해 처리되어 경판정 출력 및 연판정 출력을 생성한다(307).
도 4는 본 발명의 일 실시예에 따른 도 1의 MMIC 프로세서(103)의 방법의 흐름도이다.
도 4를 참조하면, MMIC 프로세서(103)는 역 회전된 신호를 수신한다(401).
이어서, 역 회전된 신호는 복수의 MIC 필터 추정 프로세서(예를 들어, 도 2의 MIC 필터 추정 프로세서(201, 203, 205)) 또는 브랜치들에 의해 프로세싱 되고, 여기서 각각의 브랜치는 상이한 이퀄라이저 딜레이 k0를 선택함으로써 공식화된다. 각 브랜치는 해당 브랜치에 대한 유효 채널
Figure 112017031097316-pat00176
를 출력하고 해당 브랜치에 대한 추정 필터
Figure 112017031097316-pat00177
를 출력한다. 예를 들어, 위의 식 (10) - (12)에 나타낸 바와 같이 3 개의 브랜치를 공식화할 수 있다(403).
이어서, 각 브랜치의 유효 채널
Figure 112017031097316-pat00178
은 필터에 의해 필터링된다(405).
이어서, 각각의 필터링된 유효 채널은 곱셈기에 의해 가중치가 곱해진다(407).
이어서, 가중되고 필터링된 유효 채널들은 결합되어 잔류 채널 및 수신 신호의 투영된 출력을 생성한다(409).
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 흐름도이다.
도 5를 참조하면, 반도체 장치는 적어도 하나의 반도체 장치를 갖는 웨이퍼 또는 패키지 상에 형성되고, 상기 반도체 장치는 복수의 MIC 필터 추정 프로세서로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k 0 를 포함하고, 역 회전된 신호를 수신하기 위해 상기 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00179
및 추정 필터
Figure 112017031097316-pat00180
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서와, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터와, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기와, 상기 복수의 곱셈기의 출력들에 연결된 복수의 입력과, 상기 결합 잔여 채널
Figure 112017031097316-pat00181
를 제공하기 위해 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기를 포함한다(501).
이어서, 반도체 장치의 기능이 테스트된다(503). 반도체 장치를 테스트하는 것은 적어도 하나의 전기 광학 변환기(electrical to optical converter), 광학 신호를 적어도 2개의 광학 신호들로 분할하는 적어도 하나의 광학 스플리터 및 적어도 하나의 광학 전기 변환기(optical to electrical converter)를 사용하여 반도체 장치를 테스트하는 것을 포함한다.
도 6은 본 발명의 일 실시예에 따른 집적 회로를 구성하는 흐름도이다.
도 6을 참조하면, 초기 레이아웃 데이터가 구성된다(601). 예를 들어, 집적 회로의 층에 대한 피쳐 세트에 대한 마스크 레이아웃이 생성되며, 여기서 마스크 레이아웃은 복수의 회로 피쳐에 대한 표준 셀 라이브러리 매크로를 포함하되, 상기 표준 셀 라이브러리 매크로는 복수의 MIC 필터 추정 프로세서로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k 0 을 포함하고, 역 회전된 신호를 수신하기 위한 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
Figure 112017031097316-pat00182
및 추정 필터
Figure 112017031097316-pat00183
를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서와, 복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터와, 복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기와, 상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
Figure 112017031097316-pat00184
을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기를 포함하고, 상기 마스크 레이아웃의 생성 동안 레이아웃 디자인 룰에 준수하기 위해 상기 매크로의 상대 위치는 무시된다.
이어서, 디자인 룰 체크가 수행된다(603). 예를 들어, 본 발명의 몇몇 실시예에 따른 방법은 마스크 레이아웃을 생성 한 후에 레이아웃 디자인 룰에 따르기 위해 매크로의 상대적인 위치를 검사할 수 있다.
이어서, 레이아웃이 조정된다(605). 예를 들어, 임의의 매크로에 의한 레이아웃 디자인 룰의 비준수를 검출한 본 방법은, 비준수 매크로를 각각 레이아웃 설계 룰에 따르도록 수정함으로써 상기 마스크 레이아웃을 수정할 수 있다.
이어서, 새 레이아웃 데이터가 생성된다(607). 예를 들어, 본 방법은 집적 회로의 층에 대한 피쳐 세트의 수정된 마스크 레이아웃에 따라 마스크를 생성할 수 있다. 그러면, 상기 마스크에 따른 집적 회로 층이 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: GSM 수신기
101: PSK(phase shift keying) 신호 역 회전 프로세서
103: MMIC 프로세서
105: 위상 회전된 MLSE 프로세서

Claims (10)

  1. 간섭 제거 (IC, interference cancelation) 프로세서에 있어서,
    복수의 MIC(mono interference cancellation) 필터 추정 프로세서들로서, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저(equalizer) 오프셋 k0를 포함하고, 역 회전된 신호(de-rotated signal)를 수신하기 위한 상기 IC 프로세서의 제1 입력에 연결된 입력과, 유효 채널
    Figure 112019127957779-pat00185
    및 추정 필터
    Figure 112019127957779-pat00186
    를 제공하는 제1 출력을 포함하는 복수의 MIC 필터 추정 프로세서;
    복수의 필터로서, 상기 복수의 필터 각각은 상기 복수의 MIC 필터 추정 프로세서 중 하나의 출력에 연결된 입력과, 출력을 포함하는 복수의 필터;
    복수의 곱셈기로서, 상기 복수의 곱셈기 각각은 상기 복수의 필터 중 하나의 출력에 연결된 제1 입력과, 가중치를 수신하기 위한 제2 입력과, 출력을 포함하는 복수의 곱셈기; 및
    상기 복수의 곱셈기의 출력들과 연결된 복수의 입력들과, 결합된 잔류 채널
    Figure 112019127957779-pat00187
    을 제공하기 위한 상기 IC 프로세서의 제1 출력에 연결된 제1 출력과, 상기 역 회전된 신호의 투영된 출력 y를 제공하기 위한 상기 IC 프로세서의 제2 출력에 연결된 제2 출력을 포함하는 브랜치 결합기(branch combiner)를 포함하는 IC 프로세서.
  2. 제1 항에 있어서,
    수신 신호를 역 회전하고(de-rotate), 신호를 수신하기 위한 입력 및 상기 IC 프로세서의 상기 입력에 연결된 출력을 포함하는 역 회전(de-rotation) 프로세서를 더 포함하는 IC 프로세서.
  3. 제1 항에 있어서,
    상기 IC 프로세서의 상기 제1 출력에 연결된 제1 입력과, 상기 IC 프로세서의 상기 제2 출력에 연결된 제2 입력과, 결합된 잔여 채널
    Figure 112019127957779-pat00188
    및 투영된 출력 y의 경판정(hard decision)을 제공하기 위한 제1 출력과, 결합된 잔여 채널
    Figure 112019127957779-pat00189
    및 투영된 출력 y의 연판정(soft decision)을 제공하는 제2 출력을 포함하는 위상 회전된 MLSE(maximum-likelihood sequence estimation) 프로세서를 더 포함하는 IC 프로세서.
  4. 제 2 항에 있어서,
    상기 수신 신호는 GMSK(Gaussian minimum shift keying)로 변조되는 간섭을 포함하는 PSK(phase shift keying)로 변조되는 IC 프로세서.
  5. 제2 항에 있어서,
    상기 역 회전 프로세서는 아래와 같이 상기 수신 신호를
    Figure 112020140046630-pat00190
    만큼 위상 역 회전(phase de-rotate)하는 IC 프로세서.
    Figure 112020140046630-pat00191

    여기서,
    Figure 112020140046630-pat00192
    이고,
    여기서,
    Figure 112020140046630-pat00193
    ,
    Figure 112020140046630-pat00194
    Figure 112020140046630-pat00195
    및
    Figure 112020140046630-pat00196

    유효 송신 심볼
    Figure 112020140046630-pat00197
    는
    Figure 112020140046630-pat00198
    회전되고, 트레이닝 심볼 파트
    Figure 112020140046630-pat00199
    는 8PSK(8 phase shift keying)에 해당되는 신호고,
    Figure 112020140046630-pat00200
    는 연속적인
    Figure 112020140046630-pat00201
    회전으로 인한 복소 신호이며,
    Figure 112020140046630-pat00202
    는 위상 역 회전 전의 수신 신호이고, L은 채널 탭 수 빼기 1을 한 값이고,
    Figure 112020140046630-pat00203
    은 사용자의 채널,
    Figure 112020140046630-pat00204
    은 간섭 사용자의 채널,
    Figure 112020140046630-pat00205
    는 잡음 및 다른 간섭,
    Figure 112020140046630-pat00206
    는 역 회전 후의 수신 신호,
    Figure 112020140046630-pat00207
    는 위상 역 회전 후의 등가 전송 신호고,
    Figure 112020140046630-pat00208
    은 위상 역 회전 이후의 사용자의 등가 채널이고,
    Figure 112020140046630-pat00209
    은 위상 역 회전 이후의 간섭 사용자의 등가 채널이고,
    Figure 112020140046630-pat00210
    는 위상 역 회전 이후의 잡음 및 다른 간섭이다.
  6. 제1 항에 있어서,
    상기 복수의 MIC 필터 추정 프로세서 각각은,
    Figure 112020140046630-pat00211
    및
    Figure 112020140046630-pat00212
    를 다음의 식에 대한 해로서 결정함으로써 시간 간섭 백색화(temporal interference whitening)를 수행하는 IC 프로세서.
    Figure 112020140046630-pat00213

    여기서,
    Figure 112020140046630-pat00214
    은 이퀄라이저 딜레이이고,
    Figure 112020140046630-pat00215
    는
    Figure 112020140046630-pat00216
    의 길이를 가지고,
    Figure 112020140046630-pat00217
    는 시간 간섭 백색화를 위한
    Figure 112020140046630-pat00218
    의 길이를 가지고, TS는 트레이닝 시퀀스이고, t 및 T는 정수이고,
    Figure 112020140046630-pat00219
    는 역 회전 후의 수신 신호이고, 트레이닝 심볼 파트
    Figure 112020140046630-pat00220
    는 8PSK(8 phase shift keying)에 해당되는 신호다.
  7. 제1 항에 있어서,
    상기 복수의 MIC 필터 추정 프로세서들 각각은
    Figure 112020140046630-pat00221
    간섭 백색화 행렬
    Figure 112020140046630-pat00222
    을 선택함으로써 공간 간섭 백색화(spatial interference whitening)를 수행하고, 여기서
    Figure 112020140046630-pat00223
    는 아래와 같은 트레이닝 심볼(TS)인 IC 프로세서.
    Figure 112020140046630-pat00224

    여기서
    Figure 112020140046630-pat00225
    이고, t와 T는 정수이고,
    Figure 112020140046630-pat00226
    이고,
    Figure 112020140046630-pat00227
    는 8PSK(8 phase shift keying)에 해당되는 신호다.
  8. 복수의 MIC 필터 추정 프로세서 각각에 의해 유효 채널
    Figure 112020111269893-pat00229
    및 추정 필터
    Figure 112020111269893-pat00230
    를 생성하되, 상기 복수의 MIC 필터 추정 프로세서 각각은 상이한 이퀄라이저 오프셋 k0을 포함하고, 역 회전된 신호를 수신하기 위해 IC 프로세서의 제1 입력에 연결된 입력을 포함하고,
    상기 복수의 MIC 필터 추정 프로세서 각각의 상기 생성된 유효 채널
    Figure 112020111269893-pat00231
    을 복수의 필터에 의해 필터링하고,
    복수의 가중치들 중 하나를 상기 복수의 필터의 상기 필터링된 유효 채널들
    Figure 112020111269893-pat00232
    각각에 복수의 곱셈기에 의해 곱하고,
    결합된 잔류 채널
    Figure 112020111269893-pat00233
    및 상기 역 회전된 신호의 투영된 출력 y을 브랜치 결합기에 의해 생성하는 것을 포함하는 IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법.
  9. 제8 항에 있어서,
    신호를 수신하기 위한 입력 및 상기 IC 프로세서의 상기 입력에 연결된 출력을 포함하는 수신 신호를 역 회전 프로세서에 의해 역 회전시키는 것을 더 포함하는, IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법.
  10. 제8 항에 있어서,
    위상 회전된 MLSE 프로세서에 의해, 상기 결합된 잔류 채널
    Figure 112021500338714-pat00234
    및 상기 투영된 출력 y의 경판정 및 상기 결합된 잔류 채널
    Figure 112021500338714-pat00235
    및 상기 투영된 출력 y의 연판정을 생성하는 것을 더 포함하는, IC 프로세서에 의해 역 회전된 신호의 채널들을 결합하는 방법.
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