DE102017112074A9 - Vorrichtung und Verfahren für eine Einzelantennen-Interferenzunterdrückungs-(SAIC)-Verbesserung - Google Patents

Abstract

Ein Interferenzunterdrückungs (IC)-Prozessor (103), ein Verfahren, ein Verfahren zum Herstellen einer Halbleitervorrichtung und ein Verfahren zum Konstruieren einer integrierten Schaltung sind vorgesehen. Der IC-Prozessor (103) weist eine Mehrzahl von Mono-Interferenzunterdrückungs (MIC)-Filterabschätzungsprozessoren (201, 203, 205) auf, von welchen jeder einen unterschiedlichen Equalizer-Offset ko und einen Eingang zum Empfangen eines derotierten Signals und Vorsehen eines effektiven Kanals h_res,ih_res,i und eines abgeschätzten Filters p_i aufweist; eine Mehrzahl von Filtern (207, 209, 211), von welchen jeder einen Eingang aufweist, welcher mit der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern (213, 215, 217), von welchen jeder einen ersten Eingang aufweist, welcher mit der Mehrzahl von Filtern (207, 209, 211) verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung, und einen Ausgang; und einen Zweig-Kombinierer (219), welcher eine Mehrzahl von Eingängen aufweist, welche mit der Mehrzahl von Multiplizierern (213, 215, 217) verbunden ist, einen ersten Ausgang zum Vorsehen eines kombinierten Residualkanals H_res und einen zweiten Ausgang zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals.

Description

• PRIORITÄT
• Diese Anmeldung beansprucht unter 35 U.S.C. § 119 (e) die Priorität der vorläufigen U. S.-Patentanmeldung, welche beim USPTO am 21. Oktober 2016 eingereicht wurde und die Seriennummer 62/411,336 erhielt, deren gesamte Inhalte hierin durch Bezugnahme eingebunden sind.
• GEBIET
• Die vorliegende Offenbarung bezieht sich allgemein auf Kommunikationstechnologie und genauer auf eine Vorrichtung und Verfahren für eine Einzelantennen-Interferenzunterdrückung (SAIC).
• HINTERGRUND
• In einem Kommunikationsnetzwerk (beispielsweise einem Zweite-Generation (2G)-Global-System für mobile Kommunikationen (GSM)-Netzwerk) ist die Systemkapazität oftmals durch eine Co-Kanal-Interferenz (CCI) aufgrund von einer Kanal-Wiedernutzung bzw. -Folgenutzung beschränkt.
• GSM nutzt eine Kombination von Zeitmultiplex-Mehrfachzugriff (TDMA) und Frequenzmultiplex-Mehrfachzugriff (FDMA). Eine Gaußsche-Minimum-Umtastungs (GMSK)-Modulation wird in GSM verwendet derart, dass unerwünschte oder nichtechte Emissionen außerhalb der nominalen Bandbreite ausreichend gering sind, um benachbarte Kanäle in die Lage zu versetzen, von derselben Basisstation verwendet zu werden.
• Daten, welche durch einen Träger transportiert werden, sehen bis zu acht unterschiedliche Nutzer durch ein Aufsplitten des Trägers in acht Zeitslots bzw. Zeitnischen unter Verwendung eines TDMA-Schemas vor. Dies versetzt unterschiedliche Nutzer eines Einzel-Funkfrequenz (RF)-Kanals in die Lage, in unterschiedliche Zeitnischen zugewiesen zu werden. Unterschiedliche Nutzer sind dann in der Lage, denselben RF-Kanal ohne wechselseitige Interferenz zu verwenden. Ein GSM-Burst ist eine Übertragung, welche in einer Zeitnische getätigt wird, in der ein Burst drei Endbits (tail bits) an dem Start des GSM-Burst aufweist, um Zeit für einen Transmitter vorzusehen, um seine Leistung hochzufahren, 57 Datenbits, welche verwendet werden, um Informationen zu tragen, ein Flagbit, um den Typ von Daten in dem vorangehenden Feld anzuzeigen, 26 Bits für eine Trainingssequenz (TS), welche als eine Zeitwahl-Referenz und für die Entzerrung verwendet wird, ein Flagbit, um den Typ von Daten in dem Datenfeld anzuzeigen, 57 Datenbits, drei Endbits, um Zeit für einen Transmitter zu erlauben, seine Leistung herunterzufahren, und 8,25 Bits um ein Schutzintervall (guard time) an dem Ende eines GSM-Burst vorzusehen.
• Ein elementarer GSM-Empfänger behandelt CCI einfach als additives weißes Gaußsches Rauschen (AWGN), was zu einer schlechteren Leistungsfähigkeit führt. Anders als weißes Gaußsches Rauschen, welches sowohl in Zeit als auch Raum unkorreliert ist, hat eine Interferenz typischerweise eine starke Korrelation in der Zeit und dem Raum, d. h. die Interferenz ist farbig. In einem drahtlosen Kommunikationssystem mit mehreren Empfangsantennen kann eine Interferenz durch eine Interferenz-Weißungstechnik bzw. Interferenz-Aufhellungstechnik gemildert werden, welche die Korrelation eines empfangenen Signals unter mehreren Empfangsantennen ausnutzt bzw. auswertet. Da ein GSM-System typischerweise nur eine einzelne Empfangsantenne nutzt, kann eine Interferenz-Weißungstechnik nicht direkt angewandt werden. Ein GMSK-Signal kann jedoch durch ein binäres Phasenumtastungs (BPSK)-Signal mit nachfolgenden 90-Grad-Phasendrehungen angenähert werden. Wenn I und Q als zwei Signaldimensionen behandelt werden, ist BPSK ein eindimensionales Signal anders als Quadratur-Phasenumtastung (QBSK) und andere Quadratur-Amplituden-Modulations (QAM)-Schemata welche sowohl I- als auch Q-Dimensionen besetzen. Demnach ist es für BPSK- oder GSMK-Signale auch mit einer einzelnen Empfangsantenne möglich, eine Interferenz-Unterdrückung durch eine bestimmte Signalraum-Projektion durchzuführen, auf welche allgemein Bezug genommen wird als SAIC.
• KURZFASSUNG
• Gemäß einer Ausführungsform weist ein Interferenzunterdrückungs (IC = Interference Cancellation = Interferenzunterdrückungs)-Prozessor eine Mehrzahl von Mono-Interferenz-Unterdrückungs (MIC = Mono Interference Cancellation = Mono-Interferenz-Unterdrückungs)-Filterabschätzungsprozessoren auf, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Entzerrer-Offset bzw. Equalizer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors zum Empfangen eines derotierten Signals verbunden ist, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern, wobei jeder der Mehrzahl von Filtern einen Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzungsprozessoren verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern, wobei jeder der Mehrzahl von Multiplizierern einen ersten Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von Filtern verbunden ist, einen zweiten Eingang zum Empfangen eines Gewichts bzw. einer Gewichtung, und einen Ausgang; und einen Zweig-Kombinierer, welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern verbunden sind, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors verbunden ist zum Vorsehen eines kombinierten residuellen Kanals H_res und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors verbunden ist zum Vorsehen eines veranschlagten Ausgangs y des derotierten Signals.
• Gemäß einer Ausführungsform weist ein Verfahren zum Kombinieren von Kanälen eines derotierten Signals durch einen IC-Prozessor ein Erzeugen eines effektiven Kanals h_res,i und eines abgeschätzten Filters p_i durch jeden einer Mehrzahl von MIC-Filterabschätzungsprozessoren auf, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Entzerrer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors zum Empfangen eines derotierten Signals verbunden ist; ein Filtern, durch eine Mehrzahl von Filtern, der erzeugenden effektiven Kanäle h_res,i jedes der Mehrzahl von MIC-Filterabschätzprozessoren; ein Multiplizieren durch eine Mehrzahl von Multiplizierern jedes der gefilterten effektiven Kanäle h_res,i der Mehrzahl von Filtern mit einer einer Mehrzahl von Gewichtungen; und ein Erzeugen, durch einen Zweig-Kombinierer, eines kombinierten Residualkanals H_res und einer veranschlagten Ausgabe y des derotierten Signals.
• Gemäß einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bilden der Halbleitervorrichtung als einen Teil eines Wafer oder Package auf, welche eine Mehrzahl von MIC-Filterabschätzungsprozessoren aufweist, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Entzerrer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors zum Empfangen eines derotierten Signals verbunden ist, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern, wobei jeder der Mehrzahl von Filtern einen Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzprozessoren verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern, wobei jeder der Mehrzahl von Multiplizierern einen ersten Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von Filtern verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung und einen Ausgang; und einen Zweig-Kombinierer, welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern verbunden sind, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors zum Vorsehen eines kombinierten Residualkanals H_res verbunden ist, und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors verbunden ist zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals; und ein Testen der Halbleitervorrichtung, wobei das Testen der Halbleitervorrichtung unter Verwendung wenigstens eines Elektrisch-zu-Optisch-Wandlers, wenigstens eines optischen Splitters, welcher ein optisches Signal in wenigstens zwei optische Signale aufsplittet und wenigstens eines Optisch-zu-Elektrisch-Wandlers durchgeführt wird.
• Gemäß einer Ausführungsform weist ein Verfahren zum Konstruieren einer integrierten Schaltung ein Erzeugen eines Maskenlayout für einen Satz von Merkmalen für eine Schicht der integrierten Schaltung auf, wobei das Maskenlayout Standard-Zellbibliothek-Makros für eine Mehrzahl von MIC-Filterabschätzungsprozessoren hat, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Entzerrer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem erste Eingang des IC-Prozessors zum Empfangen eines derotierten Signales verbunden ist, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern, wobei jeder der Mehrzahl von Filtern einen Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzprozessoren verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern, wobei jeder der Mehrzahl von Multiplizierern einen ersten Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von Filtern verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung, und einen Ausgang; und einen Zweig-Kombinierer, welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern verbunden sind, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors verbunden ist zum Vorsehen eines kombinierten Residualkanals H_res, und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors verbunden ist, zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals; ein Verwerfen relativer Positionen der Makros zur Layoutdesign-Regel-Erfüllung während der Erzeugung des Maskenlayout; ein Überwachen der relativen Positionen der Makros für die Layoutdesign-Regel-Erfüllung nach dem Verwerfen der relativen Positionen; bei einem Erfassen einer Layoutdesign-Regel-Nichterfüllung der Makros ein Erzeugen eines angepassten Maskenlayouts durch ein Anpassen der Nichterfüllungs-Makros für die Layoutdesign-Regel-Erfüllung; ein Erzeugen einer Maske gemäß dem angepassten Layout mit dem Satz von Merkmalen für die Schicht der integrierten Schaltung; und ein Herstellen der integrierten Schaltungsschicht gemäß der Maske.
• Figurenliste
• Die obigen und andere Aspekte, Merkmale und Vorteile von bestimmten Ausführungsformen der vorliegenden Offenbarung werden deutlicher werden aus der folgenden detaillierten Beschreibung, zusammengenommen mit den beigefügten Zeichnungen, in welchen:
• 1 ein Blockschaltbild eines GSM-Empfängers gemäß einer Ausführungsform der vorliegenden Offenbarung ist;
• 2 ist ein Blockschaltbild eines Mehrfach-Eingang-Mehrfach-Ausgang (MIMO)-MIC (MMIC)-Prozessors der 1 gemäß einer Ausführungsform der vorliegenden Offenbarung ist;
• 3 ein Flussdiagramm eines Verfahrens einer SAIC-Verbesserung in einem GSM-Nutzerausstattungs (UE)-Empfänger gemäß einer Ausführungsform der vorliegenden Offenbarung ist;
• 4 ein Flussdiagramm eines Verfahrens des MMIC-Prozessors der 2 gemäß einer Ausführungsform der vorliegenden Offenbarung ist;
• 5 ein Flussdiagramm eines Verfahrens zum Herstellen eines IC-Prozessors gemäß einer Ausführungsform der vorliegenden Offenbarung ist; und
• 6 ein Flussdiagramm zum Konstruieren einer integrierten Schaltung gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
• DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN DER VORLIEGENDEN OFFENBARUNG
• Hierin nachstehend sind Ausführungsformen der vorliegenden Offenbarung im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es sollte festgehalten werden, dass dieselben Elemente durch dieselben Bezugszeichen bezeichnet werden werden, obwohl sie in unterschiedlichen Zeichnungen gezeigt sind. In der folgenden Beschreibung sind spezifische Details wie beispielsweise detaillierte Konfigurationen und Komponenten lediglich vorgesehen, um dem Gesamtverständnis der Ausführungsformen der vorliegenden Offenbarung zu assistieren. Demnach sollte es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen der Ausführungsformen welche hierin beschrieben sind, getätigt werden können, ohne von dem Umfang und Gedanken der vorliegenden Offenbarung abzuweichen. Zusätzlich sind Beschreibungen von wohlbekannten Funktionen und Konstruktionen zur Klarheit und Prägnanz ausgelassen. Die Begriffe, welche untenstehend beschrieben sind, sind Begriffe, welche unter Berücksichtigung der Funktionen in der vorliegenden Offenbarung definiert sind, und können unterschiedlich gemäß Nutzern, Intentionen von Nutzern oder Gewohnheiten sein. Demnach sollten die Definitionen der Begriffe basierend auf den Inhalten durch diese Beschreibung hinweg bestimmt werden.
• Die vorliegende Offenbarung kann verschiedene Modifikationen und verschiedene Ausführungsformen haben, von welchen Ausführungsformen untenstehend im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben sind. Es sollte jedoch verstanden werden, dass die vorliegende Offenbarung nicht auf die Ausführungsformen beschränkt ist, sondern alle Modifikationen, Äquivalente und Alternativen innerhalb des Gedankens und des Umfangs der vorliegenden Offenbarung einschließt.
• Obwohl die Begriffe eine Ordnungszahl wie beispielsweise erster/erste/erstes, zweiter/zweite/zweites etc. aufweisen, können sie zum Beschreiben verschiedener Elemente genutzt werden, die strukturellen Elemente sind nicht durch die Begriffe beschränkt. Die Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Beispielsweise kann, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen, auf ein erstes strukturelles Element Bezug genommen werden als ein zweites strukturelles Element. Ähnlich kann auf das zweite strukturelle Element ebenso Bezug genommen werden als das erste strukturelle Element. Wenn hierin verwendet umfasst der Begriff „und/oder“ eine beliebige und alle Kombinationen von einem oder mehreren zugeordneten Gegenständen.
• Die Begriffe, welche hierin verwendet werden, werden lediglich verwendet, um verschiedene Ausführungsformen der vorliegenden Offenbarung zu beschreiben, sind jedoch nicht vorgesehen, um die vorliegende Offenbarung zu beschränken. Singularformen sind vorgesehen, um Pluralformen einzuschließen, solange der Zusammenhang nicht eindeutig Anderweitiges anzeigt. In der vorliegenden Offenbarung sollte verstanden werden, dass die Begriffe „aufweisen“ oder „haben“ die Existenz eines Merkmals, einer Zahl, eines Schritts, einer Operation, eines strukturellen Elements, eines Teils oder einer Kombination davon anzeigen, und die Existenz oder Wahrscheinlichkeit der Hinzufügung eines oder mehrerer anderer Merkmale, Zahlen, Schritte, Operationen, struktureller Elemente, Teile oder Kombinationen davon nicht ausschließen.
• Solange nicht anderweitig definiert haben alle Begriffe, welche hierin verwendet werden, dieselben Bedeutungen wie diejenigen, welche durch einen Fachmann verstanden werden, zu dessen Fachgebiet die vorliegende Offenbarung gehört. Solche Begriffe wie diejenigen, welche in einem allgemein verwendeten Wörterbuch definiert sind, müssen interpretiert werden, um dieselbe Bedeutung zu haben wie die kontextbezogenen Bedeutungen in dem relevanten Fachgebiet, und dürfen nicht interpretiert werden, um eine ideale oder übermäßig formale Bedeutung zu haben, solange nicht deutlich in der vorliegenden Offenbarung definiert.
• Gemäß einer Ausführungsform sehen das vorliegende System und Verfahren SAIC zum Verbessern der Leistungsfähigkeit von erhöhten Datenraten für GSM-Evolution (EDGE) vor, wenn das erwünschte Signal 8PSK-moduliert ist und die Interferenzen GMSK-moduliert sind. Das vorliegende System und Verfahren zerlegen das räumliche und zeitliche Interferenz-Aufhellungsergebnis in Mehrfach-kleinstes-Quadrat-Ergebnisse, wobei jedes Mehrfach-kleinstes-Quadrat-Ergebnis (hierauf wird Bezug genommen als ein Zweig) mit unterschiedlichen Entzerrer-Verzögerungen (equalizer delays) und unterschiedlichen Bedingungen auf den Residualkanal formuliert ist.
• Gemäß einer Ausführungsform sind die Zweige gewichtungskombiniert basierend auf einem mittleren quadratischen Fehler (MSE) von kleinstes-Quadrat-Lösungen, bevor die Zweige für eine Maximum-Likelihood-Sequenzschätzungs (MLSE)-Verarbeitung vorgesehen werden. Durch ein Auswählen eines unterschiedlichen Main Tap bei einer Links/Rechts-Burst-Verarbeitung, wird die Notwendigkeit, einen minimalen/maximalen Phasenfilter vor der MLSE-Verarbeitung zu berechnen, eliminiert.
• Gemäß einer Ausführungsform kann ein erwünschtes Signal 8PSK-moduliert sein und die Interferenz kann GMSK-moduliert sein. Es wird verstanden, dass das erwünschte Signal und die Interferenz auf andere Typen erstreckt werden können, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen. Es wird angenommen, dass die Kanallänge gleich L+1 in chipx1 (d. h. Oversampling-Rate von 1) ist. Für eine einzelne GMSK-Interferenz kann das empfangene Signal wie in Gleichung (1) wie folgt ausgedrückt werden: $$\tilde{r}\left[t\right]={\displaystyle {\sum }_{l=0}^L\tilde{h}\left[l\right]a\left[t-l\right]e^{j\varphi \left(t-l\right)}+\underset{\tilde{n}\left[t\right]}{\underbrace{{\displaystyle {\sum }_{m=0}^L\tilde{g}\left[m\right]b\left[t-m\right]e^{j\theta \left(t-m\right)}+\tilde{w}\left[t\right]}}}}$$

  

  wobei a[t] 8PSK-moduliert ist und seine Phasendrehung $\varphi =\frac{3\pi }{8}$

  

  ist, b[t] GMSK-moduliert ist und seine Phasendrehung $\theta =\frac{\pi }{2}$

  

  ist, r̃[t] ein empfangenes Signal vor der Phasen-Derotation ist, L eine Anzahl von Kanal-Taps minus 1 ist, h̃[l] ein Kanal eines Nutzers ist, g̃[m] ein Kanal eines Interferenz-Nutzers ist, und w̃[t] Rauschen und andere Interferenz ist.
• Für eine SAIC-Verarbeitung muss, da die Interferenz angenommen wird, GMSK-moduliert zu sein, eine Phasen-Derotation von $\theta =\frac{\pi }{2}$

  

  durchgeführt werden, d. h. wie in Gleichung (2) wie folgt: $$r\left[t\right]=\tilde{r}\left[t\right]e^{-j\theta t}={\displaystyle {\sum }_{l=0}^L\tilde{h}\left[l\right]e^{-j\theta l}a\left[t-l\right]e^{j\left(\varphi -\theta \right)\left(t-l\right)}+{\displaystyle {\sum }_{m=0}^L\tilde{g}\left[m\right]e^{-j\theta m}b\left[t-m\right]+\tilde{w}\left[t\right]e^{-j\theta t}}}$$

  

  wobei r[t] ein empfangenes Signal nach der Derotation ist.
• Demnach ist Gleichung (3) wie folgt: $$r\left[t\right]={\displaystyle {\sum }_{l=0}^{L}h\left[l\right]}\tilde{a}\left[t-l\right]+\underset{n\left[t\right]}{\underbrace{{\displaystyle {\sum }_{m=0}^{L}g\left[m\right]b\left[t-m\right]+w\left[t\right]}}}$$

  

  wobei ã[t] = a[t]e^j(ϕ-θ)t, ã[t] ein äquivalentes Übertragungssignal nach der Phasen-Derotation ist, h̃[l] = h̃[l]e^-jθl, h̃[l] ein äquivalenter Kanal eines Nutzers nach der Phasen-Derotation ist, g[m] = g̃[m]e^-jθm , g[m] ein äquivalenter Kanal eines Interferenz-Nutzers nach der Phasen-Derotation ist, w[t] = w̃[t]e^-jθt, und w[t] Rauschen und andere Interferenzen nach der Phasen-Derotation ist.
• Das effektive übertragene Symbol ã[t] wird $\frac{\pi }{8}-\text{gedreht}$

  

  und der Trainingssymbolteil a[t] ist nach wie vor ein BPSK (±1) Signal auch für 8PSK. ã[t] jedoch ist ein komplexes Signal aufgrund der konsekutiven $\frac{\pi }{8}-\text{Drehung}\text{.}$

  
• Das obige komplexe Signalmodell kann als ein Intersymbol-Interferenz (ISI)-MIMO-Modell mit allen realen Komponenten wie in Gleichung (4) wie folgt umgeschrieben werden: $$\left[\begin{array}{c}{r}_I\left[t\right]\\ r_Q\left[t\right]\end{array}\right]={\displaystyle {\sum }_{l=0}^L\left[\begin{array}{cc}{h}_I\left[l\right]& -h_Q\left[l\right]\\ h_Q\left[l\right]& h_I\left[l\right]\end{array}\right]\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]+\left[\begin{array}{c}{n}_I\left[t\right]\\ n_Q\left[t\right]\end{array}\right]}$$

  

  wobei r_I[t] und h_I[l] Realteile eines imaginären Signales sind und r_Q[t] und h_Q[l] Imaginärteile eines komplexen Signales sind.
• Allgemeiner können mehrere Empfangsantennen durch ein Oversampling (beispielsweise 2X Abtastungen pro Symbolzeit) berücksichtigt werden. Demnach kann Gleichung (5) wie folgt definiert werden: $$r\left[t\right]={\displaystyle {\sum }_{l=0}^{L}H\left[l\right]\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]+n\left[t\right]}$$

  

  wobei H[l] eine M × 2 Matrix ist. r[t] und n[t] sind ein M × 1 Vektor, M = 2 × Anzahl von Rx × Oversampling-Rate. Für eine einzelne Antenne mit einer Oversampling-Rate 2 ist M=4.
• In Matrix-Form kann durch ein Konkatenieren von Q_p chipx1 nachfolgende Zeitabtastungen, Gleichung (6) wie folgt definiert werden: $$r_t=H{a}_t+n_t$$

  
• Die Kanal-Matrix von M(1 + Q_p) × 2(1 + Q_p + L) wird in Gleichung (7) wie folgt ausgedrückt: $$H:=\left[\begin{array}{cccccc}H\left[0\right]& \dots & H\left[L\right]& 0& \dots & 0\\ 0& H\left[0\right]& \dots & H\left[L\right]& \dots & 0\\ ⋮& \ddots & \ddots & \cdots & \ddots & ⋮\\ 0& \cdots & 0& H\left[0\right]& \dots & H\left[L\right]\end{array}\right]$$

  
• Ein empfangener Vektor von M(1 + Q_p) × 1: r_t:=[r\t]^T r[t - 1]^T ... r[t - Q_p]^T]^T
• Ein übertragender Vektor von 2(1 + Q_p + L) × 1: a_t:=[ã[t] ã_Q[t]··· ã_I[t- L - Q_p] ã_Q[t - L - Q_p]]^T
• Ein Interferenz-Vektor von M(1 + Q_p) × 1: n_t:=[n[tV]^t n[t - 1]^t··· n[t - Q_p]^T]^T
• Gemäß einer Ausführungsform kann auf MMIC Bezug genommen werden als eine temporale Interferenz-Aufhellungs (IW)-Operation, welche von einer räumlichen IW-Operation gefolgt wird.
• Das vorliegende System kann eine zeitliche IW durchführen, um das Ergebnis in Mehrfach-kleinstes-Quadrat (LS)-Ergebnisse zu zerlegen, wobei jedes Ergebnis einem Zweig entspricht, und wobei jedes Ergebnis durch ein Lösen von Gleichung (8) wie folgt formuliert ist: $$\underset{p,h_{res}}{{\displaystyle \text{min}}}{\displaystyle {\sum }_{t\in TS}{\left(p^T{r}_t-h_{res}^T{a}_{t-k_0}\right)}^2}$$

  

  wobei ko eine gegebene Entzerrungsverzögerung ist, h_res von der Länge 2(Q_d + 1) ist, und p von der Länge M(Q_p + 1) ist. Um eine Gesamt-Null-Triviallösung (all zero trivial solution) zu vermeiden, muss eine Bedingung auf entweder h_res oder p auferlegt werden. Ein Auferlegen von Bedingungen auf h_res führt allgemein zu einer besseren Leistungsfähigkeit als ein Auferlegen von Bedingungen auf p.
• Beispielsweise kann, wenn acht Zweige konstruiert werden, k₀ = 1, 2, 3 und 4 ausgewählt werden. In einem GMSK-Fall kann die Länge von h_res gleich (Q_d + 1) sein. In diesem Fall kann für eine 8PSK-Formulierung die Länge von h_res gleich 2(1 + Q_d) sein. Demnach kann für jedes τ, h_res[0] = 1 (entsprechend einem Realteil eines komplexen Kanals) oder h_res [1] = 1 (entsprechend einem Imaginärteil eines komplexen Kanales) beschränkt sein.
• Acht Zweige können formuliert werden, wobei jeder Zweig der Lösung des LS-Ergebnisses in Gleichung (9) wie folgt entspricht: $$\underset{p,h_{res}:h_{res}\left[n\right]=\mathrm{1,}}{{\displaystyle \text{min}}}{\displaystyle {\sum }_{t\in TS}{\left(p^T{r}_t-h_{res}^T{a}_{t-k_0}\right)}^2}$$

  

  wobei τ = 1, 2, 3 oder 4, und n = 0 oder 1.
• Allgemeiner kann durch ein Auswählen von unterschiedlichem ko und einer unterschiedlichen Bedingung auf h_res eine B-Anzahl von Zweigen formuliert werden wie in den Gleichungen (10) bis (12) wie folgt: $$\begin{array}{cc}{p}_1^T{r}_t=h_{res\mathrm{,1}}^T{a}_{t-k_{\mathrm{0,1}}}+e_1\left[t-k_{\mathrm{0,1}}\right]& \left(10\right)\\ p_2^T{r}_t=h_{res\mathrm{,2}}^T{a}_{t-k_{\mathrm{0,2}}}+e_2\left[t-k_{\mathrm{0,2}}\right]& \left(11\right)\\ ⋮& \\ p_B^T{r}_t=h_{res,B}^T{a}_{t-k_{\mathrm{0,}B}}+e_B\left[t-k_{\mathrm{0,}B}\right]& \left(12\right)\end{array}$$

  
• Durch ein geeignetes Verschieben mit k_0,1,...,k_0,B werden die folgenden Gleichungen (13) bis (15) erlangt: $$\begin{array}{cc}{y}_1\left[t\right]:=p_1^T{r}_{t+k_{\mathrm{0,1}}}=h_{res\mathrm{,1}}^T{a}_t+e_1\left[t\right]& \left(13\right)\\ y_2\left[t\right]:=p_2^T{r}_{t+k_{\mathrm{0,2}}}=h_{res\mathrm{,2}}^T{a}_t+e_2\left[t\right]& \left(14\right)\\ ⋮& \\ y_B\left[t\right]:=p_B^T{r}_{t+k_{\mathrm{0,}B}}=h_{res,B}^T{a}_t+e_B\left[t\right]& \left(15\right)\end{array}$$

  
• Durch ein Definieren $H_{res,T}:=\left[\begin{array}{c}{h}_{res\mathrm{,1}}^T\\ h_{res\mathrm{,2}}^T\\ ⋮\\ h_{res,B}^T\end{array}\right],P_T:=\left[\begin{array}{c}{p}_1^T\\ p_2^T\\ ⋮\\ p_B^T\end{array}\right],e_T\left[t\right]:=\left[\begin{array}{c}{e}_1\left[t\right]\\ e_2\left[t\right]\\ ⋮\\ e_B\left[t\right]\end{array}\right],\text{ und }{y}_T\left[t\right]:=\left[\begin{array}{c}{y}_1\left[t\right]\\ y_2\left[t\right]\\ ⋮\\ y_B\left[t\right]\end{array}\right]$

  

  kann Gleichung (16) wie folgt kompakt geschrieben werden: $$y_T\left[t\right]=H_{res,T}{a}_t+e_T\left[t\right]$$

  
• Nach dem Durchführen einer zeitlichen IW kann das vorliegende System ferner eine räumliche IW basierend auf einer räumlichen Co-Varianz eines Residuen-Fehlers durchführen. Genauer wird eine B × B IW Matrix $P_S=R_{ee}^{-1/2}$

  

  ausgewählt, wobei R_ee durch Trainingssymbole wie in Gleichung (17) wie folgt abgeschätzt werden kann: $$R_{ee}=E\left[e_T\left[t\right]e_T{\left[t\right]}^T\right]\approx \frac{{\displaystyle {\sum }_{t\in TS}\left(y_T\left[t\right]-H_{res,T}{a}_t\right){\left(y_T\left[t\right]-H_{res,T}{a}_t\right)}^T}}{\left|TS\right|}$$

  
• Nach der räumlichen IW wird Gleichung (18) wie folgt ausgedrückt: $$y\left[t\right]:=P_S{y}_T\left[t\right]=P_S{H}_{res,T}{a}_t+P_S{e}_T\left[t\right]=H_{res}{a}_t+e\left[t\right]$$

  

  wobei $$H_{res}:=P_S{H}_{res,T}\text{ and }e\left[t\right]=P_S{e}_T\left[t\right].$$

  
• Die Dimension von H_res ist B × 2(1 + Q_d). H_res kann umgeschrieben werden als H_res = [H_res[0] H_res[1] ··· H_res[Q_d]], wobei H_res[l] eine B × 2 -Realmatrix ist. Dann kann Gleichung (18) als Gleichung (19) wie folgt umgeschrieben werden: $$y\left[t\right]={\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]+e\left[t\right]}$$

  
• Gemäß einer Ausführungsform nähert das vorliegende System R_ee als eine Diagonalmatrix an durch ein Ignorieren von außerhalb der Diagonale gelegenen Elementen, d. h. wie in Gleichung (20) wie folgt: $$R_{ee}\approx \left[\begin{array}{ccc}{\widehat{\sigma }}_1^2& \cdots & 0\\ ⋮& \ddots & ⋮\\ 0& \cdots & {\widehat{\sigma }}_B^2\end{array}\right]$$

  

  wobei ${\widehat{\sigma }}_i^2=\frac{{\displaystyle {\sum }_{t\in TS}{\left(p_i{}^{T}r{}_t-h_{res,i}^T{a}_t-k_{\mathrm{0,}i}\right)}^2}}{\left|TS\right|}.$

  

  Dann kann Gleichung (21) ausgedrückt werden wie folgt: $$P_S=R_{ee}^{-1/2}=\left[\begin{array}{ccc}{w}_1& \cdots & 0\\ ⋮& \ddots & ⋮\\ 0& \cdots & w_B\end{array}\right]$$

  

  wobei w_i = 1/σ̂_j.
• Mit dieser Vereinfachung wird die räumliche IW auf eine einfache komponentenartige bzw. komponentenweise Skalierung reduziert, wie in Gleichung (22) wie folgt: $$H_{res}=\left[\begin{array}{c}{w}_1{h}_{res\mathrm{,1}}^T\\ w_2{h}_{res\mathrm{,2}}^T\\ ⋮\\ w_B{h}_{res,B}^T\end{array}\right],=\left[\begin{array}{c}{w}_1{p}_1^T\\ w_2{p}_2^T\\ ⋮\\ w_B{p}_B^T\end{array}\right],e\left[t\right]=\left[\begin{array}{c}{w}_1{e}_1\left[t\right]\\ w_2{e}_2\left[t\right]\\ ⋮\\ w_B{e}_B\left[t\right]\end{array}\right],\text{ and }y\left[t\right]:=\left[\begin{array}{c}{w}_1{y}_1\left[t\right]\\ w_2{y}_2\left[t\right]\\ ⋮\\ w_B{y}_B\left[t\right]\end{array}\right]$$

  
• Diese Skalier-Operation kann als ein vereinfachter Nach-MIC-IW-Vorgang angesehen werden, wobei nur die Leistungs-Skalierung durchgeführt wird. Insbesondere wird angenommen, dass der Residual-Fehler über verschiedene Zweigausgaben unkorreliert ist, was in der Praxis nicht notwendigerweise wahr sein muss. Es wird jedoch gefunden, dass der Leistungsfähigkeitsspalt zwischen einem Verwenden einer einfachen Skalierung und einer vollen räumlichen IW ziemlich eng ist.
• In einem Fall, in dem ein suboptimaler MLSE-Algorithmus (beispielsweise Entscheidungsrückkopplungssequenzabschätzung (DFSE), Sequenzabschätzung eines reduzierten Zustands (RSSE) anstelle einer vollständigen MLSE verwendet wird, kann es besser sein, einen Burst in zwei Teilen zu verarbeiten: verarbeite den linken Teil des Burst von den Trainingssymbolen von der Mitte nach links und verarbeite den rechten Teil des Burst von den Trainingssymbolen von der Mitte nach rechts.
• Für eine Nicht-SAIC-Verarbeitung wird ein minimaler Phasenfilter auf eine Rechts-Burst-Verarbeitung angewandt, um eine Kanal-Tap-Energie auf den frühesten Tap zu konzentrieren, welcher ein besseres Vertrauen in den Sequenz-Abschätz-Algorithmus vorsehen kann. Ähnlich kann ein maximaler Phasenfilter auf die Links-Burst-Verarbeitung angewandt werden, um Tap-Kanal-Energie auf einen spätesten Tap aufgrund der umgekehrten Reihenfolge in der MLSE-Verarbeitung zu konzentrieren.
• Für eine SAIC-Verarbeitung mit MMIC kann ein ähnlicher Zweck erreicht werden, ohne die minimalen/maximalen Phasenfilter finden zu müssen. Es kann getätigt werden durch ein Auswählen eines Haupt-Tap unterschiedlich für einen Links-/Rechts-Burst. Für einen Rechts-Burst kann das vorliegende System den 0-ten Tap als den Haupt-Tap verwenden. Für 8PSK entspricht der 0-te Tap den ersten zwei Komponenten (real und imaginär von h_res. Das heißt, dass das vorliegende System entweder h_res[0] = 1 oder h_res[1] = 1 in Gleichung (8) obenstehend beschränkt. Für den Links-Burst, wird der Q_d -te Tap als der Haupt-Tap verwendet. Das heißt, dass das vorliegende System entweder h_res[2Q_p] = 1 or h_res[2Q_p + 1] = 1 in Gleichung (8) obenstehend beschränkt.
• Unter der Annahme, dass der Residuen-Fehler e[t] ein unabhängig identisch verteilter (i.i.d) AWGN-Prozess ist, dann kann durch ein Einsetzen von Forney's MLSE-Annäherung eine Maximum-Likelihood-Sequenzschätzung wie in Gleichung (23) wie folgt formuliert werden: $$\underset{\tilde{a}}{{\displaystyle \text{argmin}}}{{\displaystyle {\sum }_t\Vert y\left[t\right]-{\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]}\Vert }}^2$$

  
• Da ã[t] = ã_I[t] + jã_Q[t] = a[t]e^j(ϕ-θ)t ein $\frac{\pi }{8}-\text{phasengedrehtes}$

  

  8PSK-Signal sein kann, kann die Konstellation Zeit-variierend mit einer Periode von 16 chipx1 Abtastungen sein. Wenn Gleichung (24) untenstehend in ihrer naiven Form implementiert wird, würde es ein Implementieren des Viterbi-Algorithmus mit einem zeitvariierenden Trellis-Zustand benötigen, welcher eine signifikante Komplexität benötigen würde. Um dies zu vermeiden, kann die folgende Gleichung wie in Gleichung (24) wie folgt ausgedrückt werden: $$\left[\begin{array}{c}{\tilde{a}}_I\left[t\right]\\ {\tilde{a}}_Q\left[t\right]\end{array}\right]=U\left[t\right]\left[\begin{array}{c}{a}_I\left[t\right]\\ a_Q\left[t\right]\end{array}\right]$$

  

  wobei U[t] eine 2x2-Drehmatrix ist, definiert durch Gleichung (25) wie folgt: $$U\left[t\right]=\left[\begin{array}{cc}cos\left(\varphi -\theta \right)t& -sin\left(\varphi -\theta \right)t\\ sin\left(\varphi -\theta \right)t& cos\left(\varphi -\theta \right)t\end{array}\right]$$

  
• Für eine Drehmatrix gilt die Eigenschaft in Gleichung (26) wie folgt: $$U\left[a+b\right]=U\left[a\right]U\left[b\right]$$

  
• Demnach ist Gleichung (27) wie folgt: $$\begin{array}{l}{\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]}\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]={\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]U\left[t-l\right]}\left[\begin{array}{c}{a}_I\left[t-l\right]\\ a_Q\left[t-l\right]\end{array}\right]=\\ {\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]U\left[-l\right]U\left[t\right]}\left[\begin{array}{c}{a}_I\left[t-l\right]\\ a_Q\left[t-l\right]\end{array}\right]={\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{H}}_{res}\left[l\right]U\left[t\right]}\left[\begin{array}{c}{a}_I\left[t-l\right]\\ a_Q\left[t-l\right]\end{array}\right]\end{array}$$

  

  wobei H̃_res[l] = H_res[l]U[-l].
• Um U[t], zu handhaben, ist Gleichung (28) wie folgt: $$U\left[t\right]\left[\begin{array}{c}{a}_I\left[t-l\right]\\ a_Q\left[t-l\right]\end{array}\right]=\left[\begin{array}{cc}{a}_I\left[t-l\right]& -a_Q\left[t-l\right]\\ a_Q\left[t-l\right]& a_I\left[t-l\right]\end{array}\right]\left[\begin{array}{c}cos\left(\varphi -\theta \right)t\\ sin\left(\varphi -\theta \right)t\end{array}\right]$$

  
• A[t] ist in Gleichung (29) wie folgt definiert: $$A\left[t\right]=\left[\begin{array}{cc}{a}_I\left[t\right]& -a_Q\left[t\right]\\ a_Q\left[t\right]& a_I\left[t\right]\end{array}\right]$$

  
• Demnach ist Gleichung (30) wie folgt: $${\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]}\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]=\left({\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{H}}_{res}\left[l\right]A\left[t-l\right]}\right)\left[\begin{array}{c}cos\left(\varphi -\theta \right)t\\ sin\left(\varphi -\theta \right)t\end{array}\right]$$

  
• Gleichung (23) obenstehend ist äquivalent zu Gleichung (31) wie folgt: $$\underset{a}{{\displaystyle \text{min}}}{\displaystyle {\sum }_t{\Vert y\left[t\right]-\left({\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{H}}_{res}\left[l\right]A\left[t-l\right]}\right)\left[\begin{array}{c}cos\left(\varphi -\theta \right)t\\ sin\left(\varphi -\theta \right)t\end{array}\right]\Vert }^2}$$

  

  was eine zeitvariierende Konstellation nicht involviert. Anstelle dessen gibt es einen zeitvariierenden Multiplikations-Term $\left[\begin{array}{c}cos\left(\varphi -\theta \right)t\\ sin\left(\varphi -\theta \right)t\end{array}\right].$

  

  Dies kann zu einer Vereinfachung einer Implementierung und viel weniger Modifikation an existierendem Code eines Nicht-SAIC-MLSE-Equalizers führen. Auf Gleichung (31) obenstehend kann Bezug genommen werden als eine phasengedrehte MLSE. Gleichung (31) obenstehend kann durch ein Verwenden einer komplexen Signalschreibweise repräsentiert werden.
• h_c[l] kann ein komplexer Kanal-Vektor sein, dessen Realteil die erste Spalte von H_res[l] ist, und dessen Imaginärteil das Negative der zweiten Spalte von H_res[l] ist. Ähnlich kann h̃_c[l] der komplexe Kanal-Vektor sein, dessen Realteil die erste Spalte von H̃_res[l] ist, und dessen Imaginärteil das Negative der zweiten Spalte von H̃_res[l] ist, dann ist Gleichung (32) wie folgt: $${\tilde{H}}_{res}\left[l\right]=H_{res}\left[l\right]U\left[-l\right]$$

  

  und ist äquivalent zu Gleichung (33) wie folgt: $${\tilde{h}}_c\left[l\right]=e^{-j\left(\varphi -\theta \right)l}{h}_c\left[l\right]$$

  
• Demnach ist Gleichung (34) wie folgt: $$\begin{array}{l}{\displaystyle {\sum }_{l=0}^{Q_d}{H}_{res}\left[l\right]}\left[\begin{array}{c}{\tilde{a}}_I\left[t-l\right]\\ {\tilde{a}}_Q\left[t-l\right]\end{array}\right]=Re\left\{{\displaystyle {\sum }_{l=0}^{Q_d}{h}_c\left[l\right]\tilde{a}\left[t-l\right]}\right\}=Re\{{\displaystyle {\sum }_{l=0}^{Q_d}{h}_c\left[l\right]a[t-}\\ l]e^{j\left(\varphi -\theta \right)\left(t-l\right)}\}=Re\left\{e^{j\left(\varphi -\theta \right)t}{\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{h}}_c\left[l\right]a\left[t-l\right]}\right\}\end{array}$$

  
• Gleichung (31) obenstehend ist äquivalent zu Gleichung (35) wie folgt: $$\underset{a}{{\displaystyle \text{min}}}{{\displaystyle {\sum }_t\Vert y\left[t\right]-Re\left\{e^{j\left(\varphi -\theta \right)t}{\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{h}}_c\left[l\right]a\left[t-l\right]}\right\}\Vert }}^2$$

  

  wo sowohl h̃_c[l] als auch a[t] komplex-wertig sind. Da $\varphi -\theta =-\frac{\pi }{8}$

  

  und a[t] eine 8PSK-Konstellation in der Form von $e^{j\frac{\pi }{4}k}$

  

  (k=0,...7) ist, muss keine tatsächliche zeitvariierende komplexe Multiplikation durchgeführt werden.
• In der Praxis ist ${\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{h}}_c\left[l\right]a\left[t-l\right]}$

  

  in der Form einer Nachschlagetabelle (LUT) implementiert; das vorliegende System kann zwei LUTs erzeugen, ${\text{LUT}}_0=\left\{{\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{h}}_c\left[l\right]a\left[t-l\right]}\right\}{\text{ und LUT}}_1=\left\{e^{j\frac{\pi }{8}}{\displaystyle {\sum }_{l=0}^{Q_d}{\tilde{h}}_c\left[l\right]a\left[t-l\right]}\right\}.$

  
• Für gerade Zeitabtastungen (t=0, 2, 4, ...) kann das vorliegende System LUT₀ mit einer zeitvariierenden Zustandsindex-Abbildung verwenden. Für ungeradzahlige Zeitabtastungen (t=1, 3, 5, ...) kann das vorliegende System LUT₁ mit einer zeitvariierenden Zustandsindex-Abbildung verwenden. 1 und 2, welche untenstehend beschrieben sind, veranschaulichen ein Blockschaltbild des vorliegenden MMIC-Systems gemäß einer Ausführungsform. Das vorliegende System und Verfahren verbessert die 8PSK-Leistungsfähigkeit im Fall, dass CCI GMSK-moduliert ist.
• 1 ist ein Blockschaltbild eines GSM-Empfängers 100 gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 1 weist der GSM-Empfänger 100 einen Phasenumtastungs (PSK)-Signal-Derotations-Prozessor 101, einen MMIC-Prozessor 103 und einen phasengedrehten MLSE-Prozessor 105 auf. In einer Ausführungsform der vorliegenden Offenbarung können der PSK-Signal-Derotations-Prozessor 101, der MMIC-Prozessor 103 und der phasengedrehte MLSE-Prozessor 105 in einem Prozessor enthalten sein (beispielsweise in einem digitalen Signalprozessor (DSP)) oder können jeweils in mehr als einem Prozessor realisiert sein.
• Der PSK-Signal-Derotations-Prozessor 101 weist einen Eingang zum Empfangen eines PSK-Signals und einen Ausgang auf. Der PSK-Signal-Derotations-Prozessor 101 nähert das empfangene Signal als ein BPSK-Signal mit nachfolgenden 90-Grad-Phasendrehungen an.
• Der MMIC-Prozessor 103 weist einen Eingang auf, welcher mit dem Ausgang des PSK-Signal-Derotations-Prozessors 101 verbunden ist, einen ersten Ausgang und einen zweiten Ausgang. Der Eingang des MMIC-Prozessors 103 empfängt eine BPSK-Annäherung des empfangenen Signals von dem PSK-Signal-Derotations-Prozessor 101. Der erste Ausgang des MMIC-Prozessors 103 sieht eine Kombination von Residual-Kanälen vor, welche mit dem empfangenen Signal, welches als BPSK-Signal angenähert wird, verbunden sind. Der zweite Ausgang des MMIC-Prozessors 103 sieht eine veranschlagte Ausgabe (projected output) des empfangenen PSK-Signals, welches als ein BPSK-Signal angenähert wird, vor.
• Der phasengedrehte MLSE-Prozessor 105 weist einen ersten Eingang auf, welcher mit dem ersten Ausgang des MMIC-Prozessors 103 verbunden ist, einen zweiten Eingang, welcher mit dem zweiten Ausgang des MMIC-Prozessors 103 verbunden ist, einen ersten Ausgang und einen zweiten Ausgang. Der erste Eingang des phasengedrehten MLSE-Prozessors 105 empfängt die Kombination der Residualkanäle bzw. verbliebenen Kanäle von dem MMIC-Prozessor 103. Der zweite Eingang des phasengedrehten MLSE-Prozessors 105 empfängt die gefilterte BPSK-Annäherung des empfangenen Signals von dem MMIC-Prozessor 103. Der erste Ausgang des phasengedrehten MLSE-Prozessors 105 sieht eine harte Entscheidung (hard decision) vor, welche mit einem ISI-entfernten gefilterten Ausgang des MMIC-Prozessors 103 verknüpft ist. Der zweite Ausgang des phasenrotierten MLSE-Prozessors 105 sieht eine weiche Entscheidung (soft decision) vor, welche mit dem ISI-entfernten gefilterten Ausgang des MMIC-Prozessors 103 verknüpft ist.
• 2 ist ein Blockschaltbild des MMIC-Prozessors 103 der 1 gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 2 weist der MMIC-Prozessor 103 eine Mehrzahl von MIC-Filterabschätzungsprozessoren 201, 203 und 205, eine Mehrzahl von Filtern 207, 209 und 211, welche der Mehrzahl von MIC-Filterabschätzungsprozessoren 201, 203 und 205 entsprechen, eine Mehrzahl von Multiplizierern 213, 215 und 217, welche einer Mehrzahl von Filtern 207, 209 und 211 entsprechen, und einen Zweig-Kombinierer 219 auf. 2 veranschaulicht drei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren 201, 203 und 205, die Mehrzahl von Filtern 207, 209 und 211 und die Mehrzahl von Multiplizierern 213, 215 und 217. Die vorliegende Offenbarung ist jedoch nicht auf ein Verwenden von drei jeder dieser Komponenten beschränkt, sondern kann eine beliebige Anzahl jeder dieser Komponenten verwenden.
• Auf jeden MIC-Filterabschätzungsprozessor 201, 203 und 204 oder virtuellen Kanal wird Bezug genommen als ein Zweig und wird formuliert durch Auswählen einer unterschiedlichen Entzerrer-Verzögerung bzw. Equalizer-Verzögerung ko für jeden Zweig. Jeder MIC-Filterabschätzungsprozessor 201, 203 und 205 oder virtuelle Kanal weist einen Eingang auf, welcher mit dem Ausgang des Derotations-Prozessors 101 verbunden ist, einen Ausgang zum Ausgeben eines Residualkanals h_i und eines abgeschätzten Filters p_i für den entsprechenden Zweig.
• Jeder Eingang der Mehrzahl von Filtern 207, 209 und 211 weist einen Eingang auf, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzungsprozessoren 201, 203 und 205 verbunden ist, und einen Ausgang.
• Jeder der Mehrzahl von Multiplizierern 213, 215 und 217 weist einen ersten Eingang auf, welcher mit dem Ausgang eines der Mehrzahl von Filtern 207, 209 und 211 verbunden ist, einen zweiten Eigang zum Empfangen einer Gewichtung w1, w2, ... w_n, die einer der Mehrzahl von MIC-Filterabschätzungsprozessoren 201, 203 und 205 entspricht, mit welchem jeder der Mehrzahl von Multiplizierern 213, 215 und 217 über die Mehrzahl von Filtern 207, 209 und 211 verbunden ist, und einen Ausgang.
• Der Zweig-Kombinierer 219 weist eine Mehrzahl von Eingängen auf, welche mit den Ausgängen der Mehrzahl von Multiplizierern 213, 215 und 217 verbunden sind, einen ersten Ausgang zum Vorsehen eines kombinierten Residualkanals H_res und einen zweiten Ausgang zum Vorsehen einer veranschlagten Ausgabe y.
• 3 ist ein Flussdiagramm eines Verfahrens einer SAIC-Verbesserung in einem GSM UE-Empfänger gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 3 wird ein PSK-Signal bei 301 empfangen.
• Bei 303 wird das empfangene PSK-Signal durch einen Derotations-Prozessor derotiert.
• Bei 305 wird das derotierte PSK-Signal durch einen MMIC-Prozessor verarbeitet, um einen kombinierten Residualkanal und eine veranschlagte Ausgabe des derotierten PSK-Signals herzustellen.
• Bei 307 werden der kombinierte Residualkanal und die gefilterte Ausgabe durch einen phasengedrehten MLSE-Prozessor verarbeitet, um eine Hart-Entscheidungsausgabe und eine Weich-Entscheidungsausgabe herzustellen.
• 4 ist ein Flussdiagramm eines Verfahrens des MMIC-Prozessors 103 der 1 gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 4 empfängt der MMIC-Prozessor 103 ein derotiertes Signal bei 401.
• Bei 403 wird das derotierte Signal durch eine Mehrzahl von MIC-Filterabschätzungsprozessoren (beispielsweise MIC-Filterabschätzungsprozessoren 201, 203 und 205 der 2) oder Zweige verarbeitet, wobei jeder Zweig durch ein Auswählen einer unterschiedlichen Entzerr-Verzögerung bzw. Equalizer-Verzögerung ko für jeden Zweig formuliert ist, gibt einen effektiven Kanal h_res,i für den entsprechenden Zweig aus und gibt einen abgeschätzten Filter p_i für den entsprechenden Zweig aus. Beispielsweise können drei Zweige formuliert werden wie in den Gleichungen (10) bis (12) obenstehend ausgedrückt ist.
• Bei 405 wird der effektive Kanal h_res,i jedes der Zweige durch einen Filter gefiltert.
• Bei 407 wird jeder gefilterte effektive Kanal mit einer Gewichtung durch einen Multiplizierer multipliziert.
• Bei 409 werden die gewichteten und gefilterten effektiven Kanäle kombiniert, um einen Residualkanal und eine veranschlagte Ausgabe des empfangenen Signals herzustellen.
• 5 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 5 wird die Halbleitervorrichtung auf einem Wafer oder einem Package mit wenigstens einer Halbleitervorrichtung gebildet, wobei die Halbleitervorrichtung eine Mehrzahl von MIC-Filterabschätzungsprozessoren aufweist, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Equalizer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors zum Empfangen eines derotierten Signals verbunden ist, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern, wobei jeder der Mehrzahl von Filtern einen Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzungsprozessoren verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern, wobei jeder der Mehrzahl von Multiplizierern einen ersten Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von Filtern verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung, und einen Ausgang; und einen Zweig-Kombinierer, welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern verbunden sind, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors verbunden ist zum Vorsehen eines kombinierten Residualkanals H_res, und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors verbunden ist, zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals bei 501.
• Bei 503 wird die Funktionalität der Halbleitervorrichtung getestet. Das Testen der Halbleitervorrichtung weist ein Testen der Halbleitervorrichtung unter Verwendung eines oder mehrerer Elektrisch-zu-Optisch-Wandler, eines oder mehrerer optischer Splitter, welche ein optisches Signal in zwei oder mehr optische Signale splitten und eines oder mehrerer Optisch-zu-Elektrische-Wandler auf.
• 6 ist ein Flussdiagramm zum Konstruieren einer integrierten Schaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
• Bezugnehmend auf 6 werden anfängliche Layout-Daten in 601 konstruiert. Beispielsweise wird ein Maskenlayout für einen Satz von Merkmalen für eine Schicht der integrierten Schaltung erzeugt, wobei das Maskenlayout Standard-Zell-Bibliothek-Makros für ein oder mehrere Schaltungsmerkmale aufweist, welche eine Mehrzahl von MIC-Filterabschätzungsprozessoren aufweisen, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren einen unterschiedlichen Equalizer-Offset k0 aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors zum Empfangen eines derotierten Signals verbunden ist, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern, wobei jeder der Mehrzahl von Filtern einen Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzungsprozessoren verbunden ist, und einen Ausgang; eine Mehrzahl von Multiplizierern, wobei jeder der Mehrzahl von Multiplizierern einen ersten Eingang aufweist, welcher mit dem Ausgang eines der Mehrzahl von Filtern verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung, und einen Ausgang; und einen Zweig-Kombinierer, welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern verbunden sind, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors verbunden ist zum Vorsehen eines kombinierten Residualkanals H_res, und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors verbunden ist, zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals, und ein Nicht-Berücksichtigen bzw. Verwerfen relativer Positionen der Makros für die Erfüllung von Layoutdesign-Regeln während der Erzeugung des Maskenlayouts.
• Bei 603 wird eine Design-Regelüberprüfung durchgeführt. Beispielsweise kann das Verfahren die relativen Positionen der Makros für eine Erfüllung von Layout-Designregeln nach dem Erzeugen des Maskenlayouts überprüfen.
• Bei 605 wird das Layout angepasst. Beispielsweise kann das Verfahren bei einer Erfassung einer Nichterfüllung der Layoutdesign-Regeln durch ein beliebiges der Makros das Maskenlayout modifizieren durch ein Modifizieren jedes der nichterfüllenden Makros, um mit den Layoutdesign-Regeln einherzugehen.
• Bei 607 werden neue Layout-Daten erzeugt. Beispielsweise kann das Verfahren eine Maske gemäß dem modifizierten Maskenlayout erzeugen mit dem Satz von Merkmalen für die Schicht der integrierten Schaltung. Dann kann die integrierte Schaltungsschicht gemäß der Maske hergestellt werden.
• Obwohl bestimmte Ausführungsformen der vorliegenden Offenbarung in der detaillierten Beschreibung der vorliegenden Offenbarung beschrieben worden sind, kann die vorliegende Offenbarung in verschiedenen Formen modifiziert werden ohne von dem Umfang der vorliegenden Offenbarung abzuweichen. Demnach soll der Umfang der vorliegenden Offenbarung nicht lediglich basierend auf den beschriebenen Ausführungsformen bestimmt werden, sondern vielmehr basierend auf den beigefügten Ansprüchen und Äquivalenten dazu bestimmt werden.

Claims (10)

1. Interferenzunterdrückungs (IC)-Prozessor, der Folgendes aufweist: eine Mehrzahl von Mono-Interferenzunterdrückungs-(MIC)-Filterabschätzungsprozessoren (201, 203, 205), wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) einen unterschiedlichen Equalizer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors (103) verbunden ist, zum Empfangen eines derotierten Signals, und einen ersten Ausgang, welcher einen effektiven Kanal h_res,i und einen abgeschätzten Filter p_i vorsieht; eine Mehrzahl von Filtern (207, 209, 211), wobei jeder der Mehrzahl von Filtern (207, 209, 211) einen Eingang, welcher mit dem Ausgang eines der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) verbunden ist, und einen Ausgang aufweist; eine Mehrzahl von Multiplizierern (213, 215, 217), wobei jeder der Mehrzahl von Multiplizierern (213, 215, 217) einen ersten Eingang, welcher mit dem Ausgang eines der Mehrzahl von Filtern (207, 209, 211) verbunden ist, einen zweiten Eingang zum Empfangen einer Gewichtung, und einen Ausgang aufweist; und einen Zweig-Kombinierer (219), welcher eine Mehrzahl von Eingängen aufweist, welche mit den Ausgängen der Mehrzahl von Multiplizierern (213, 215, 217) verbunden ist, einen ersten Ausgang, welcher mit einem ersten Ausgang des IC-Prozessors (103) zum Vorsehen eines kombinierten Residualkanals H_res verbunden ist und einen zweiten Ausgang, welcher mit einem zweiten Ausgang des IC-Prozessors (103) zum Vorsehen einer veranschlagten Ausgabe y des derotierten Signals verbunden ist.
2. IC-Prozessor nach Anspruch 1, ferner aufweisend einen Derotations-Prozessor (101), welcher konfiguriert ist, um ein empfangenes Signal zu derotieren, welcher einen Eingang zum Empfangen eines Signals und einen Ausgang, welcher mit dem Eingang des IC-Prozessors (103) verbunden ist, aufweist.
3. IC-Prozessor nach Anspruch 1, ferner aufweisend einen phasengedrehten Maximum-Likelihood-Sequenzschätzung (MLSE)-Prozessor (105), welcher einen ersten Eingang aufweist, welcher mit dem ersten Ausgang des IC-Prozessors (103) verbunden ist, einen zweiten Eingang, welcher mit dem zweiten Ausgang des IC-Prozessors (103) verbunden ist, einen ersten Ausgang zum Vorsehen einer harten Entscheidung des kombinierten Residualkanals H_res und der veranschlagten Ausgabe y und einen zweiten Ausgang zum Vorsehen einer weichen Entscheidung des kombinierten Residualkanals H_res und der veranschlagten Ausgabe y.
4. IC-Prozessor nach Anspruch 2, wobei das empfangene Signal Phasenumtastungs-(PSK)-moduliert ist, welches eine Interferenz aufweist, welche Gaußsche-Minimum-Umtastungs-moduliert ist.
5. IC-Prozessor nach Anspruch 2, wobei der Derotations-Prozessor (101) weiterhin konfiguriert ist, um an dem empfangenen Signal eine Phasen-Derotation um $\theta =\frac{\pi }{2}$

   

   wie folgt durchzuführen: $$\begin{array}{l}r\left[t\right]=\tilde{r}\left[t\right]e^{-j\theta t}={\displaystyle {\sum }_{l=0}^L\tilde{h}\left[l\right]e^{-j\theta l}a\left[t-l\right]e^{j\left(\varphi -\theta \right)\left(t-l\right)}}+\\ {\displaystyle {\sum }_{m=0}^L\tilde{g}\left[m\right]e^{-j\theta m}b\left[t-m\right]+\tilde{w}\left[t\right]e^{-j\theta t},}\end{array}$$

   

   wobei $$r\left[t\right]={\displaystyle {\sum }_{l=0}^{L}h\left[l\right]\tilde{a}\left[t-l\right]}+\underset{n\left[t\right]}{\underbrace{{\displaystyle {\sum }_{m=0}^{L}g\left[m\right]b\left[t-m\right]+w\left[t\right]}}},$$

   

   wobei $$\tilde{a}\left[t\right]=a\left[t\right]e^{j\left(\varphi -\theta \right)t},h\left[l\right]=\tilde{h}\left[l\right]e^{-j\theta l},g\left[m\right]=\tilde{g}\left[m\right]e^{-j\theta m}\text{ und }w\left[t\right]=\tilde{w}\left[t\right]e^{-j\theta t},$$

   

   und und wobei das effektive übertragene Symbol ã[t] um $\frac{\pi }{8}-\text{gedreht}$

   

   ist, der Trainingssymbolteil a[t] ein binäres Phasenumtastungs (BPSK) (±1)-Signal auch für ein 8-Phasenumtastung (8PSK) ist, ã[t] ein komplexes Signal aufgrund von nacheinanderfolgenden $\frac{\pi }{8}-\text{Rotationen}$

   

   ist, r̃[t] ein empfangenes Signal vor der Phasen-Derotation ist, L eine Anzahl von Kanal-Taps minus 1 ist, h̃[l] ein Kanal eines Nutzers ist, g̃[m] ein Kanal eines Interferenz-Nutzers ist, w̃[t] Rauschen und andere Interferenz ist, r[t] ein empfangenes Signal nach der Derotation ist, ein äquivalentes Übertragungssignal nach der Phasen-Derotation ist, h̃[l] ein äquivalenter Kanal eines Nutzers nach der Phasen-Derotation ist, g[m] ein äquivalenter Kanal eines Interferenz-Nutzers nach der Phasen-Derotation ist, und w[t] Rauschen und andere Interferenz nach der Phasen-Derotation ist.
6. IC-Prozessor nach Anspruch 1, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) konfiguriert ist, um eine zeitliche Interferenz-Aufhellung durchzuführen durch ein Bestimmen von p_i und h_res,i als Lösungen für $$\underset{p,h_{res}}{{\displaystyle \text{min}}}{\displaystyle {\sum }_{t\in TS}{\left(p^T{r}_t-h_{res}^T{a}_{t-k_0}\right)}^2,}$$

   

   wobei k₀ eine Equalizer-Verzögerung ist, h_res von der Länge 2(Q_d + 1) ist, und p von der Länge M(Q_p + 1) für eine zeitliche Interferenz-Aufhellung ist, TS eine Trainingssequenz ist, t und T ganze Zahlen sind, r[t] ein empfangenes Signal nach der Derotation ist, und der Trainingssymbolteil a[t] ein binäres Phasenumtastungs (BPSK) (±1)-Signal auch für eine 8- Phasenumtastung (8PSK) ist.
7. IC-Prozessor nach Anspruch 1, wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) konfiguriert ist, um eine räumliche Interferenz-Aufhellung durch ein Auswählen einer B × B -Interferenz-Aufhellungsmatrix $P_S=R_{ee}^{-1/2}$

   

   durchzuführen, wobei R_ee durch Trainingssymbole (TS) wie folgt abgeschätzt wird: $$R_{ee}=E\left[e_T\left[t\right]e_T{\left[t\right]}^T\right]\approx \frac{{\displaystyle {\sum }_{t\in TS}\left(y_T\left[t\right]-H_{res,T}{a}_t\right){\left(y_T\left[t\right]-H_{res,T}{a}_T\right)}^T}}{\left|TS\right|},$$

   

   wobei $e_T\left[t\right]:=\left[\begin{array}{c}{e}_1\left[t\right]\\ e_2\left[t\right]\\ ⋮\\ e_B\left[t\right]\end{array}\right],$

   

   t und T ganze Zahlen sind, y_T[t] = H_res,Ta_t + e_T[t] und a[t] ein binäres Phasenumtastungs (BPSK) (±1)-Signal auch für eine 8-Phasenumtastung (8PSK) ist.
8. Verfahren zum Kombinieren von Kanälen eines derotierten Signals durch einen Interferenzunterdrückungs-(IC)-Prozessor (103), das Folgendes aufweist: ein Erzeugen eines effektiven Kanals h_res,i und eines abgeschätzten Filters p_i durch jeden einer Mehrzahl von Mono-Interferenzunterdrückungs (MIC)-Filterabschätzungsprozessoren (201, 203, 205), wobei jeder der Mehrzahl von MIC-Filterabschätzungsprozessoren (201, 203, 205) einen unterschiedlichen Equalizer-Offset ko aufweist und einen Eingang aufweist, welcher mit einem ersten Eingang des IC-Prozessors (103) zum Empfangen eines derotierten Signals verbunden ist; ein Filtern, durch eine Mehrzahl von Filtern (207, 209, 211), der erzeugenden effektiven Kanäle h_res,i jedes der Mehrzahl von MIC-Filterabschätzungsprozessoren (201,203,205); ein Multiplizieren mit einer Mehrzahl von Multiplizierern (213, 215, 217) jedes der gefilterten effektiven Kanäle h_res,i der Mehrzahl von Filtern (207, 209, 211) mit einer einer Mehrzahl von Gewichtungen; und ein Erzeugen durch einen Zweig-Kombinierer (219) eines kombinierten Residualkanals H_res und einer veranschlagten Ausgabe y des derotierten Signals.
9. Verfahren nach Anspruch 8, ferner aufweisend eine Derotation eines empfangenen Signals durch einen Derotations-Prozessor (101), welcher einen Eingang zum Empfangen eines Signals und einen Ausgang, welcher mit dem Eingang des IC-Prozessors (103) verbunden ist, aufweist.
10. Verfahren nach Anspruch 8, ferner aufweisend ein Erzeugen durch einen phasengedrehten Maximal-Wahrscheinlichkeits-Sequenz-Abschätzungs-(MLSE)-Prozessor (105) einer harten Entscheidung des kombinierten Residualkanals H_res und der veranschlagten Ausgabe y, und einer weichen Entscheidung des kombinierten Residualkanals H_res und der veranschlagten Ausgabe y.

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