JP2010041669A - 画像信号処理装置及び画像形成装置 - Google Patents

Abstract

【課題】シリアルデータ転送において、１本の制御線でデータ信号及びクロック信号を転送できるシリアルデータ列を生成することにある。
【解決手段】この装置は、画像データ出力回路、クロック出力回路、及び合成部を備える。画像データ出力回路は、画像データ信号及びクロック用信号を含むシリアルデータ信号が入力されるとともに出力制御用の第１制御信号が入力され、第１制御信号によって画像データ信号を選択的に出力する。クロック出力回路は、シリアルデータ信号及び出力制御用の第２制御信号が入力され、第２制御信号によってクロック用信号の出力レベルを画像データ信号の出力レベルより大きいレベルで選択的に出力する。合成部は、画像データ出力回路とクロック出力回路の出力を合成して画像データ信号とクロック信号とを含むシリアルデータ列を生成する。
【選択図】図２

Description

本発明は、画像信号処理装置及びこれを備えた画像形成装置に関する。

複写機、プリンタ等の画像形成装置では、例えば原稿の画像データを読み取るための画像読取部と、画像読取部で読み取られた原稿の画像データを送信用画像データに変換する画像処理部との間等、画像形成装置内部において大容量のデータが転送されている。このような画像形成装置内部における大容量のデータ転送は高速に行われる必要がある。そこで、高速データ転送として、従来からＳＥＲＤＥＳ（Serializer/Deserializer）のシリアルデータ転送が採用されている。ＳＥＲＤＥＳは、高速インターフェースにおいて、例えば送信側回路で送信パラレルデータをシリアル化して伝送路に出力し、受信側回路で受信シリアルデータをパラレルデータに変換する際に用いられる回路である。

図４は、従来のＳＥＲＤＥＳのシリアルデータ転送シーケンスを示す。従来のＳＥＲＤＥＳのシリアルデータ転送では、データ信号を転送するデータライン及びクロック信号を転送するクロックラインがそれぞれ独立して設けられている。具体的には、データラインでは、送信側回路でパラレルデータから変換され１ビットずつ時分割されたシリアルの画像データが、先頭にスタートビット、末尾にストップビットが付け加えられて、受信側回路に転送される。この例では、説明を容易にするために、４ビットの画像データ転送が示されている。一方、クロックラインでは、入力クロック信号が、１画像データを１クロックとする低い周波数で送信側回路から受信側回路に転送される。この入力クロック信号は、受信側回路が画像データのサンプリング用クロックを生成するために用いられる。受信側回路には、ＰＬＬ（Phase-locked loop）回路が設けられており、このＰＬＬ回路で、入力クロック信号が位相及び周波数をロックした状態で逓倍され、画像データのサンプリング用クロックが生成される。このサンプリング用クロックによって、送信側回路との同期がとられる。
特開２０００−２９５１１４号公報

しかし、上記のようなＳＥＲＤＥＳのシリアルデータ転送では、タイミングエラーを起こすことなく送信側回路から転送されたデータをサンプリングするために、受信側回路は、送信側回路から入力クロック信号を受け取り、その入力クロック信号を基準にデータのサンプリング用クロックを生成している。これは、ＳＥＲＤＥＳのシリアルデータ転送は高速データ転送であるため、受信側回路自身が送信側回路のデータタイミングと同期したクロックを生成することは困難であるからである。従って、従来のＳＥＲＤＥＳのシリアルデータ転送では、データ信号及び入力クロック信号を転送するためにデータライン及びクロックラインという２本の信号ラインを設ける必要があり、その分コスト高になるという問題がある。また、２本の信号ラインでデータ信号及び入力クロック信号を転送するので、これら信号間においてスキューが発生するという問題がある。

本発明の課題は、シリアルデータ転送において、１本の制御線でデータ信号及びクロック信号を転送できるシリアルデータ列を生成することにある。

請求項１に係る画像信号処理装置は、画像データ信号とクロック信号とを含むシリアルデータ列を生成するシリアルデータ転送用の画像信号処理装置であって、画像データ出力回路と、クロック出力回路と、合成部と、を備える。画像データ出力回路は、画像データ信号及びクロック用信号を含むシリアルデータ信号が入力されるとともに出力制御用の第１制御信号が入力され、第１制御信号によって画像データ信号を選択的に出力する。クロック出力回路は、画像データ信号及びクロック用信号を含むシリアルデータ信号及び出力制御用の第２制御信号が入力され、第２制御信号によってクロック用信号の出力レベルを画像データ信号の出力レベルより大きいレベルで選択的に出力する。合成部は、画像データ出力回路とクロック出力回路の出力を合成して画像データ信号とクロック信号とを含むシリアルデータ列を生成する。

ここでは、画像データ出力回路には第１制御信号が入力され、クロック出力回路には第２制御信号が入力されている。そしてこれらの制御信号によって、画像データ出力回路及びクロック出力回路の信号出力が許可されるように制御されている。従って、画像データ出力回路の信号出力が許可されているときは画像データ信号が、クロック出力回路の信号出力が許可されているときはクロック信号が、データ転送されるシリアルデータ列に表れることになる。

本発明の画像信号処理装置によると、画像データ信号とクロック信号を含むシリアルデータ列を生成し、１本の制御線でシリアルデータ転送を実現できる。従って、データライン及びクロックラインを有する従来のシリアルデータ転送、特に高速シリアルデータ転送に比べて、信号線を減らすことができコストを削減することができる。また、画像データ信号とクロック信号と間で生じるスキューの問題を解決することができる。

請求項２に係る画像信号処理装置では、請求項１の画像信号処理装置において、画像データ信号は複数ビットからなる信号であり、クロック用信号は複数のビットの画像データ信号に付与された１ビットの信号である。

請求項３に係る画像信号処理装置では、請求項１の画像信号処理装置において、前記第１及び第２制御信号は、所定の信号における異なるレベルの制御信号である。

請求項４に係る画像信号処理装置は、請求項１の画像信号処理装置において、シリアルデータ列及びシリアルデータ列の反転信号を受信し、画像データ信号を抽出して出力する画像データ入力回路と、シリアルデータ列を受信し、クロック信号を抽出して出力するクロック入力回路と、をさらに備える。

請求項５に係る画像信号処理装置は、画像データを読み取る画像読取部と、画像データを送信用画像データに変換する画像処理部と、請求項１から４のいずれか１項に記載の画像信号処理装置とを備える。

本発明の画像信号処理装置によると、データ信号とクロック信号を含むシリアルデータ列を生成することにより、１本の制御線でシリアルデータ転送を実現できる。従って、データライン及びクロックラインを有する従来のシリアルデータ転送、特に高速シリアルデータ転送に比べて、信号線を減らすことができコストを削減することができる。また、データ信号とクロック信号と間で生じるスキューの問題を解決することができる。

１．画像形成装置の全体構成
本発明の実施形態による画像形成装置としての複写機１を説明する。図１は、複合機１の要部構成を示すブロック図である。

図１に示すように、複合機１は、画像読取部２、データ転送回路３、画像処理部４、記憶装置５、操作パネル６、制御装置７、印刷部８、及び通信部９等を備え、これらの機能部は、データバス１０によって接続されている。また、複合機１は、コンタクトガラス及び原稿搬送装置をさらに備える（図示せず）。

画像読取部２は、コンタクトガラス上に載置された原稿、又は原稿搬送装置によって搬送される原稿を読み取る部分である。具体的には画像読取部２は、ＣＣＤ等のイメージセンサ、及び、イメージセンサからから出力されたアナログ信号をデジタル化するＡＤコンバータ等を備え、原稿上の画像を読み取って画像データを取得する。

データ転送回路３は、画像読取部２から出力された画像データを、画像処理部４へシリアル転送するための回路である。データ転送回路３の詳細については後述する。

画像処理部４は、画像データを送信用画像データに変換する装置である。画像処理部４は、記憶媒体としての画像メモリ４１を有し、画像読取部２の取得した画像や、外部装置から得た画像等を画像メモリ４１に記憶することができる。画像メモリ４１は、一時的な記憶用にＲＡＭ（Read Only Memory）等の揮発性メモリを、長期の記憶用にＨＤＤ等の不揮発性メモリを備える。

記憶装置５は、画像以外の種々のデータを記憶する装置であり、画像メモリ４１と同様に、一時的な記憶用にＲＡＭ（Read Only Memory）等の揮発性メモリを、長期の記憶用にＨＤＤ等の不揮発性メモリを備える。

操作パネル６は、タッチパネルや操作キー等を有していて、例えば液晶ディスプレイやマトリクススイッチ等で構成されている。ユーザは、操作パネル６のタッチパネルに直接触れることで、例えば複合機１が有する複数の機能から所望の機能の指定を行うことができる。

制御装置７は、複合機１内の各部の動作を制御したり、種々のデータ処理等を行ったりすることができる。制御装置７は、ＣＰＵ（Central Processing Unit）、並びに、ＲＯＭ（Read Only Memory）及びＲＡＭ等の記憶媒体によって構成可能である。ＣＰＵはＲＯＭ内のプログラムを読み出して実行することで、制御装置７の各種機能を実現することができる。ＲＡＭは、ＣＰＵの作業領域として機能することができる。

印刷部８は、画像データを用紙上に印刷出力することができ、画像形成部８１等を備える。画像形成部８１は、図示しない転写装置や定着装置を有しており、トナー（現像剤）を用いて画像データに基づいてトナー像を形成する。トナー像は、転写装置により用紙に転写された後、定着装置により定着される。これにより、画像の印刷が行われる。

通信部９は、通信回線を介して外部の装置と通信を行う。通信部４１は、例えば、外部のパソコンやＦＡＸ機から送信された画像データを受信する。

２．データ転送回路
以下、データ転送回路３の構成について詳細に説明する。図２は、データ転送回路３の構成を示す回路図である。データ転送回路３は、画像読取部２から出力された画像データを画像処理部４へシリアルデータ転送するための回路である。データ転送回路３は、送信側回路３１及び受信側回路３２を有し、送信側回路３１及び受信側回路３２は、一対のケーブル３３で接続されている。

＜送信側回路＞
送信側回路３１は、画像読取部２の近傍に設けられていて、パラレルシリアル変換部（図示せず）、画像データ出力回路としての差動ドライバ３１１及びクロック出力回路としてのＣＭＯＳ出力バッファ回路３１２を有する。

パラレルシリアル変換部は、シフトレジスタを有し、画像読取部２からの出力された画像データを示すパラレル信号を、例えば内部カウンタ（図示せず）からの基準クロック信号に基づき順次１ビットずつ時分割してシリアル信号にシフトさせる。またこのときに、画像データのシリアル信号に各画像データを識別するための付与ビットを付け加えられて送信データが作成される。画像データには、赤データ、緑データ、青データがあり、以下では説明を容易にするために、各画像データは４ビットのデータとする。付与ビットには、例えばスタートビットやストップビット等があるが、本実施形態では、各画像データの間に１ビットずつ付加されるＨレベルの付与ビットを例に挙げる。

差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２は並列に接続されており、これらの回路には、パラレルシリアル変換部から、画像データ及び付与ビットを含むシリアルデータ信号としての送信データが入力されるとともに、差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２に対する信号出力の制御を行うイネーブル信号（第１制御信号及び第２制御信号）が入力される。イネーブル信号とは、例えば制御装置７（図１参照）によって、内部カウンタ（図示せず）からの基準クロック信号と同期するように生成され、差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２のうちいずれかの信号出力を選択的に許可するための信号である。本実施形態では、イネーブル信号がＨレベル（第１制御信号）のとき差動ドライブ３１１に対する差動信号の出力が許可される。一方、イネーブル信号がＬレベル（第２制御信号）のときＣＭＯＳ出力バッファ回路３１２に対するクロック信号の出力が許可される。

また、差動ドライバ３１１は、前述のように送信データのうちの画像データを示すシリアル信号を差動信号に変換し、一対のケーブル３３を経由して受信側回路３２側に出力する回路である。ここで、差動ドライバ３１１が出力する差動信号の電圧振幅レベルを、差動レベルという。

ＣＭＯＳ出力バッファ回路３１２は、画像データを示すシリアル信号に付加されたＨレベルの付与ビット（クロック用信号）を、クロック信号に変換して出力する回路である。具体的には、イネーブル信号に応じて付与ビットの信号の電圧振幅レベルをＣＭＯＳレベルに変換し出力する。イネーブル信号は、ノットゲートを介してＣＭＯＳ出力バッファ回路３１２に入力される。よって、イネーブル信号がＨレベルの場合は、反転したＬレベルのイネーブル信号が入力されるため、ＣＭＯＳ出力バッファ回路３１２のクロック信号の出力は禁止される。一方、イネーブル信号がＬレベルの場合は、反転したＨレベルのイネーブル信号が入力されるため、ＣＭＯＳ出力バッファ回路３１２のクロック信号の出力は許可される。ＣＭＯＳ出力バッファ回路３１２より出力されるＣＭＯＳレベルは、前述の差動レベルより大きな電圧振幅レベルを有する。

そして、差動ドライバ３１１からはポジティブデータとネガティブデータとを含む差動信号が出力され、このポジティブデータとＣＭＯＳ出力バッファ回路３１２から出力されるクロック信号とが合成されて受信側回路３２に出力されるように構成されている。ここで、ポジティブデータとクロック信号とは、連結点である合成部（図示せず）にて合成される。

＜送信側回路の動作＞
次に、送信側回路３１の動作について、図２及び図３を用いて説明する。図３Ａは、シリアルデータ信号における、差動レベルとＣＭＯＳレベルの電圧振幅の大きさを示す図である。また、図３Ｂは、本発明によるシリアルデータ転送のシーケンス及びイネーブル信号の信号波形図を示す。

パラレルシリアル変換部から送信されたＨレベルの付与ビット信号が差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２に入力される場合、制御装置７からは、同期するＬレベルのイネーブル信号が差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２に入力される。ここで、イネーブル信号はＬレベルであるため、差動ドライブ３１１の信号出力は禁止され、ＣＭＯＳ出力バッファ３１２の信号出力のみが許可される。ＣＭＯＳ出力バッファ回路３２からは、付与ビット信号が、その電圧振幅レベルをＣＭＯＳレベルに変換されて出力される。従って、送信側回路３１から伝送されるシリアルデータ列に、ＣＭＯＳレベルのクロック信号が表れる。

一方、パラレルシリアル変換部から送信された４ビットの画像データ信号が差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２に入力される場合、制御装置７からは、同期するＨレベルのイネーブル信号が差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２に入力される。ここで、イネーブル信号はＨレベルであるため、ＣＭＯＳ出力バッファ３１２の信号出力は禁止され、差動ドライブ３１１の信号出力のみが許可される。差動ドライブ３１１からは、４ビットの画像データ信号が、差動レベルを有する差動信号（ポジティブデータ及びネガティブデータ）に変換されて出力される。従って、送信側回路３１から伝送されるシリアルデータ列には、差動レベルの画像データ信号が表れる。

このように、本実施形態では、イネーブル信号によって、差動ドライバ３１１及びＣＭＯＳ出力バッファ回路３１２のいずれかの信号出力が許可されるように制御されているため、画像データを示す差動信号と、差動信号とは電圧振幅レベルの異なるクロック信号とを含むシリアルデータ列を生成することができる。従って、１本の制御線でシリアルデータ転送を実現できる。よって、データライン及びクロックラインを有する従来のシリアルデータ転送、特に高速シリアルデータ転送に比べて信号線を減らすことができ、コストを削減することができる。また、データ信号とクロック信号と間で生じるスキューの問題を解決することができる。さらにデータ信号とクロック信号とは互いに異なる信号レベルを有するので、これらの信号がシリアルデータ列に埋め込まれて１本の制御線でシリアルデータ転送されても、信号レベルを基準にしてデータ信号およびクロック信号のそれぞれを容易に抽出することができる。

＜受信側回路＞
受信側回路３２は、画像処理部４の近傍に設けられていて、画像データ入力回路としての差動レシーバ３２１、クロック入力回路としてのＣＭＯＳ入力バッファ回路３２２、ＰＬＬ（Phase locked loop）回路３２３及びシリアルパラレル変換部３２４を有する。

差動レシーバ３２１は、送信側回路３１から転送されたシリアルデータ列のうち、ポジティブデータ及びネガティブデータを含み差動レベルを有する差動信号を抽出して、シリアルパラレル変換部３２４へ出力する回路である。また、ＣＭＯＳ入力バッファ回路３２２は、送信側回路３１から転送されたシリアルデータ列のうち、ＣＭＯＳレベルを有するクロック信号を抽出して、後述するＰＬＬ回路３２３へ出力する回路である。例えば、差動信号が受信側回路３２へ転送されている場合は、差動信号は差動レベルを有しているため差動レシーバ３２１で検知される。しかしＣＭＯＳレベルの電圧振幅を有さないため、ＣＭＯＳ入力バッファ回路３２２は差動信号を検知することができず、Ｌレベル（クロック信号なし）を出力する。一方、クロック信号が受信側回路３２へ送信されている場合、クロック信号はＣＭＯＳレベルを有するため差動レシーバ３２１で検知されない。一方、ＣＭＯＳ入力バッファ回路３２２でクロック信号は検知されるので、ＣＭＯＳ入力バッファ回路３２２はＨレベル（クロック信号あり）を出力する。このように、差動レシーバ３２１及びＣＭＯＳ入力バッファ回路３２２は、シリアルデータ信号の電圧振幅レベルによって、差動信号又はクロック信号をそれぞれ抽出することができる。

ＰＬＬ回路３２３は、ＣＭＯＳ入力バッファ回路３２２で認識されたクロック信号を逓倍し、画像データのサンプリング用クロックを生成する回路である。ここで生成された画像データのサンプリング用クロックは、シリアルパラレル変換部３２４に出力される。

シリアルパラレル変換回路３２４は、差動レシーバ３２１から出力された画像データのシリアル信号をパラレル信号に変換する回路である。シリアルパラレル変換回路３２４は、ＰＬＬ回路３２３で生成された画像データのサンプリング用クロックの立ち上がりエッジに同期し、シリアル信号をパラレル信号に変換する。

以上のように、本実施形態によるシリアルデータ転送を行う画像信号処理装置によると、データ信号とクロック信号を含むシリアルデータ列を生成することにより、１本の制御線でシリアルデータ転送を実現できる。従って、データライン及びクロックラインを有する従来のシリアルデータ転送、特に高速シリアルデータ転送に比べて、信号線を減らすことができコストを削減することができる。また、データ信号とクロック信号と間で生じるスキューを解決することができる。さらに、画像データ信号とクロック信号とは互いに異なる信号レベルを有するので、これらの信号がシリアルデータ列に埋め込まれて１本の制御線でシリアルデータ転送されても、信号レベルを基準にして画像データ信号およびクロック信号のそれぞれを容易に抽出することができる。

＜その他の実施形態＞
（ａ）本発明のデータ転送回路は、上記実施形態では、複写機に適用する例を記載したが、これに限定されず、他の画像形成装置においても適用することができる。

（ｂ）上記実施形態のデータ転送回路は、画像形成装置内の他の機能間のデータ転送回路においても適用可能である。例えば、画像処理部４と印刷部８との間のデータ転送に用いられてもよい。

本発明の複合機の要部構成を示すブロック図。 データ転送回路の構成を示す回路図。 本実施形態における差動レベルとＣＭＯＳレベルを示す一例。 本実施形態によるシリアルデータ転送のシーケンス及びイネーブル信号の信号波形図。 従来の高速シリアルデータ転送のシーケンスの一例。

符号の説明

１ 複合機
２ 画像読取部
３ データ転送回路
４ 画像処理部
５ 記憶装置
６ 操作パネル
７ 制御装置
８ 印刷部
９ 通信部
３１ 送信側回路
３２ 受信側回路
３１１ 差動ドライバ
３１２ ＣＭＯＳ出力バッファ回路
３２１ 差動レシーバ
３２２ ＣＭＯＳ入力バッファ回路
３２３ ＰＬＬ回路
３２４ シリアルパラレル変換部

Claims (5)

1. 画像データ信号とクロック信号とを含むシリアルデータ列を生成するシリアルデータ転送用の画像信号処理装置であって、
   前記画像データ信号及びクロック用信号を含むシリアルデータ信号が入力されるとともに出力制御用の第１制御信号が入力され、前記第１制御信号によって前記画像データ信号を選択的に出力する画像データ出力回路と、
   前記シリアルデータ信号及び出力制御用の第２制御信号が入力され、前記第２制御信号によって前記クロック用信号の出力レベルを前記画像データ信号の出力レベルより大きいレベルで選択的に出力するクロック出力回路と、
   前記画像データ出力回路と前記クロック出力回路の出力を合成して前記画像データ信号とクロック信号とを含むシリアルデータ列を生成する合成部と、
   を備えた画像信号処理装置。
2. 前記画像データ信号は複数ビットからなる信号であり、前記クロック用信号は前記複数のビットの画像データ信号に付与された１ビットの信号である、請求項１に記載の画像信号処理装置。
3. 前記第１及び第２制御信号は、所定の信号における異なるレベルの制御信号である、請求項１に記載の画像信号処理装置。
4. 前記シリアルデータ列及び前記シリアルデータ列の反転信号を受信し、前記画像データ信号を抽出して出力する画像データ入力回路と、
   前記シリアルデータ列を受信し、前記クロック信号を抽出して出力するクロック入力回路と、
   をさらに備える、請求項１に記載の画像信号処理装置。
5. 画像データを読み取る画像読取部と、
   前記画像データを送信用画像データに変換する画像処理部と、
   請求項１から４のいずれか１項に記載の画像信号処理装置と、
   を備えた画像形成装置。

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