CN104333388A - 串行通信协议控制器及字符重对齐电路、8b10b解码器 - Google Patents
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Abstract
本发明公开了一种串行通信协议接口控制器，接收端设有字符重对齐电路和8b/10b解码器，所述字符重对齐电路设置在现有串并转换电路之后，对接收自串并转换电路的数据进行边界调整，为8b/10b解码器提供对齐后的并行输入信号。字符重对齐电路包括寄存单元、头字符检测单元和边界调整单元，所述寄存单元包括寄存单元D1和寄存单元D2，分别存储串并转换电路t+1时刻、t时刻数据，所述头字符检测单元对寄存单元D1、D2中的数据进行头字符检测，所述边界调整单元根据头字符检测单元检测结果从寄存单元D1、D2中选择待解码数据至8b/10b解码器；本发明还公开了一种字符重对齐电路和8b/10b解码器。本发明能解决串行通信协议控制器接收端字符边界检测问题和8b10b解码器工作频率问题。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种高速串行通信协议控制器，具体涉及一种可配置的字符重对齐电路、8b10b解码器。
背景技术
目前单通道串行最高数据传输速率不断被刷新，使得新型串行数据传输协议代替传统并行数据传输协议成为一种必然趋势，现有串行数据传输协议包括USB3.0、PCIE2.0、SATA3.0等。
以SATA协议为例，相对于传统IDE硬盘，SATA协议采用点对点、串行技术，能够为每一个子设备分配专用带宽，目前商用最高峰值速率达到6Gb/s，有效带宽最高可达600MB/s。如图1所示，SATA协议发送端将有效信息经过编码和并行转串行化电路之后，传输到接收器上；接收端串并转换电路开始接收串行比特流时，这些比特只是一堆没有规则的0、1序列，一般都会造成接收端字符边界与原始字符边界的偏移，如果直接使用这些偏移后的数据，就会产生数据错误。
因此，SATA协议中规定在发送数据流中加入一串待编码特殊字符K28.5（BCh）、D10.2（4Ah）、D10.2（4Ah）、D27.3（7Bh），来确定10位比特有效符号的开始和结束，以实现10比特有效符号的边界锁定。待编码特殊字符经过编码后生成10比特信号，若10比特信号中“0”个数多余“1”个数，则定义此信号极性为正；反之，则定义此信号极性为负；若“0”“1”个数相等，则需依编码过程中决定。如以K28.5为头字符，经过8b10b编码后正极性编码为0011111010b，负极性编码为1100000101b，该码型惟一而且编码后数据极性完全相反，且有连续0或者连续1，在不考虑信道错误的情况下，K28.5信息既不会出现在其它字符中，也不会出现在两个字符之间，很容易被检测到。
目前，SATA高速串行通信协议控制器接收端通过字符重对齐电路实现字符边界锁定，但现有字符重对齐电路一般设计在串行转并行化电路之前，首先在信道上检测头字符，一旦检测到头字符信号，那么下一个接收的比特就是一个10位有效字符的首个比特，之后初始化串行转并行电路，从而生成有效的10比特符号，然后传递到8b10b解码器进行解码，得到8比特解码后数据。采用这种方法需要设计高频的模拟电路，设计难度大，同时头字符不容易改变，不方便扩展与调试。
发明内容
为了克服现有技术中存在的不足，本发明提供一种串行通信协议控制器、字符重对齐电路及8b10解码器，解决串行通信协议控制器接收端字符边界检测问题。
为实现上述目的，本发明采取如下技术方案：
一种串行通信协议接口控制器，接收端设有字符重对齐电路和8b/10b解码器，所述字符重对齐电路设置在现有串并转换电路之后，对接收自串并转换电路的数据进行边界调整，为8b/10b解码器提供对齐后的并行输入信号。
更进一步的，所述字符重对齐电路接收自串并转换电路相邻时刻的10比特符号，并进行缓存比较，将字符边界调整到与头字符一致，实现字符边界对准，之后输出调整后的10比特符号至8b/10b解码器。
更进一步的，所述字符重对齐电路包括寄存单元、头字符检测单元和边界调整单元，所述寄存单元包括寄存单元D1和寄存单元D2，分别存储串并转换电路t+1时刻、t时刻数据，所述头字符检测单元对寄存单元D1、D2中的数据进行头字符检测，所述边界调整单元根据头字符检测单元检测结果从寄存单元D1、D2中选择待解码数据至8b/10b解码器。
更进一步的，所述头字符检测单元根据头字符出现在寄存单元D1、D2的不同位置，置位相应输出端口，所述边界调整单元根据头字符检测单元输出端口置位结果选择待解码数据至8b/10b解码器。
更进一步的，所述头字符检测单元检测头字符出现在寄存单元D1、D2后，边界调整单元从寄存单元D1、D2中选择Dout头字符信号至8b/10b解码器，同时头字符检测单元置位头字符检测标志位Detect。
更进一步的，所述头字符检测单元连接有配置寄存器，所述配置寄存器配置头字符改变使能位COM_change、头字符正极性数据COM_p、头字符负极性数据COM_n，进而调整头字符检测单元中待检测的头字符。
更进一步的，所述8b/10b解码器采用三级流水结构：第一级流水过程中，10位待解码数据进行当前极性计算，之后将6b极性传递给6b/5b单元进行预解码，同时进行码型错误检测以及数据码/控制字符检测；第二级流水过程中，4b/3b单元得到6b/5b单元的4b极性结果，开始进行预解码，同时对比当前极性与上一次极性；第三级流水过程中，将之前的结果经过同步寄存器输出。
一种串行通信协议接口控制器采用的字符重对齐电路，设置在现有串并转换电路之后，对接收自串并转换电路的数据进行边界调整，为8b/10b解码器提供对齐后的并行输入信号；该字符重对齐电路包括寄存单元、头字符检测单元和边界调整单元，所述寄存单元包括寄存单元D1和寄存单元D2，分别存储串并转换电路t+1时刻、t时刻数据，所述头字符检测单元对寄存单元D1、D2中的数据进行头字符检测，所述边界调整单元根据头字符检测单元检测结果从寄存单元D1、D2中选择待解码数据至8b/10b解码器。
更进一步的，头字符检测单元根据头字符出现在寄存单元D1、D2的不同位置，置位相应输出端口，所述边界调整单元从寄存单元D1、D2中选择Dout头字符信号至8b/10b解码器，同时头字符检测单元置位头字符检测标志位Detect；
所述头字符检测单元连接有配置寄存器，所述配置寄存器配置头字符改变使能位COM_change、头字符正极性数据COM_p、头字符负极性数据COM_n，进而调整头字符检测单元中待检测的头字符。
一种串行通信协议接口控制器采用的8b/10b解码器，采用三级流水结构：第一级流水过程中，10位待解码数据进行当前极性计算，之后将6b极性传递给6b/5b单元进行预解码，同时进行码型错误检测以及数据码/控制字符检测；第二级流水过程中，4b/3b单元得到6b/5b单元的4b极性结果，开始进行预解码，同时对比当前极性与上一次极性；第三级流水过程中，将之前的结果经过同步寄存器输出。
有益效果：本发明适用于高速串行通信协议控制器，需要更小的IP核面积利于SOC集成设计，采用本发明，有以下有益效果：
（1）通过设计的字符重对齐电路，将接收到的10比特符号进行缓存比较，将字节边界调整到与头字符一致，实现字节边界对准，之后输出调整后的10比特符号，为8b/10b解码器提供对齐后的并行输入信号，解决串行通信协议控制器接收端字符边界检测问题，减小了高频模拟电路的设计难度；
（2）通过对头字符检测单元进行相应配置，可以改变模块中待比较头字符，拓展性强，同时有利于进行各种环回调试和性能测试；
（3）在接收端电路结构中采用基于8b10b算法的编码电路，传统查表型电路实现方法受制于工艺参数的限制无法满足电路最高工作频率的要求，通过设计三级流水线的逻辑运算结构显著提高了8b10b解码器的最高工作频率；
（4）若信道发生干扰导致接收端数据错误，8b/10b解码器的Decode Error信号可以显示解码错误，Disparity Error信号可以显示解码极性错误，满足SATA协议链路层中关于错误处理的要求。
附图说明
图1为本发明SATA协议数据传输结构示意图。
图2为本发明字符重对齐电路结构图。
图3为本发明字符重对齐电路中头字符检测单元电路图。
图4为本发明字符重对齐电路中解码器电路结构图。
图5为本发明字符重对齐电路工作过程示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
实施例一
本发明提供一种串行通信协议控制器，包括字符重对齐电路和8b/10b解码器，其中字符重对齐电路设置在现有串并转换电路之后，对相邻时刻接收自串并转换电路的10比特符号进行缓存比较，将字符边界调整到与头字符一致，实现字符边界对准，之后输出调整后的10比特符号，为8b/10b解码器提供对齐后的并行输入信号；同时头字符可以通过配置寄存器进行修改，拓展性强。
如图2所示，本发明所设计的字符重对齐电路划分成三个部分：寄存单元D1、D2，头字符检测单元，边界调整单元。若寄存单元D1、D2存储的10位输入数据流包含头字符，则会使能头字符检测单元对输入数据字符进行边界调整，并锁定调整后的输出数据数据边界位置，产生重对齐的10位输出Dout头字符信号，同时头字符检测单元置位头字符检测标志位Detect，若头字符检测标志位Detect为高电平，则表明当前输出的Dout信号为头字符；若头字符检测标志位Detect为低电平，则表明未从当前字符中检测出头字符。字符重对齐电路调整过程如图5所示，其中，①：发送端编码后字符，灰色表示10位头字符；黑色表示后面的10位有效数据，在发送时对齐；②：串行通信信道上数据传送形式，白色表示先发数据，灰色头字符在中间，之后是有效数据；③：接收端依次按10比特进行数据接收，所以从串行信号转到并行信号时，就会出现如图这种情况：把原来的10bit灰色头字符，分别放到了两个10bit寄存器中，如果按照这样的顺序继续传递，那么所传递的数据一定是错误的；④：本发明边界调整过程就是寻找D1寄存器、D2寄存器中的输入数据中，是否存在灰色的头字符；如果寻找到，那么就可以选择拼凑出头字符，同时后续的有效数据都是按照这种拼凑方式。
为了满足测试以及其它应用条件的需要，可以通过配置寄存器配置头字符改变使能位COM_change、头字符正极性数据COM_p、头字符负极性数据COM_n，进而调整头字符检测单元中待检测的头字符。
寄存单元由D1、D2两组寄存器构成，D1负责存储t+1时刻数据，D2负责存储t时刻数据。
头字符检测单元如图3所示，实现对寄存单元D1、D2中的数据检测，并置位相应的标志位。如果寄存单元D1、D2中存在头字符，按照头字符可能会出现在的前后两个字符中的位置，一共会出现10种情况：寄存单元D1[9:0]，则输出端口flag[0]置位；寄存单元D1[9:1]和寄存单元D2[0]，则输出端口flag[1]置位；寄存单元D1[9:2]和寄存单元D2[1:0]，则输出端口flag[2]置位；寄存单元D1[9:3]和寄存单元D2[2:0]，则输出端口flag[3]置位；寄存单元D1[9:4]和寄存单元D2[3:0]，则输出端口flag[4]置位；寄存单元D1[9:5]和寄存单元D2[4:0]，则输出端口flag[5]置位；寄存单元D1[9:6]和寄存单元D2[5:0]，则输出端口flag[6]置位；寄存单元D1[9:7]和寄存单元D2[6:0]，则输出端口flag[7]置位；寄存单元D1[9:8]和寄存单元D2[7:0]，则输出端口flag[8]置位；寄存单元D1[9]和寄存单元D2[8:0]，则输出端口flag[9]置位。在信道传输未发生错误的前提下，只会有其中一种情况满足以上10种条件之一，之后置位头字符检测标志位Detect；若同时满足两种以上情况，则说明信道传输发生某比特错误，视为无效。同时，待比较头字符可以通过配置寄存器进行修改，通过输入信号COM_change使能改变待比较头字符功能，同时输入信号COM_p[9:0]和COM_n[9:0] 修改头字符。
边界调整单元采用一组10位宽寄存器，按照头字符检测单元输出端口flag[9:0]，对D1[9:0]和D2[9:0]进行选择后输出最终结果Dout[9:0]至解码器。
本发明采用8b/10b解码器，其电路结构如图4所示，字符重对齐电路调整后的Dout[9:0]作为待解码数据输入8b/10b解码器，8b/10b解码器输出1位解码极性错误标志位、8位解码后数据、1位接收数据码/控制字符标志位、1位解码数据错误标志位。
本发明在现有8b/10b解码器结构基础上进行改进，在解码过程采用三级流水结构，显著提高了芯片的最高工作频率。其中，第一级流水过程中，10位待解码数据进行当前极性计算，之后将6b极性传递给6b/5b单元进行预解码，同时进行码型错误检测以及数据码/控制字符检测；第二级流水过程中，4b/3b单元得到6b/5b单元的4b极性结果，开始进行预解码，同时如表1规则对比当前极性与上一次极性；第三级流水过程中，将之前的结果经过同步寄存器输出。
上述字符重对齐电路对字符边界进行调整后，然后输出对齐后的并行输入信号至前述8b/10b解码器进行解码，解码之后输出1位解码极性错误标志位、8位解码后数据、1位接收数据码/控制字符标志位、1位解码数据错误标志位。若解码极性错误标志位为高，则表明当前8位解码前数据生成时发生极性错误，或者数据传输过程中发生了某比特位翻转，则后续电路需按照SATA协议规定通知发送端进行数据重传；若解码极性错误标志位为低，则表明当前8位解码后数据正确。若解码数据错误标志位为高，则表明当前8位解码前数据生成时不符合8b10b编码规则，或者数据传输过程中发生了多比特位翻转，则后续电路需按照SATA协议规定通知发送端进行数据重传；若解码数据错误标志位为低，则表明当前8位解码后数据正确。若接收数据码/控制字符标志位为高，则表明当前8位解码后数据为控制字符；若接收数据码/控制字符标志位为低，则表明当前8位解码后数据为数据码字符。
实施例二
本发明还提供一种实施例一所述的字符重对齐电路，设置在现有串并转换电路之后，对相邻时刻接收自串并转换电路的10比特符号进行缓存比较，将字符边界调整到与头字符一致，实现字符边界对准，之后输出调整后的10比特符号，为8b/10b解码器提供对齐后的并行输入信号。
实施例三
本发明还提供一种实施例一所述的8b/10b解码器，对字符重对齐电路边界调整后的10位输出字符进行解码，校验调整后数据正确性。本发明在现有8b/10b解码器结构基础上进行改进，在解码过程采用三级流水结构，显著提高了芯片的最高工作频率。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种串行通信协议接口控制器，其特征在于：该控制器接收端设有字符重对齐电路和8b/10b解码器，所述字符重对齐电路设置在现有串并转换电路之后，对接收自串并转换电路的数据进行边界调整，为8b/10b解码器提供对齐后的并行输入信号。
2.根据权利要求1所述的一种串行通信协议接口控制器，其特征在于：所述字符重对齐电路接收自串并转换电路相邻时刻的10比特符号，并进行缓存比较，将字符边界调整到与头字符一致，实现字符边界对准，之后输出调整后的10比特符号至8b/10b解码器。
3.根据权利要求1或2所述的一种串行通信协议接口控制器，其特征在于：所述字符重对齐电路包括寄存单元、头字符检测单元和边界调整单元，所述寄存单元包括寄存单元D1和寄存单元D2，分别存储串并转换电路t+1时刻、t时刻数据，所述头字符检测单元对寄存单元D1、D2中的数据进行头字符检测，所述边界调整单元根据头字符检测单元检测结果从寄存单元D1、D2中选择待解码数据至8b/10b解码器。
4.根据权利要求3所述的一种串行通信协议接口控制器，其特征在于：所述头字符检测单元根据头字符出现在寄存单元D1、D2的不同位置，置位相应输出端口，所述边界调整单元根据头字符检测单元输出端口置位结果选择待解码数据至8b/10b解码器。
5.根据权利要求4所述的一种串行通信协议接口控制器，其特征在于：所述头字符检测单元检测头字符出现在寄存单元D1、D2后，边界调整单元从寄存单元D1、D2中选择Dout头字符信号至8b/10b解码器，同时头字符检测单元置位头字符检测标志位Detect。
6.根据权利要求3所述的一种串行通信协议接口控制器，其特征在于：所述头字符检测单元连接有配置寄存器，所述配置寄存器配置头字符改变使能位COM_change、头字符正极性数据COM_p、头字符负极性数据COM_n，进而调整头字符检测单元中待检测的头字符。
7.根据权利要求1或2所述的一种串行通信协议接口控制器，其特征在于：所述8b/10b解码器采用三级流水结构：第一级流水过程中，10位待解码数据进行当前极性计算，之后将6b极性传递给6b/5b单元进行预解码，同时进行码型错误检测以及数据码/控制字符检测；第二级流水过程中，4b/3b单元得到6b/5b单元的4b极性结果，开始进行预解码，同时对比当前极性与上一次极性；第三级流水过程中，将之前的结果经过同步寄存器输出。
8.一种权利要求1所述串行通信协议接口控制器采用的字符重对齐电路，其特征在于：该字符重对齐电路设置在现有串并转换电路之后，对接收自串并转换电路的数据进行边界调整，为8b/10b解码器提供对齐后的并行输入信号；该字符重对齐电路包括寄存单元、头字符检测单元和边界调整单元，所述寄存单元包括寄存单元D1和寄存单元D2，分别存储串并转换电路t+1时刻、t时刻数据，所述头字符检测单元对寄存单元D1、D2中的数据进行头字符检测，所述边界调整单元根据头字符检测单元检测结果从寄存单元D1、D2中选择待解码数据至8b/10b解码器。
9.根据权利要求8所述的一种串行通信协议接口控制器，其特征在于：所述头字符检测单元根据头字符出现在寄存单元D1、D2的不同位置，置位相应输出端口，所述边界调整单元从寄存单元D1、D2中选择Dout头字符信号至8b/10b解码器，同时头字符检测单元置位头字符检测标志位Detect；
所述头字符检测单元连接有配置寄存器，所述配置寄存器配置头字符改变使能位COM_change、头字符正极性数据COM_p、头字符负极性数据COM_n，进而调整头字符检测单元中待检测的头字符。
10.一种权利要求1所述串行通信协议接口控制器采用的8b/10b解码器，其特征在于：该8b/10b解码器采用三级流水结构：第一级流水过程中，10位待解码数据进行当前极性计算，之后将6b极性传递给6b/5b单元进行预解码，同时进行码型错误检测以及数据码/控制字符检测；第二级流水过程中，4b/3b单元得到6b/5b单元的4b极性结果，开始进行预解码，同时对比当前极性与上一次极性；第三级流水过程中，将之前的结果经过同步寄存器输出。
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| RJ01 | Rejection of invention patent application after publication |