JP7379660B2 - 集積回路のための改善されたレベルシフタ - Google Patents
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Description
本出願は、2019年8月9日に出願された「Improved Level Shifter For Integrated Circuit」と題する中国特許出願第201910733363.9号、及び2019年12月31日に出願された「Improved Level Shifter For Integrated Circuit」と題する米国特許出願第16/732,047号の優先権を主張する。
高速で動作することができる改善されたレベルシフタが開示される。
Claims (16)
- 第1の電圧領域の入力を受け取り、第2の電圧領域の出力を生成するためのレベルシフタであって、前記第1の電圧領域内の「0」は第1の電圧であり、前記第1の電圧領域の「1」は第2の電圧であり、前記第2の電圧領域の「0」は前記第1の電圧であり、前記第2の電圧領域の「1」は、前記第2の電圧とは異なる第3の電圧であり、前記レベルシフタは、
前記第3の電圧を提供する第1の電源と、
前記第1の電源に結合された第1の端子、ゲート、及び第2の端子を含む、第1のPMOSトランジスタと、
前記第1の電源に結合された第1の端子、前記第1のPMOSトランジスタの前記第2の端子に結合されたゲート、及び前記第1のPMOSトランジスタの前記ゲートと前記出力を提供するための出力ノードとに結合された第2の端子を含む、第2のPMOSトランジスタと、
前記第1のPMOSトランジスタの前記第2の端子に結合された第1の端子、第1の信号を受け取るように構成されたゲート、及び前記入力の補数を受け取るように構成された第2の端子を含む、第1のNMOSトランジスタと、
前記第1のPMOSトランジスタの前記第2の端子に結合された第1の端子、前記入力を受け取るように構成されたゲート、及び前記第1の電圧に結合された第2の端子を含む、第2のNMOSトランジスタと、
前記出力ノードに結合された第1の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第1の電圧に結合された第2の端子を含む、第3のNMOS回路と、
前記出力ノードに結合された第1の端子、第2の信号を受け取るように結合されたゲート、及び前記入力を受け取るように構成された第2の端子を含む、第4のNMOS回路と、を備え、
前記第1の信号は、前記入力が前記第2の電圧にあるとき、前記第2の電圧の2倍であり、かつ、前記入力が前記第1の電圧であるとき、前記第2の電圧であり、
前記第2の信号は、前記入力が前記第1の電圧にあるとき、前記第2の電圧の2倍であり、かつ、前記入力が前記第2の電圧であるとき、前記第2の電圧である、レベルシフタ。 - 前記第2の電圧を提供する第2の電源を更に備える、請求項1に記載のレベルシフタ。
- 前記第1の信号は第1の回路によって生成される、請求項2に記載のレベルシフタであって、該レベルシフタは、
前記第2の電源に結合された第1の端子、ゲート、及び第2の端子を含む、第3のPMOSトランジスタと、
前記第3のPMOSトランジスタの前記第2の端子に結合された第1の端子、ゲート、及び第2の端子を含む、第4のPMOSトランジスタと、
前記第4のPMOSトランジスタの前記第2の端子に結合された第1の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第4のPMOSトランジスタの前記ゲートに結合された第2の端子を含む、第5のPMOSトランジスタと、
前記第5のPMOSトランジスタの前記第2の端子に結合された第1の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第1の電圧に結合された第2の端子を含む、第5のNMOSトランジスタと、
前記第3のPMOSトランジスタの前記ゲートに結合された第1の端子、及び前記第4のPMOSトランジスタの前記第2の端子に結合された第2の端子を含む、第1のコンデンサと、を備える、レベルシフタ。 - 前記第2の信号は第2の回路によって生成される、請求項3に記載のレベルシフタであって、該レベルシフタは、
前記第2の電源に結合された第1の端子、ゲート、及び第2の端子を含む、第6のPMOSトランジスタと、
前記第6のPMOSトランジスタの前記第2の端子に結合された第1の端子、ゲート、及び第2の端子を含む、第7のPMOSトランジスタと、
前記第7のPMOSトランジスタの前記第2の端子に結合された第1の端子、前記入力を受け取るように構成されたゲート、及び前記第7のPMOSトランジスタの前記ゲートに結合された第2の端子を含む、第8のPMOSトランジスタと、
前記第8のPMOSトランジスタの前記第2の端子に結合された第1の端子、前記入力を受け取るように構成されたゲート、及び前記第1の電圧に結合された第2の端子を含む、第6のNMOSトランジスタと、
前記第6のPMOSトランジスタの前記ゲートに結合された第1の端子、及び前記第7のPMOSトランジスタの前記第2の端子に結合された第2の端子を含む、コンデンサと、を備える、レベルシフタ。 - 前記第1の電圧はグラウンドである、請求項2に記載のレベルシフタ。
- 前記第2の電圧は1Vである、請求項5に記載のレベルシフタ。
- 前記第3の電圧は2.5Vである、請求項6に記載のレベルシフタ。
- 前記第1の電圧はグラウンドである、請求項3に記載のレベルシフタ。
- 前記第2の電圧は1Vである、請求項8に記載のレベルシフタ。
- 前記第3の電圧は2.5Vである、請求項9に記載のレベルシフタ。
- 前記第1の電圧はグラウンドである、請求項4に記載のレベルシフタ。
- 前記第2の電圧は1Vである、請求項11に記載のレベルシフタ。
- 前記第3の電圧は2.5Vである、請求項12に記載のレベルシフタ。
- 前記第1の電圧はグラウンドである、請求項1に記載のレベルシフタ。
- 前記第2の電圧は1Vである、請求項14に記載のレベルシフタ。
- 前記第3の電圧は2.5Vである、請求項15に記載のレベルシフタ。
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