CN110751976A - 堆叠式存储器装置及其操作方法、存储器系统 - Google Patents

堆叠式存储器装置及其操作方法、存储器系统 Download PDF

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Abstract

公开堆叠式存储器装置及其操作方法、存储器系统。所述堆叠式存储器装置包括：缓冲器裸片、堆叠在缓冲器裸片上的多个存储器裸片和多个硅通孔(TSV)。缓冲器裸片与外部装置通信。TSV延伸通过所述多个存储器裸片以连接到缓冲器裸片。每个存储器裸片包括存储器单元阵列，存储器单元阵列包括结合到多条字线和多条位线的多个动态存储器单元。缓冲器裸片包括测试电路，在测试模式下，测试电路对与所述多个存储器裸片中的一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，并将包括至少一个缺陷单元的存储器单元行的地址存储在除了目标存储器裸片之外的其他存储器裸片的至少一个列解码器中。

Description

堆叠式存储器装置及其操作方法、存储器系统
本申请要求于2018年7月23日提交到韩国知识产权局(KIPO)的第10-2018-0085119号韩国专利申请的优先权权益，所述韩国专利申请的公开通过完整引用包含于此。
技术领域
本发明构思的各种示例实施例涉及存储器(例如，存储器装置、存储器芯片等)，更具体地讲，涉及堆叠式存储器装置、存储器系统和/或操作堆叠式存储器装置的方法。
背景技术
可用作最新的电子装置中的存储装置的半导体存储器的容量和速度二者在增加。此外，正在进行各种尝试以在更小的空间内安装具有更大容量的存储器并有效地操作存储器。
最近，为了增加半导体存储器的集成度，已经应用包括多个堆叠式存储器芯片的三维(3D)结构来代替二维(2D)存储器结构。基于对大集成度和大容量存储器的需求，已经开发采用存储器芯片的3D堆叠式结构的结构，以增加存储器的容量，通过减小半导体芯片的尺寸来增加集成度，并且降低用于制造存储器芯片的成本。
发明内容
一个或多个示例实施例可提供一种能够增加用于存储故障地址(例如，故障的存储器地址)的存储空间的堆叠式存储器装置。
一个或多个示例实施例可提供一种包括能够增加用于存储故障地址的存储空间的堆叠式存储器装置的存储器系统。
一个或多个示例实施例可提供一种操作能够增加用于存储故障地址的存储空间的堆叠式存储器装置的方法。
根据一个或多个示例实施例，一种堆叠式存储器装置包括：缓冲器裸片，被配置为与至少一个外部装置通信，缓冲器裸片包括测试电路；多个存储器裸片，堆叠在缓冲器裸片上，所述多个存储器裸片中的每个包括存储器单元阵列，存储器单元阵列包括结合到多条字线和多条位线的多个动态存储器单元；多个硅通孔(TSV)，延伸通过所述多个存储器裸片并连接到缓冲器裸片，在所述堆叠式存储器装置的测试模式期间，测试电路被配置为：对与所述多个存储器裸片中的至少一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元，并且将包括通过所述测试检测到的所述至少一个缺陷单元的存储器单元行的地址作为故障地址信息存储在所述多个存储器裸片中的另一存储器裸片的至少一个列解码器中，所述另一存储器裸片不是目标存储器裸片。
根据一个或多个示例实施例，一种存储器系统包括：存储器控制器，被配置为控制堆叠式存储器装置；堆叠式存储器装置，堆叠式存储器装置包括：缓冲器裸片，被配置为与存储器控制器通信，缓冲器裸片包括测试电路；多个存储器裸片，堆叠在缓冲器裸片上，所述多个存储器裸片中的每个存储器裸片包括存储器单元阵列，存储器单元阵列包括结合到多条字线和多条位线的多个动态存储器单元；多个硅通孔(TSV)，延伸通过所述多个存储器裸片以连接到缓冲器裸片，在所述堆叠式存储器装置的测试模式期间，测试电路被配置为：响应于来自存储器控制器的测试命令或测试模式寄存器组(TMRS)，对与所述多个存储器裸片中的至少一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元，将包括通过所述测试检测到的所述至少一个缺陷单元的存储器单元行的地址作为故障地址信息存储在所述多个存储器裸片中的另一存储器裸片的至少一个列解码器中，所述另一存储器裸片不是目标存储器裸片。
根据一个或多个示例实施例，在一种操作堆叠式存储器装置的方法中，堆叠式存储器装置包括：缓冲器裸片，与至少一个外部装置通信；多个存储器裸片，堆叠在缓冲器裸片上；多个硅通孔(TSV)，延伸通过所述多个存储器裸片以连接到缓冲器裸片，所述方法包括：对与所述多个存储器裸片中的一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元；基于目标存储器裸片的所述测试的结果，将故障地址临时存储在目标存储器裸片的列解码器中；将故障地址存储在所述多个存储器裸片中的另一存储器裸片的至少一个列解码器中，所述另一存储器裸片不是目标存储器裸片；通过所述堆叠式存储器装置的数据输入/输出路径，将故障地址从所述另一存储器裸片的至少一个列解码器发送到外部装置。
因此，存储器装置可包括缓冲器裸片和多个存储器裸片，并可在测试模式下通过TSV将在目标存储器裸片中检测到的故障地址存储在其他存储器裸片的列解码器中，而不是存储在目标存储器裸片中。因此，堆叠式存储器装置可增加用于存储故障地址的存储空间，从而可增加堆叠式存储器装置在测试模式下的可用性。
附图说明
下面将参照附图更详细地描述示例实施例。
图1是示出根据至少一个示例实施例的存储器系统的框图。
图2是示出根据至少一个示例实施例的数据处理系统的框图。
图3是示出根据至少一个示例实施例的图2中的应用处理器的示例的框图。
图4是示出根据至少一个示例实施例的存储器系统的另一示例的框图。
图5是示出根据至少一个示例实施例的图1至图3中的堆叠式存储器装置的示例的框图。
图6示出根据至少一个示例实施例的在图5的堆叠式存储器装置中执行测试操作。
图7是示出根据至少一个示例实施例的图1中的堆叠式存储器装置中的一个存储器裸片的示例的框图。
图8示出根据至少一个示例实施例的图7的存储器裸片中的第一存储器块的示例。
图9示出根据至少一个示例实施例的图8所示的列选择线与位线之间的关系。
图10示出根据至少一个示例实施例的图7的存储器裸片中的存储器单元阵列、行解码器和列解码器。
图11是示出根据至少一个示例实施例的图10中的段信息电路的第一段信息电路的框图。
图12是示出根据至少一个示例实施例的图10中的修复电路的第一修复电路的框图。
图13示出根据至少一个示例实施例的可构成图12中的熔丝(fuse)信息存储电路的一个静态随机存取存储器(SRAM)单元。
图14是示出根据至少一个示例实施例的图13中的数据存储电路的第一反相器和第二反相器的电路图。
图15是示出根据至少一个示例实施例的在堆叠式存储器装置中执行测试操作的示例的框图。
图16是示出根据至少一个示例实施例的包括在堆叠式存储器装置中的缓冲器裸片的示例的框图。
图17是示出根据至少一个示例实施例的包括在堆叠式存储器装置中的缓冲器裸片的另一示例的框图。
图18是示出根据至少一个示例实施例的堆叠式存储器装置的示例的框图。
图19示出根据至少一个示例实施例的当对堆叠式存储器装置执行测试时故障地址的移动。
图20是示出根据至少一个示例实施例的操作堆叠式存储器装置的方法的流程图。
图21是示出根据至少一个示例实施例的操作堆叠式存储器装置的方法的流程图。
图22是示出根据至少一个示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。
具体实施方式
在下文中，将参照示出了示例实施例的附图更充分的描述各种示例实施例。
图1是示出根据至少一个示例实施例的存储器系统的框图。
参照图1，存储器系统10a可包括至少一个存储器控制器20a和/或至少一个堆叠式存储器装置70，但示例实施例不限于此。
存储器控制器20a可包括存储器接口30，并可通过经由存储器接口30将各种类型的信号提供给堆叠式存储器装置70来控制存储器操作(诸如，写入、读取等)。例如，存储器控制器20a通过将命令CMD和/或地址ADDR提供给堆叠式存储器装置70来访问存储在堆叠式存储器装置70中的数据DQ等。
存储器控制器20a可根据来自主机的请求来访问堆叠式存储器装置70。存储器控制器20a可使用各种通信协议与主机通信。
堆叠式存储器装置70可包括缓冲器裸片100和/或多个存储器裸片200a～200k等，其中k是大于2的整数。缓冲器裸片100和存储器裸片200a～200k可顺序地彼此堆叠(例如，三维地彼此堆叠)。堆叠在缓冲器裸片100上的存储器裸片200a～200k可通过导电装置(例如，电连接件等)电连接到缓冲器裸片100。导电装置可以是一个或多个硅通孔TSV，但示例实施例不限于此。
缓冲器裸片100可与存储器控制器20a通信，并且每个存储器裸片可以是包括例如动态存储器单元(诸如，双倍数据速率同步DRAM(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等)的存储器装置，但示例实施例不限于此。
在堆叠式存储器装置70的测试模式下，缓冲器裸片100可对与存储器裸片200a～200k中的一个相应的目标存储器裸片的动态存储器单元执行测试，并可将故障地址信息(例如，故障的存储器地址信息等)存储在存储器裸片200a～200k中除了(例如，不包括)目标存储器裸片之外的其他存储器裸片的至少一个列解码器中，其中，故障地址信息包括包含通过测试检测到的至少一个有缺陷的存储器单元的存储器单元行的地址。
在至少一个示例实施例中，堆叠式存储器装置70可在测试模式下将故障地址FL_ADDR发送到存储器控制器20a，并且存储器控制器20a可在堆叠式存储器装置70的正常模式下，基于故障地址FL_ADDR对存储器裸片200a～200k执行封装后修复(PPR)等。
图2是示出根据至少一个示例实施例的数据处理系统的框图。
参照图2，数据处理系统10b可包括至少一个应用处理器(AP)20b和/或至少一个堆叠式存储器装置(SMD)70，但示例实施例不限于此，并且数据处理系统10b可包含其他组成组件。应用处理器20b可包括存储器控制模块40和/或存储器控制模块40可被包括在应用处理器20b中等，并且堆叠式存储器装置70可构成存储器系统，但示例实施例不限于此。
应用处理器20b可执行主机的功能。此外，应用处理器20b可被实现为片上系统(SoC)、FPGA、多核处理器、多处理器系统和/或其他处理装置。SoC可包括应用具有期望的和/或预定的标准总线规范的通信协议的系统总线(未示出)，并可包括连接到系统总线的各种类型的知识产权(IP)核、附加的处理组件(例如，图形处理器、通信处理器等)、存储器装置、输入/输出装置等。
例如，作为系统总线的标准规范，高级RISC机器(ARM)控股公司(Advanced RISCMachines(ARM)Holdings)的高级微控制器总线架构(AMBA)协议可被应用，但示例实施例不限于此。高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4、AXI一致性扩展(ACE)等可作为AMBA协议的总线的类型而被包括。此外，其他类型的协议(诸如，索尼公司(Sonics Inc.)的uNetwork、国际商业机器公司(IBM Corp.)的CoreConnect、开放核心协议国际合作伙伴协会公司的开放核心协议(OCP-IP)等)也可被应用。
根据至少一个示例实施例，存储器控制器模块40可执行图1中的存储器控制器20a的功能。
图3是示出根据至少一个示例实施例的图2中的应用处理器的示例的框图。
参照图2和图3，应用处理器20b可包括通过系统总线41连接的多个IP核等，但示例实施例不限于此。例如，应用处理器20可包括存储器控制模块40、至少一个调制解调器处理器42、至少一个中央处理器(CPU)43和/或嵌入式存储器44等。
CPU 43可控制应用处理器20b内的IP核的各种类型的操作，并且调制解调器处理器42是用于执行与基站和/或其他通信装置的无线通信的至少一个处理器。
存储器控制模块40可通过与多个存储器单元组相应的多个独立通道CH1至CHp与设置在应用处理器20b外部的堆叠式存储器装置70通信，其中，p是大于2的自然数。此外，存储器控制模块40可通过系统总线41与嵌入式存储器44通信。
图4是示出根据至少一个示例实施例的存储器系统的另一示例的框图。
参照图4，存储器系统10c可包括测试装置60和/或堆叠式存储器装置70等，但不限于此。
测试装置60可对堆叠式存储器装置70中的缓冲器裸片100和/或多个存储器裸片200a～200k执行测试。为了测试缓冲器裸片100和多个存储器裸片200a～200k，测试装置60可将命令CMD、地址ADDR、测试模式寄存器组(TMRS)信号和/或测试模式数据TP等提供给堆叠式存储器装置70，并可从堆叠式存储器装置70接收故障地址FL_ADDR和/或包括至少一个有缺陷的存储器单元的存储器单元行的地址等。
测试装置60可包括控制对堆叠式存储器装置70的测试顺序的控制器65。
图5是示出根据至少一个示例实施例的图1至图3中的堆叠式存储器装置的示例的框图。
在图5中，通过包括具有独立的接口的多个独立的通道而具有增加的带宽的高带宽存储器(HBM)形式的存储器装置被示出，但示例实施例不限于此。
参照图5，堆叠式存储器装置70a可包括多个层。例如，堆叠式存储器装置70a可包括缓冲器裸片100和堆叠在缓冲器裸片100上的一个或多个存储器裸片200等。在图5的示例中，尽管示出设置了第一存储器裸片200a至第四存储器裸片200d，但是核裸片(即，存储器裸片)的数量可被不同地改变。
此外，每个存储器裸片200可包括一个或多个通道。在图5的示例中，单个存储器裸片包括两个通道，因此，堆叠式存储器装置70a具有八个通道CH1至CH8的示例被示出，但示例实施例不限于此。
例如，第一存储器裸片200a可包括第一通道CH1和第三通道CH3，第二存储器裸片200b可包括第二通道CH2和第四通道CH4，第三存储器裸片200c可包括第五通道CH5和第七通道CH7，第四存储器裸片200d可包括第六通道CH6和第八通道CH8等。
缓冲器裸片100可与存储器控制器(例如，外部装置等)通信，从存储器控制器接收命令、地址和/或数据，并将接收的命令、地址和/或数据提供给存储器裸片200。缓冲器裸片100可通过形成在其外表面上的导电装置(未示出)(诸如，凸块(bumps)、其他电连接件等)与存储器控制器通信。缓冲器裸片100可缓冲命令、地址和/或数据等，因此存储器控制器可通过仅驱动缓冲器裸片100的负载来与存储器裸片200接口连接。
此外，堆叠式存储器装置70a可包括穿过多个层的多个TSV 130，但示例实施例不限于此。
TSV 130可对应于多个通道CH1至CH8而设置，并且例如在每个独立通道具有128比特带宽时，TSV 130可包括用于输入和输出1024比特数据的组件，但示例实施例不限于此。
例如，TSV 130可被设置为穿过第一存储器裸片200a至第四存储器裸片200d，并且第一存储器裸片200a至第四存储器裸片200d中的每个可包括连接到TSV 130的发送器/接收器。在数据的输入和输出针对每个通道独立地执行的正常操作时，针对每个TSV 130，可仅启用任何一个核裸片的发送器/接收器，因此每个TSV 130可作为任何一个存储器裸片或任何通道的独立通道，独立地仅传送该存储器裸片或通道的数据。
缓冲器裸片100可包括测试电路(BIST)110、TSV区域(TSVR)122、物理区域(PHYR)123和/或直接访问区域(DAR)124等。
TSV区域122是形成用于与存储器裸片200通信的TSV 130的区域。此外，物理区域123是包括用于与外部存储器控制器通信的多个输入和输出(IO)电路的区域，并且来自存储器控制器的各种类型的信号可通过物理区域123被提供给TSV区域122，并通过TSV 130提供给存储器裸片200。
在堆叠式存储器装置70a的测试模式下，直接访问区域124可通过设置在堆叠式存储器装置70a的外表面上的导电装置直接与外部测试装置通信。从测试器提供的各种类型的信号可通过直接访问区域124和TSV区域122被提供给存储器裸片200。此外，从测试装置提供的各种类型的信号可通过直接访问区域124、物理区域123和/或TSV区域122等被提供给存储器裸片200。
尽管没有示出，但是当命令对应于测试命令和/或测试模式寄存器组(TMRS)信号时，(图6中的)内部命令生成器120可控制测试电路110顺序地对存储器裸片200执行测试，并且每当对一个存储器裸片完成测试时，将故障地址发送到外部装置。
图6示出根据至少一个示例实施例的在图5的堆叠式存储器装置中执行测试操作。
参照图5和图6，缓冲器裸片100包括内部命令生成器(ICG)120和/或测试电路110等，并且来自内部命令生成器120的内部命令通过针对每个通道独立形成的命令TSV TSV_C，被提供给存储器裸片200。
测试电路110通过延伸通过存储器裸片200的数据TSV TSV_D，将测试模式数据TP和目标地址TADDR提供给存储器裸片200的目标存储器裸片(例如，目标存储器裸片的目标存储器单元行)，从目标存储器裸片接收响应于测试模式数据TP的测试结果数据TR，并将故障标志信号FL_FG提供给目标存储器裸片，其中，故障标志信号FL_FG基于测试模式数据TP与测试结果数据TR的比较等来指示目标地址TADDR是否是故障地址。
测试电路110可包括比较器(CMP)111，其中，比较器111基于测试模式数据TP与测试结果数据TR的比较等输出故障标志信号FL_FG。
存储器裸片200可分别包括多个命令解码器(CMDC)211a至211d和/或多个列解码器(CD)271a至271d等，其中，多个命令解码器211a至211d通过对内部命令进行解码输出内部控制信号，多个列解码器271a至271d临时存储故障地址。
临时存储在目标存储器裸片中的列解码器中的故障地址可通过数据TSVTSV_D，被存储在除了(例如，不包括)目标存储器裸片之外的其他存储器裸片的至少一个列解码器中。
当对目标存储器裸片完成测试时，存储在其他存储器裸片的至少一个列解码器中的故障地址可通过堆叠式存储器装置70a的数据输入/输出路径，被提供给外部装置。
图7是示出根据至少一个示例实施例的图1中的堆叠式存储器装置中的一个存储器裸片的示例的框图。
在图7中，存储器裸片200a的配置被示出，并且多个存储器裸片200b～200k的每个配置可与存储器裸片200a的配置基本相同。
参照图7，存储器裸片200a包括存储器单元阵列300a、行解码器261a、列解码器271a和/或外围电路201a，但示例实施例不限于此。
存储器单元阵列300a可包括多个存储器块MB1～MBq(其中，q是大于1的整数)，并且存储器块MB1～MBq中的每个包括结合到字线WL与位线BL的存储器单元和结合到字线WL与至少一条备用位线SBL的备用单元。多个存储器块MB1～MBk共享字线WL而不共享位线BL和备用位线SBL。与存储器块MB1～MBq中的每个相关联的数据可通过相应的输入/输出焊盘(input/output pad)被输入/输出，但示例实施例不限于此。
存储器裸片200a可在从外部(例如，存储器控制器和/或测试装置、其他外部源装置等)接收写入命令和/或读取命令之前接收激活命令。连接到存储器裸片200a的字线的所有存储器单元可基于激活命令被选择。然后，如果存储器裸片200a接收到写入命令和/或读取命令，则多条位线可被选择。在至少一个示例实施例中，在存储器块MB1～MBq中示出的位线BL可通过写入命令和/或读取命令被选择。可对结合到选择的位线BL的存储器单元执行数据输入/输出。
此外，根据至少一个示例实施例，用于存储在存储器块MB1～MBq中的至少一个中的数据的纠错的奇偶校验数据可被存储在存储器块MB1～MBq中的一些存储器块中，但示例实施例不限于此，并且在其他示例实施例中，奇偶校验信息可不被存储。
列解码器271a可通过列选择线CSL和备用列选择线SCSL连接到存储器单元阵列300a。列解码器271a可基于写入命令和/或读取命令来选择列选择线CSL和/或备用列选择线SCSL。如果列解码器271a选择列选择线CSL，则位线BL被选择。当列解码器271a选择备用列选择线SCSL时，备用位线SBL被选择。
外围电路201a可包括命令/地址焊盘(CMD/ADDR)203、输入/输出焊盘(DQ PADS)205和/或纠错码(ECC)引擎280等。在至少一个示例实施例中，ECC引擎280可不包括在外围电路201a中。外围电路201a可从外部接收命令CMD和地址ADDR，并可与外部交换数据DQ。外围电路201a可包括命令解码器211a和/或模式寄存器组212a，但示例实施例不限于此。
外围电路201a可根据从外部(例如，外部源)接收的命令CMD，将列地址CADDR提供给列解码器271a和/或将行地址RADDR提供给行解码器261a。外围电路201a可响应于写入命令将输入数据DQ提供给列解码器271a，和/或可响应于读取命令从列解码器271a接收输出数据DQ。输入数据可通过输入/输出焊盘205等输入到外围电路201a。输出数据可通过输入/输出焊盘205等输出到外部装置。
此外，在测试模式下，外围电路201a可将测试模式数据TP提供给列解码器271a，和/或可将响应于测试模式数据TP的测试结果数据TR从列解码器271a提供给测试电路110。在测试模式下，外围电路201a可将故障标志信号FL_FG提供给行解码器261a。
根据一些示例实施例，ECC引擎280可对输入数据执行ECC编码以生成奇偶校验数据。ECC引擎280可将输入数据和奇偶校验数据存储在存储器块MB1～MBq中的一个或多个中。ECC引擎280可对从存储器块MB1～MBq中的一个或多个读取的数据执行ECC解码，以校正读取数据中的至少一个错误。ECC引擎280可通过输入/输出焊盘205将校正的数据发送到外部装置。
在正常模式下，行解码器261a可响应于行地址RADDR激活由行地址RADDR指定的第一字线。在测试模式下，行解码器261a可激活由行地址RADDR指定的第一字线。行解码器261a可包括故障地址信息生成器(FAIG)400，并且在测试模式下，当第一字线结合到至少一个缺陷单元时，故障地址信息生成器400可响应于故障标志信号FL_FG，将行地址RADDR作为故障地址信息FAI提供给列解码器271a。
列解码器271a临时存储故障地址信息FAI，和/或将存储的故障地址信息FAI作为故障地址FL_ADDR提供给外围电路201a。外围电路201a可将故障地址FL_ADDR存储在除了(例如，不包括)存储器裸片(例如，目标存储器裸片)200a之外的其他存储器裸片200b～200k中的至少一个中的列解码器中。
图8示出根据至少一个示例实施例的图7的存储器裸片中的第一存储器块的示例。
参照图8，第一存储器块MB1包括正常单元区域NCR和/或备用单元区域SCR等。正常单元区域NCR包括多条字线WL1～WLm(m是大于2的自然数)、多条位线BL1～BLn(n是大于2的自然数)以及设置在字线WL1～WLm与位线BL1～BLn之间的交叉点处的多个存储器单元MC。备用单元区域SCR包括多条备用位线SBL1～SBLy(y是大于2的自然数)、字线WL1～WLm以及设置在字线WL1～WLm与备用位线SBL1～SBLy之间的交叉点处的多个备用单元SMC。
字线WL1～WLm沿第一方向D1延伸，并且位线BL1～BLn和备用位线SBL1～SBLL沿与第一方向D1相交的第二方向D2延伸。第一存储器块MB1可通过行地址的段标识位在第二方向上被划分为多个段。
图9示出根据至少一个示例实施例的图8所示的列选择线与位线之间的关系。
在图9中，为了简化说明，仅详细示出第一存储器块MB1。存储器块MB2～MBq中的每个可与第一存储器块MB1相同地配置和/或实现，但不限于此。此外，为了简化说明，在图9中仅示出了一条字线WL，并且没有示出图7中的外围电路201a和行解码器261a。
列解码器271a可基于写入命令和/或读取命令选择存储器块MB1～MBq中的每个的列选择线CSL。每条列选择线CSL可通过开关SW1与多条位线BL连接。列解码器271a可基于写入命令和/或读取命令，选择性地选择存储器块MB1～MBq中的每个的备用列选择线SCSL而不是列选择线CSL。备用列选择线SCSL可通过开关SW2与备用位线SBL连接。
图10示出根据至少一个示例实施例的图7的存储器裸片中的存储器单元阵列、行解码器和列解码器。
参照图10，在存储器单元阵列300a中，I个子阵列块SCB可沿第一方向D1设置，J个子阵列块SCB可沿与第一方向D1基本垂直的第二方向D2设置。I个子阵列块SCB可沿第一方向D1设置，并且沿第一方向D1设置在一行中的I个子阵列块SCB可被称为行块。多条位线、多条字线和多个存储器单元可设置在每个子阵列块SCB中。
I+1个子字线驱动器区域SWB可沿第一方向D1设置在子阵列块SCB之间。每个子阵列块SCB可对应于每个存储器块的段。子字线驱动器可设置在子字线驱动器区域SWB中。例如，J+1个位线感测放大器区域BLSAB可沿第二方向D2设置在子阵列块SCB之间。用于感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区域BLSAB中。
多个结合区域CONJ可与子字线驱动器区域SWB和位线感测放大器区域BLSAB邻近地设置。电压生成器设置在每个结合区域CONJ中。
行解码器261a包括故障地址信息生成器400，并且故障地址信息生成器400可包括沿第二方向D2与段相应的多个段信息电路401～40J(或者，SIC1～SICJ)等。段信息电路401～40J可响应于行地址RADDR和故障标志信号FL_FG，将故障地址信息FAI和/或反熔丝信息(anti-fuse information)AFI输出到列解码器271a。
列解码器271a可包括多个子列解码器551～55I(或者，SCD1～SCDI)和/或多个修复电路501～50I等。子列解码器551～55I中的每个可连接到多个存储器块的相应存储器块，并且多个修复电路501～50I可对应于多个子列解码器551～55I。修复电路501～50I中的每个可响应于列地址CADDR和反熔丝信息AFI，选择性地激活修复信号CREN，以在正常模式下将修复信号CREN提供给子列解码器551～55I中的相应的子列解码器。
在正常模式下，子列解码器551～55I中的每个可响应于修复信号CREN，选择列选择线CSL和/或备用列选择线SCSL。
当修复信号CREN被去激活时，子列解码器551～55I中的每个可选择列选择线CSL。当修复信号CREN被激活时，子列解码器551～55I中的每个可选择备用列选择线SCSL。
在测试模式下，修复电路501～50I中的每个可临时存储从行解码器261a提供的故障地址信息FAI和/或可将故障地址信息FAI作为故障地址FL_ADDR输出。
图11是示出根据至少一个示例实施例的图10中的段信息电路的第一段信息电路的框图。
段信息电路402～40J中的每个可具有与第一段信息电路401基本相同的配置，但不限于此。
参照图11，第一段信息电路401包括振荡器使能信号生成器411、振荡器412、时钟分频器413、行解码器锁存器415和/或故障地址串行器414(例如，故障地址串行器电路)等。第一段信息电路401还可包括段信息生成器(SGIG)430。
响应于从测试电路110提供的故障标志信号FL_FG，振荡器使能信号生成器411生成振荡器使能信号OS_EN和/或锁存器输出使能信号LOEN。振荡器412响应于振荡器使能信号OS_EN，输出振荡的时钟信号FCLK。
时钟分频器413对时钟信号FCLK进行分频以生成第一时钟信号FCLK1和/或第二时钟信号FCLK2，但不限于此。响应于锁存器输出使能信号LOEN，行解码器锁存器415在测试模式下锁存行地址RADDR和/或将行地址RADDR提供给故障地址串行器414。
故障地址串行器414响应于第一时钟信号FCLK1和第二时钟信号FCLK2，对从行解码器锁存器415提供的行地址串行化，以将串行化的行地址作为故障地址信息FAI提供给列解码器271a。
段信息生成器430可存储与相应段的修复相关联的反熔丝信息AFI和/或可将反熔丝信息AFI提供给列解码器271a等。
图12是示出根据至少一个示例实施例的图10中的修复电路的第一修复电路的框图。
修复电路502～50J中的每个配置可与第一修复电路501的配置基本相同，但示例实施例不限于此。
参照图12，第一修复电路501包括故障地址存储表510、列地址比较器515、熔丝(fuse)信息存储电路520、故障地址输出器530(例如，故障地址输出电路)和/或修复信号生成器540。
故障地址存储表510可存储与相应的存储器块的缺陷单元的列地址信息相关联的故障列地址信息FCAI。列地址比较器515可将列地址CADDR与故障列地址信息FCAI进行比较，以将列匹配信号CMTH输出到熔丝信息存储电路520和/或修复信号生成器540等。列匹配信号CMTH可指示列地址CADDR是否与故障列地址信息FCAI匹配。
熔丝信息存储电路520包括多个单元组521、522和523等。单元组521、522和523中的每个可包括第一区域521a和第二区域521b，但不限于此。第一区域521a可存储用于修复相应的存储器块中的每个段中的缺陷单元的关于备用位线的备用位线信息SBI，并且第二区域521b可存储与相应段的备用位线的可用性(例如，不同段中的备用位线的可用性)相关联的反熔丝信息AFI。第一区域521a和第二区域521b可具有静态随机存取存储器(SRAM)单元架构，但示例实施例不限于此。
熔丝信息存储电路520可在正常模式下存储备用位线信息SBI和反熔丝信息AFI，并可在测试模式下存储故障地址信息FAI。
在正常模式下，熔丝信息存储电路520可响应于列匹配信号CMTH，将备用位线信息SBI和反熔丝信息AFI提供给修复信号生成器540。
在正常模式下，修复信号生成器540可基于列匹配信号CMTH、备用位线信息SBI和/或反熔丝信息AFI，确定修复信号的逻辑电平。
例如，当列匹配信号CMTH指示列地址CADDR与故障列地址信息FCAI不匹配时，修复信号生成器540对修复信号CREN进行去激活。在这种情况下，图10中的第一子列解码器551选择列选择线CSL。
例如，当列匹配信号CMTH指示列地址CADDR与故障列地址信息FCAI匹配并且反熔丝信息AFI指示相应段中的备用位线可用时，修复信号生成器540以高电平(例如，高信号、高电压电平等)激活修复信号CREN。在这种情况下，图10中的第一子列解码器551选择备用列选择线SCSL。
熔丝信息存储电路520可在测试模式下将故障地址信息FAI提供给故障地址输出器530，和/或故障地址输出器530可通过连接到外围电路201a的数据TSV TSV_D，将故障地址信息FAI作为故障地址FL_ADDR存储在另一存储器裸片中的列解码器的熔丝信息存储电路中。
命令解码器211a可将模式信号MS提供给故障地址存储表510、列地址比较器515、熔丝信息存储电路520、故障地址输出器530和/或修复信号生成器540等。模式信号MS可指示存储器裸片200a的正常模式和测试模式之一。
图13示出根据至少一个示例实施例的可构成图12中的熔丝信息存储电路的一个SRAM单元。
参照图13，SRAM单元550可包括第一存取晶体管551、第二存取晶体管553和/或数据存储电路555等，但示例实施例不限于此。
数据存储电路555可存储单个比特的数据，但示例实施例不限于此，例如，数据存储电路555还可存储多个比特的数据。数据存储电路555可包括第一反相器556和第二反相器558等。第一反相器556的输出端结合到第二反相器558的输入端，并且第二反相器558的输出端结合到第一反相器556的输入端。因此，第一反相器556和第二反相器558构成锁存电路。
第一存取晶体管551可连接在第s存取线ALs与结合到第一反相器556的输入端的第一节点Q之间。第一存取晶体管551包括结合到控制线CLj的栅极。第二存取晶体管553可连接在第s互补存取线ALBs与结合到第二反相器558的输入端的第二节点QN之间。第二存取晶体管553包括结合到控制线CLj的栅极。
图14是示出根据至少一个示例实施例的图13中的数据存储电路的第一反相器和第二反相器的电路图。
参照图14，第一反相器556包括第一上拉晶体管PU1和第一下拉晶体管PD1等。第二反相器558包括第二上拉晶体管PU2和第二下拉晶体管PD2等。
第一上拉晶体管PU1可以是p沟道金属氧化物半导体(PMOS)晶体管，其中，该PMOS晶体管包括结合到第一电源电压VDDCE的源极、结合到第二节点QN的漏极以及结合到第一节点Q的栅极等。第一下拉晶体管PD1可以是n沟道金属氧化物半导体(NMOS)晶体管，其中，该NMOS晶体管包括结合到第二节点QN的漏极、结合到地电压VSS的源极以及结合到第一节点Q的栅极，但示例实施例不限于此。
第二上拉晶体管PU2可以是包括结合到第一电源电压VDDCE的源极、结合到第一节点Q的漏极以及结合到第二节点QN的栅极的PMOS晶体管，但示例实施例不限于此。第二下拉晶体管PD2可以是包括结合到第一节点Q的漏极、结合到地电压VSS的源极以及结合到第二节点QN的栅极的NMOS晶体管，但示例实施例不限于此。第一节点Q可结合到图13中的第一存取晶体管551，第二节点QN可结合到图13中的第二存取晶体管553，但示例实施例不限于此。
图15是示出根据至少一个示例实施例的在堆叠式存储器装置中执行测试操作的示例的框图。
在下文中，为了便于描述，示出单个缓冲器裸片和两个存储器裸片的操作，但示例实施例不限于此。测试电路可执行根据内部数据处理操作提供用于选择通道和/或芯片的芯片选择信号CS的功能。此外，后面的附图中示出的芯片选择信号CS可被实现为通过每个存储器裸片的命令解码器生成。
参照图15，根据至少一个示例实施例，堆叠式存储器装置600可包括缓冲器裸片610以及第一存储器裸片620和第二存储器裸片630。
缓冲器裸片610可与存储器控制器通信，并可包括测试电路611，其中，测试电路611响应于来自存储器控制器的测试命令和/或TMRS信号，对一个或多个存储器裸片(诸如，第一存储器裸片620和第二存储器裸片630)执行测试。测试电路611将测试命令和/或TMRS信号提供给例如第一存储器裸片620和第二存储器裸片630，同时改变用于选择存储器裸片的芯片选择信号CS。此外，数据可在缓冲器裸片610与一个或多个存储器裸片(例如，第一存储器裸片620和第二存储器裸片630)之间被发送和接收，并且用于发送和/或接收数据的数据TSV可被共同地设置在缓冲器裸片610和例如第一存储器裸片620与第二存储器裸片630中。
缓冲器裸片610可包括多个输入/输出(I/O)电路，以独立地执行与针对第一存储器裸片620和第二存储器裸片630的通道的接口连接。例如，缓冲器裸片610可包括针对与第一存储器裸片620接口连接的第A通道CH_A的I/O电路(CHA)，以及针对与第二存储器裸片630接口连接的第B通道CH_B的I/O电路(CHB)。在每个I/O电路中设置的各种组件可设置在缓冲器裸片610的至少一个区域中，例如，每个I/O电路的组件可设置在物理区域中。
此外，与每个通道相应的I/O电路可包括：与存储器控制器接口连接的接口(I/F)612、路径控制器613、读取数据路径614、写入数据路径615、读取缓冲器RD_BUF和/或写入缓冲器WR_BUF等，但示例实施例不限于此。
测试电路611可控制第一存储器裸片620和第二存储器裸片630，使得基于来自存储器控制器的测试命令和/或TMRS信号的测试对例如第一存储器裸片620和第二存储器裸片630被执行。
第一存储器裸片620可包括：包括存储器单元区域的单元核621、行解码器(RD)626、列解码器627、对内部命令进行解码的命令解码器622、写入数据路径623、读取数据路径624和/或收发器625等。
第二存储器裸片630可以以与第一存储器裸片620相同或类似的方式实现，但不限于此。第二存储器裸片630可包括：包括存储器单元区域的单元核631、行解码器636、列解码器637、对内部命令进行解码的命令解码器632、写入数据路径633、读取数据路径634和/或收发器635等。
当根据来自存储器控制器的测试命令和/或TMRS信号对第二存储器裸片630执行测试时，第二存储器裸片630中的单元核631的故障地址被临时存储在列解码器637中，存储在列解码器637中的故障地址通过读取数据路径634被提供给收发器635，通过收发器635中的读取缓冲器RD_BUF和数据TSV被提供给第一存储器裸片620中的收发器625，并且被存储在第一存储器裸片620中的列解码器627中(例如，存储在列解码器627内部或列解码器627上等)。
当对第二存储器裸片630中的单元核631完成测试时，存储在第一存储器裸片620中的列解码器627中的第二存储器裸片630的故障地址通过第一存储器裸片620中的读取数据路径624、收发器625、数据TSV和/或缓冲器裸片610中的读取数据路径614等被提供给接口612，并且接口612可将第二存储器裸片630的故障地址发送到存储器控制器。
外部存储器控制器可基于第二存储器裸片630的故障地址，对第二存储器裸片630中的缺陷单元执行PPR。
尽管没有示出，但是列解码器627和列解码器637中的每个可分别通过开关连接到写入数据路径623与写入数据路径633以及读取数据路径624和读取数据路径634，但示例实施例不限于此。
图16是示出根据至少一个示例实施例的包括在堆叠式存储器装置中的缓冲器裸片的示例的框图。
参照图16，缓冲器裸片100a可包括物理区域PHYR和/或TSV区域TSVR等，其中，物理区域PHYR与存储器控制器接口连接，多个TSV形成在TSV区域TSVR中以与一个或多个存储器裸片通信。此外，缓冲器裸片100a还可包括由包括在存储器裸片中的多个通道共享的内部公共总线SB，但示例实施例不限于此。各种类型的信号可通过内部公共总线SB被提供给多个通道。内部公共总线SB通过物理区域PHYR连接到TSV区域TSVR，其中，物理区域PHYR具有与多个通道相应的I/O电路。
缓冲器裸片100a还可包括上面提到的内部命令生成器ICG和测试电路BIST。内部命令生成器ICG可将来自存储器控制器的命令转换为内部命令(例如，至少两个内部命令)，和/或可将内部命令(例如，至少两个内部命令)发送到相应的存储器裸片等。测试电路BIST可响应于来自存储器控制器的测试命令和/或TMRS信号，顺序地对存储器裸片执行测试。
图17是示出根据至少一个示例实施例的包括在堆叠式存储器装置中的缓冲器裸片的另一示例的框图。
参照图17，缓冲器裸片100b可包括物理区域PHYR和/或TSV区域TSVR等，其中，物理区域PHYR与存储器控制器接口连接，多个TSV形成在TSV区域TSVR中以与一个或多个存储器裸片通信，但示例实施例不限于此。
此外，缓冲器裸片100b还可包括直接访问区域DAR，其中，可直接与外部测试装置通信而不管存储器控制器如何的总线设置在直接访问区域DAR中。提供给直接访问区域DAR的与测试相关的信号可通过直接访问区域DAR中的总线传送到TSV，并且测试结果可通过TSV区域TSVR和直接访问区域DAR被提供给外部测试装置。物理区域PHYR可与TSV区域TSVR邻近地设置，并且直接访问区域DAR可与TSV区域TSVR邻近地设置，但示例实施例不限于此。
使用直接访问区域DAR的测试操作可针对多个通道被执行，并且在这种情况下，直接访问区域DAR中的与测试相关的总线可被实现为被堆叠式存储器装置的多个通道共享。
在至少一个示例实施例中，内部命令生成器ICG和测试电路BIST可形成在直接访问区域DAR中，但示例实施例不限于此。内部命令生成器ICG可生成内部命令和/或通过直接访问区域DAR中的总线将生成的内部命令提供给存储器裸片。此外，从核裸片读取的数据可通过直接访问区域DAR中的总线被提供给外部。在测试模式下，测试电路BIST可通过直接访问区域DAR中的总线将测试模式数据提供给存储器裸片，并且来自存储器裸片的测试结果数据可通过直接访问区域DAR中的总线被提供给测试电路BIST。
图18是示出根据至少一个示例实施例的堆叠式存储器装置的示例的框图。
参照图18，堆叠式存储器装置700可包括多个层，但不限于此。堆叠式存储器装置700可包括缓冲器裸片710和/或堆叠在缓冲器裸片710上的多个存储器裸片720a～720h等。例如，在图18中，第一存储器裸片720a至第八存储器裸片720h被包括在堆叠式存储器装置700中，但在其他示例实施例中，包括在堆叠式存储器装置700中的存储器裸片的数量可以不同。
缓冲器裸片710可与存储器控制器(例如，外部装置等)通信，可从存储器控制器接收命令、地址和/或数据等，并可将命令、地址和/或数据等提供给存储器裸片720a～720h。缓冲器裸片710可通过形成在堆叠式存储器装置700的外表面上的导电装置(诸如，凸块、其他电连接件等)与存储器控制器通信。缓冲器裸片710可缓冲命令、地址和/或数据等，因此存储器控制器可通过仅驱动缓冲器裸片710的负载来与存储器裸片720a～720h接口连接。
堆叠式存储器装置700可包括穿透多个层的TSV 740。TSV 740可被设置为穿透存储器裸片720a～720h，并且存储器裸片720a～720h中的每个可包括连接到TSV 740的发送器/接收器。
存储器裸片720a～720h中的每个可包括多个故障地址存储器(FAM)731～738中的一个故障地址存储器，其中，多个故障地址存储器731～738使用SRAM单元分别实现在存储器裸片720a～720h中的每个的列解码器中，但示例实施例不限于此。
在堆叠式存储器装置700的测试模式下，缓冲器裸片710中的测试电路对与存储器裸片720a～720h中的一个相应的目标存储器裸片执行测试，并且在目标存储器裸片中检测到的至少一个故障地址FL_ADDR可通过TSV 740被存储在除了(例如，不包括)目标存储器裸片之外的其他存储器裸片的至少一个故障地址存储器中。当对目标存储器裸片的测试完成时，存储在其他存储器裸片的至少一个故障地址存储器中的至少一个故障地址可通过堆叠式存储器装置700的数据I/O路径被发送到存储器控制器。在正常模式下，存储器控制器可基于故障地址，对包括故障地址的存储器裸片执行PPR。
在图18中，示出在存储器裸片720h中检测到的故障地址FL_ADDR被存储在其他存储器裸片720a～720g中的至少一个故障地址存储器中。
图19示出根据至少一个示例实施例的当对堆叠式存储器装置执行测试时故障地址的移动。
参照图1、图10至图15和图19，当电源PWR被施加到堆叠式存储器装置70并且来自存储器控制器20a的命令CMD对应于测试命令和/或TMRS信号等时，堆叠式存储器装置70对第N存储器裸片(例如，目标存储器裸片)执行测试。通过该测试，故障地址FL_ADDR1和FL_ADDR2在第N存储器裸片中被检测到，并且故障地址FL_ADDR1和故障地址FL_ADDR2被临时存储在第N存储器裸片中的列解码器中。临时存储在第N存储器裸片中的列解码器中的故障地址FL_ADDR1和故障地址FL_ADDR2可通过TSV被存储在第(N-1)存储器裸片中的列解码器中。因此，相比传统存储器装置，堆叠式存储器装置70可增加可用于在堆叠式存储器装置70的测试模式下存储故障地址的存储空间的量。
图20是示出根据至少一个示例实施例的操作堆叠式存储器装置的方法的流程图。
参照图1至图20，在操作堆叠式存储器装置70的方法中，缓冲器裸片100中的测试电路110对多个存储器裸片200的第R存储器裸片(例如，目标存储器裸片)的存储器单元阵列执行测试(S110)，其中，堆叠式存储器装置70包括与外部装置通信的缓冲器裸片100、堆叠在缓冲器裸片100上的多个存储器裸片200以及穿透多个存储器裸片200的TSV 130。
当故障地址FL_ADDR在目标存储器裸片中被检测到时，故障地址FL_ADDR被临时存储在目标存储器裸片的列解码器中(S120)。
除了(例如，不包括)目标存储器裸片之外，故障地址FL_ADDR通过TSV 130被存储在其他存储器裸片中的至少一个中的列解码器中(S130)。
故障地址FL_ADDR通过堆叠式存储器装置70的数据I/O路径从所述至少一个列解码器被发送到外部装置(S140)。
外部装置基于故障地址FL_ADDR对目标存储器裸片执行PPR(S150)。例如，外部装置可在正常模式下基于故障地址FL_ADDR对第R存储器裸片执行PPR。
图21是示出根据至少一个示例实施例的操作堆叠式存储器装置的方法的流程图。
参照图1至图19和图21，在操作堆叠式存储器装置70的方法中，从多个存储器裸片200选择第R存储器裸片(目标存储器裸片)(S210)，其中，堆叠式存储器装置70包括与例如至少一个外部装置等通信的缓冲器裸片100、堆叠在缓冲器裸片100上的多个存储器裸片200和穿透多个存储器裸片200的TSV 130。
缓冲器裸片100中的测试电路110对目标存储器裸片的至少一个存储器单元阵列执行测试(S220)。当故障地址FL_ADDR在目标存储器裸片中被检测到时，故障地址FL_ADDR被临时存储在目标存储器裸片的列解码器中(S230)。
故障地址FL_ADDR通过TSV 130被存储在不包括目标存储器裸片的其他存储器裸片中的至少一个中的列解码器中(S240)。
测试电路110确定对目标存储器裸片的测试是否完成(S250)。当对目标存储器裸片的测试未完成时(S250中的否)，处理返回到操作S220。当对目标存储器裸片的测试完成时(S250中的是)，故障地址FL_ADDR通过堆叠式存储器装置70的数据I/O路径，从所述至少一个列解码器发送到例如外部装置(260)。
测试电路110确定是否对所有存储器裸片完成测试(S270)。当未对所有存储器裸片完成测试时(S270中的否)，R增加1(S280)并且处理返回到操作S210。
当对所有存储器裸片完成测试时(S270中的是)，外部装置基于故障地址FL_ADDR对堆叠式存储器装置70执行PPR(S290)。例如，当对所有存储器裸片完成测试时，外部装置可基于故障地址FL_ADDR对堆叠式存储器装置70的存储器裸片执行PPR。
因此，包括多个存储器裸片的堆叠式存储器装置可在测试模式下，通过TSV将故障地址存储在其他存储器裸片的列解码器中。因此，根据至少一个示例实施例的堆叠式存储器装置可增加可用于存储故障地址的存储空间的量。
图22是示出根据至少一个示例实施例的包括堆叠式存储器装置的半导体封装件的配置图。
参照图22，半导体封装件900可包括一个或多个堆叠式存储器装置910和/或存储器控制器(CON)920等，但示例实施例不限于此。
堆叠式存储器装置910和/或存储器控制器920可安装在插入件930上，并且安装有堆叠式存储器装置910和/或存储器控制器920的插入件可安装在封装件基底940上，但示例实施例不限于此。
存储器控制器920可对应于可执行存储器控制功能的半导体装置，例如，存储器控制器920可被实现为应用处理器(AP)。
堆叠式存储器装置910可以以各种形式实现，并且堆叠式存储器装置910可以是以堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。
因此，堆叠式存储器装置910可包括缓冲器裸片和多个存储器裸片，并且可在测试模式下将在目标存储器裸片中检测到的故障地址存储在不包括目标存储器裸片的其他存储器裸片的列解码器中，而不是存储在目标存储器裸片中。因此，堆叠式存储器装置910可增加可用于存储故障地址的存储空间的量，从而可增加堆叠式存储器装置910在测试模式下的可用性。
多个堆叠式存储器装置910可安装在插入件上，并且存储器控制器920可与多个堆叠式存储器装置910通信。
例如，堆叠式存储器装置910和存储器控制器920中的每个可包括物理区域，并且可通过物理区域在堆叠式存储器装置910与存储器控制器920之间执行通信。同时，当堆叠式存储器装置910包括直接访问区域时，测试信号可通过安装在封装件基底940下方的导电装置(例如，焊球950、凸块等)和直接访问区域被提供给堆叠式存储器装置910。
这里，插入件930可包括嵌入式多裸片互连桥接(EMIB)，其中，EMIB是具有TSV形式或印刷电路板(PCB)形式的有机方式，但示例实施例不限于此。
本发明构思的至少一个示例实施例的各个方面可应用于堆叠式存储器装置的测试。
前述内容是对各种示例实施例的说明，并且将不被解释为对示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，在示例实施例中可进行很多修改。因此，所有这样的修改意图包括在如权利要求限定的本发明构思的范围内。

Claims (20)

1.一种堆叠式存储器装置，包括：
缓冲器裸片，被配置为与至少一个外部装置通信，缓冲器裸片包括测试电路；
多个存储器裸片，堆叠在缓冲器裸片上，所述多个存储器裸片中的每个包括存储器单元阵列，存储器单元阵列包括结合到多条字线和多条位线的多个动态存储器单元；
多个硅通孔，延伸通过所述多个存储器裸片并连接到缓冲器裸片，
其中，在所述堆叠式存储器装置的测试模式期间，测试电路被配置为：
对与所述多个存储器裸片中的至少一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元，
将包括通过所述测试检测到的所述至少一个缺陷单元的存储器单元行的地址作为故障地址信息存储在所述多个存储器裸片中的其他存储器裸片的至少一个列解码器中，所述其他存储器裸片不是目标存储器裸片。
2.根据权利要求1所述的堆叠式存储器装置，其中，所述多个存储器裸片中的每个存储器裸片还包括：
行解码器，通过所述多条字线结合到存储器单元阵列；
列解码器，通过所述多条位线结合到存储器单元阵列。
3.根据权利要求2所述的堆叠式存储器装置，其中，
所述多个存储器裸片中的每个存储器裸片中的列解码器被配置为：在存储器裸片的正常模式期间，存储与存储器单元阵列的修复操作相关联的反熔丝信息；
所述多个存储器裸片中的其他存储器裸片的至少一个列解码器被配置为：在测试模式期间存储故障地址信息。
4.根据权利要求3所述的堆叠式存储器装置，其中，所述至少一个列解码器被配置为：在测试模式期间存储多个比特的故障地址信息。
5.根据权利要求3所述的堆叠式存储器装置，其中，在测试模式期间，测试电路被配置为：
将测试模式数据写入目标存储器裸片的目标存储器单元行中；
从目标存储器裸片接收与测试模式数据相应的测试结果数据；
基于测试模式数据和测试结果数据，确定目标存储器单元行是否包括所述至少一个缺陷单元。
6.根据权利要求5所述的堆叠式存储器装置，其中，
测试电路被配置为：响应于目标存储器单元行包括所述至少一个缺陷单元，将故障标志信号施加到目标存储器裸片的行解码器，故障标志信号指示目标存储器单元行包括所述至少一个缺陷单元；
目标存储器裸片的行解码器被配置为：响应于故障标志信号，将故障地址信息发送到目标存储器裸片的列解码器。
7.根据权利要求5所述的堆叠式存储器装置，其中，行解码器还被配置为：
响应于故障标志信号，生成振荡器使能信号和锁存器输出使能信号；
响应于振荡器使能信号，输出振荡的时钟信号；
将时钟信号分频以生成第一时钟信号和第二时钟信号；
锁存目标存储器单元行的行地址；
响应于第一时钟信号和第二时钟信号，对锁存的行地址进行串行化，以提供故障地址信息。
8.根据权利要求3所述的堆叠式存储器装置，其中，所述至少一个列解码器还被配置为：
接收故障地址信息；
输出与故障地址信息相应的故障地址。
9.根据权利要求1所述的堆叠式存储器装置，其中，测试电路被配置为：响应于对目标存储器裸片完成所述测试，控制所述多个存储器裸片中的所述其他存储器裸片通过所述堆叠式存储器装置的数据输入/输出路径，输出存储在所述其他存储器裸片的至少一个列解码器中的故障地址。
10.根据权利要求9所述的堆叠式存储器装置，其中，测试电路被配置为：
对所述多个存储器裸片中的每个存储器裸片顺序地执行所述测试；
响应于对所述多个存储器裸片中的每个存储器裸片完成所述测试，控制所述多个存储器裸片通过所述堆叠式存储器装置的数据输入/输出路径，输出存储在所述其他存储器裸片的至少一个列解码器中的故障地址。
11.根据权利要求10所述的堆叠式存储器装置，其中，
测试电路被配置为：将与所述多个存储器裸片中的每个存储器裸片相关联的对应于故障地址信息的故障地址发送到外部装置；
外部装置被配置为：基于所述多个存储器裸片的故障地址，对所述多个存储器裸片中的每个存储器裸片的缺陷单元执行封装后修复。
12.根据权利要求1所述的堆叠式存储器装置，其中，缓冲器裸片包括：
内部命令生成器，被配置为：
从外部装置接收命令，
基于接收的命令生成至少两个内部命令，
通过单独连接到所述多个存储器裸片中的每个存储器裸片的命令硅通孔，将所述至少两个内部命令传送到所述多个存储器裸片；
测试电路，
其中，测试电路还被配置为：通过共同连接到所述多个存储器裸片中的每个存储器裸片的数据硅通孔，将测试模式数据传送到所述多个存储器裸片。
13.根据权利要求12所述的堆叠式存储器装置，其中，缓冲器裸片包括：
物理区域，被配置为与外部装置接口连接；
硅通孔区域，命令硅通孔和数据硅通孔形成在硅通孔区域中；
直接访问区域，直接访问区域包括测试电路和与外部测试装置直接通信的总线。
14.根据权利要求13所述的堆叠式存储器装置，其中，
物理区域与硅通孔区域邻近地设置；
直接访问区域与物理区域邻近地设置。
15.根据权利要求13所述的堆叠式存储器装置，其中，内部命令生成器设置在直接访问区域中。
16.根据权利要求12所述的堆叠式存储器装置，其中，内部命令生成器被配置为：响应于接收的命令对应于测试命令或测试模式寄存器组信号，控制测试电路对所述多个存储器裸片顺序地执行所述测试。
17.一种存储器系统，包括：
存储器控制器，被配置为控制堆叠式存储器装置；
堆叠式存储器装置，堆叠式存储器装置包括：
缓冲器裸片，被配置为与存储器控制器通信，缓冲器裸片包括测试电路；
多个存储器裸片，堆叠在缓冲器裸片上，所述多个存储器裸片中的每个存储器裸片包括存储器单元阵列，存储器单元阵列包括结合到多条字线和多条位线的多个动态存储器单元；
多个硅通孔，延伸通过所述多个存储器裸片以连接到缓冲器裸片，
其中，在堆叠式存储器装置的测试模式期间，测试电路被配置为：响应于来自存储器控制器的测试命令或测试模式寄存器组信号，
对与所述多个存储器裸片中的至少一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元，
将包括通过所述测试检测到的所述至少一个缺陷单元的存储器单元行的地址作为故障地址信息存储在所述多个存储器裸片中的其他存储器裸片的至少一个列解码器中，所述其他存储器裸片不是目标存储器裸片。
18.根据权利要求17所述的存储器系统，其中，所述多个存储器裸片中的每个存储器裸片还包括：
行解码器，通过所述多条字线结合到存储器单元阵列；
列解码器，通过所述多条位线结合到存储器单元阵列，
其中，所述多个存储器裸片中的每个存储器裸片中的列解码器均被配置为：
在存储器裸片的正常模式下，存储与存储器单元阵列的修复操作相关联的反熔丝信息，
其中，所述多个存储器裸片中的至少一个其他存储器裸片中的列解码器被配置为：在测试模式期间存储故障地址信息。
19.一种操作堆叠式存储器装置的方法，堆叠式存储器装置包括：缓冲器裸片，与至少一个外部装置通信；多个存储器裸片，堆叠在缓冲器裸片上；多个硅通孔，延伸通过所述多个存储器裸片以连接到缓冲器裸片，所述方法包括：
对与所述多个存储器裸片中的一个存储器裸片相应的目标存储器裸片的动态存储器单元执行测试，所述测试用于检测目标存储器裸片的至少一个缺陷单元；
基于目标存储器裸片的所述测试的结果，将故障地址临时存储在目标存储器裸片的列解码器中；
将故障地址存储在所述多个存储器裸片中的其他存储器裸片的至少一个列解码器中，所述其他存储器裸片不是目标存储器裸片；
通过堆叠式存储器装置的数据输入/输出路径，将故障地址从所述其他存储器裸片的至少一个列解码器发送到外部装置。
20.根据权利要求19所述的方法，还包括：
在堆叠式存储器装置的正常模式期间，基于故障地址，对目标存储器裸片执行封装后修复。
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