KR20200010720A - 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법 - Google Patents

적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법 Download PDF

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Abstract

적층형 메모리 장치는 버퍼 다이, 복수의 메모리 다이들 및 복수의 관통 실리콘 비아들을 포함한다. 상기 버퍼 다이는 외부 장치와 통신한다. 상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층된다. 상기 관통 실리콘 비아들은 상기 메모리 다이들을 관통한다. 상기 메모리 다이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이를 포함한다. 상기 버퍼 다이는 상기 적층형 메모리 장치의 테스트 모드에서, 상기 복수의 메모리 다이들 중 하나인 타겟 메모리 다이의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 결함 어드레스 정보로서 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 테스트 회로를 포함한다.

Description

적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법{Stacked memory devices, memory systems including the same and methods of testing the stacked memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
근래들어 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리칩의 3D 배치 구조를 이용하여 용량을 증가시키고, 반도체 칩 사이즈를 감소시켜 집적도를 향상시키며 동시에 생산 비용을 절감하기 위한 구조가 연구되고 있다.
이에 따라, 본 발명의 일 목적은 결함 어드레스 저장 공간을 증가시킬 수 있는 적층형 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 결함 어드레스 저장 공간을 증가시킬 수 있는 적층형 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적은 결함 어드레스 저장 공간을 증가시킬 수 있는 적층형 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 적층형 메모리 장치는 버퍼 다이, 복수의 메모리 다이들 및 복수의 관통 실리콘 비아들을 포함한다. 상기 버퍼 다이는 외부 장치와 통신한다. 상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층된다. 상기 관통 실리콘 비아들은 상기 메모리 다이들을 관통한다. 상기 메모리 다이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이를 포함한다. 상기 버퍼 다이는 상기 적층형 메모리 장치의 테스트 모드에서, 상기 복수의 메모리 다이들 중 하나인 타겟 메모리 다이의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 결함 어드레스 정보로서 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 테스트 회로를 포함한다.
상기 본 발명의 일 목적을 달성하기 위한 메모리 시스템은 적층형 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적층형 메모리 장치를 제어한다. 상기 적층형 메모리 장치는 버퍼 다이, 복수의 메모리 다이들 및 복수의 관통 실리콘 비아들을 포함한다. 상기 버퍼 다이는 상기 메모리 컨트롤러와 통신한다. 상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층된다. 상기 관통 실리콘 비아들은 상기 메모리 다이들을 관통한다. 상기 메모리 다이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이를 포함한다. 상기 버퍼 다이는 상기 메모리 컨트롤러로부터의 커맨드 또는 TMRS애 응답한 테스트 모드에서, 상기 복수의 메모리 다이들 중 하나인 타겟 메모리 다이의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 결함 어드레스 정보로서 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 테스트 회로를 포함한다.
상기 본 발명의 일 목적을 달성하기 위한 외부 장치와 통신하는 버퍼 다이, 상기 버퍼 다이 상에 적층되는 복수의 메모리 다이들, 상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하는 적층형 메모리 장치의 동작 방법에서는, 테스트 모드에서 상기 복수의 메모리 다이들 중의 하나인 타겟 메모리 다이의 메모리 셀 어레이에 대하여 테스트를 수행하고, 상기 타겟 메모리 다이에서 결함 어드레스가 검출되는 경우, 상기 결함 어드레스를 상기 타겟 메모리 다이의 칼럼 디코더 내부에 임시로 저장하고, 상기 결함 어드레스를 상기 관통 실리콘 비아를 이용하여 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하고, 상기 결함 어드레스를 상기 적어도 하나의 칼럼 디코더로부터 상기 적층형 메모리 장치의 데이터 입출력 경로를 통하여 상기 외부 장치로 전송한다.
본 발명의 실시예들에 따르면, 복수의 메모리 다이들을 구비하는 적층형 메모리 장치의 테스트 모드에서 타겟 메모리 다이의 결함 어드레스들을 관통 실리콘 비아를 통하여 다른 메모리 다이들의 칼럼 디코더 내부에 저장하여 결함 어드레스를 저장할 수 있는 저장 공간을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 어플리케이션 프로세서의 구성의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 다른 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 1 내지 도 3의 적층형 메모리 장치를 나타내는 블록도이다.
도 6은 도 5의 적층형 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 1의 적층형 메모리 장치에 포함되는 메모리 다이들 중 하나를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 메모리 다이에서 제1 메모리 블록을 나타내는 블록도이다.
도 9는 도 8에서 칼럼 선택 라인과 비트라인의 관계를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 7의 메모리 다이에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 10의 세그먼트 정보 회로들 중 제1 세그먼트 정보 회로의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 10의 리페어 회로들 중 제1 리페어 회로의 구성을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 퓨즈 정보 저장 회로를 구성할 수 있는 SRAM 셀들 중 하나를 나타낸다.
도 14는 도 13의 SRAM 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 스택형 메모리 장치에서 테스트 동작이 수행되는 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치에 구비되는 버퍼 다이의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치에 구비되는 버퍼 다이의 다른 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 장치의 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치에 대한 테스트 수행시, 결함 어드레스의 이동을 나타낸다.
도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10a)은 메모리 컨트롤러(20a) 및 적층형 메모리 장치(70)를 포함할 수 있다.
메모리 컨트롤러(20a)는 메모리 인터페이스(30)를 포함하고, 메모리 인터페이스(30)를 통해 각종 신호를 적층형 메모리 장치(70)로 제공하여 기입 및 독출 등의 메모리 동작을 제어한다. 예를 들어, 메모리 컨트롤러(20a)는 커맨드(CMD) 및 어드레스(ADDR)를 적층형 메모리 장치(70)로 제공하여 적층형 메모리 장치(70)에 저장되는 데이터(DQ)를 액세스할 수 있다.
메모리 컨트롤러(20a)는 호스트(HOST)로부터의 요청에 따라 적층형 장치(70)를 액세스할 수 있다. 메모리 컨트롤러(20a)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있다.
적층형 메모리 장치(70)는 버퍼 다이(100) 및 복수의 메모리 다이들(200a~200k, k는 2 이상의 자연수)을 포함할 수 있다. 적층형 메모리 장치(70)는 버퍼 다이(100) 및 복수의 메모리 다이들(200a~200k)이 각각 적층되어 패키징된 것 일 수 있다. 버퍼 다이(100) 상에 적층되는 메모리 다이들(200a~200k)은 버퍼 다이(100)와 전기적으로 연결되며, 이를 위하여 적층형 메모리 장치(70)는 버퍼 다이(100)와 메모리 다이들(200a~200k)을 전기적으로 연결하는 도전 수단을 포함할 수 있다. 실시예에 있어서, 상기 도전 수단으로 관통 실리콘 비아(Through silicon via, TSV)가 적용될 수 있다.
버퍼 다이(100)는 메모리 컨트롤러(20a)와 통신할 수 있고, 메모리 다이들(200a~200n) 각각은 복수의 동적 메모리 셀들을 구비하는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다.
버퍼 다이(100)는 적층형 메모리 장치(70)의 테스트 모드에서 메모리 다이들(200a~200k) 중 하나의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과에 기초하여 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 상기 테스트되는 메모리 다이가 아닌 다른 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하도록 메모리 다이들(200a~200n)을 제어할 수 있다.
실시예에 따라 적층형 메모리 장치(70)는 테스트 모드에서 결함 어드레스(FL_ADDR)를 메모리 컨트롤러(20a)에 제공할 수 있고, 메모리 컨트롤러(20a)는 노멀 모드에서 결함 어드레스(FL_ADDR)에 기초하여 메모리 다이들(200a~200k)에 대한 포스트 패키지 리페어를 수행할 수 있다.
도 2는 본 발명의 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 데이터 처리 시스템(10b)은 어플리케이션 프로세서(20b) 및 적층형 메모리 장치(70)를 포함할 수 있다. 어플리케이션 프로세서(20b)는 메모리 컨트롤 모듈(40)을 포함할 수 있고, 메모리 컨트롤 모듈(40)과 적층형 메모리 장치(70)가 메모리 시스템을 구성할 수 있다.
어플리케이션 프로세서(20b)는 호스트의 기능을 수행할 수 있다. 또한 어플리케이션 프로세서(20b)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine)사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
메모리 컨트롤 모듈(40)은 도 1의 메모리 컨트롤러(20a)의 기능을 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 어플리케이션 프로세서의 구성의 일 예를 나타내는 블록도이다.
도 2 및 도 3을 참조하면, 어플리케이션 프로세서(20b)는 시스템 버스(41)를 통해 연결되는 다수의 IP들을 포함할 수 있으며, 일 예로서 어플리케이션 프로세서(20b)는 메모리 컨트롤 모듈(40), 모뎀 프로세서(42), 중앙 처리 장치(CPU, 43) 및 임베디드 메모리(44)를 포함할 수 있다.
중앙 처리 장치(43)는 어플리케이션 프로세서(20b) 내부의 각종 IP 코어들의 동작을 제어할 수 있으며, 모뎀 프로세서(42)는 기지국 또는 다른 통신 장치들과 무선 통신을 수행하기 위한 프로세서이다.
메모리 컨트롤 모듈(40)은 어플리케이션 프로세서(20)의 외부에 배치되는 적층형 메모리 장치(70)와 복수의 메모리 셀 그룹들에 대응하는 다수의 독립적인 채널들(CH1~CHp, p는 3 이상의 자연수)을 통해 통신할 수 있다. 또한, 메모리 컨트롤 모듈(40)은 시스템 버스(41)를 통해 임베디드 메모리(44)와 통신할 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(10c)은 테스트 장치(60) 및 적층형 메모리 장치(70)를 포함할 수 있다.
테스트 장치(60)는 적층형 메모리 장치(70)의 버퍼 다이(100) 및 메모리 코어들(200a~200k)에 대한 테스트를 수행할 수 있다. 이를 위하여 테스트 장치(60)는 커맨드(CMD)와 어드레스(ADDR) 및 테스트 패턴 데이터(TP)를 적층형 메모리 장치(70)에 제공하고, 적층형 메모리 장치(70)로부터 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스인 결함 어드레스(FL_ADDR)을 수신할 수 있다.
테스트 장치(60)는 적층형 메모리 장치(70)에 대한 테스트 시퀀스를 제어하는 컨트롤러(65)를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1 내지 도 3의 적층형 메모리 장치를 나타내는 블록도이다.
도 5에서는 서로 독립된 인터페이스를 가지는 복수의 채널들을 포함함으로써 증가된 대역폭(Bandwidth)을 갖는 HBM(High Bandwidth Memory) 형태의 메모리 장치가 예시된다.
도 5를 참조하면, 적층형 메모리 장치(70a)는 다수 개의 레이어들을 포함할 수 있다. 일 예로서, 적층형 메모리 장치(70a)는 버퍼 다이(100)와 버퍼 다이(100) 상에 적층된 하나 이상의 메모리 다이들(200)을 포함할 수 있다. 도 5의 예에서는, 제1 내지 제 4 메모리 다이들(200a~200d)이 구비되는 예가 도시되었으나, 상기 메모리 다이들의 개수는 다양하게 변경될 수 있다.
또한, 메모리 다이들(200) 각각은 하나 이상의 채널을 포함할 수 있으며, 도 5의 예에서는 메모리 다이들(200) 각각이 두 개의 채널을 포함함에 따라 적층형 메모리 장치(70a)가 8 개의 채널들(CH1~CH8)을 갖는 예가 도시된다.
예를 들어, 제1 메모리 다이(200a)가 제1 채널 및 제3 채널(CH1, CH3)을 포함하고, 제2 메모리 다이(200b)가 제2 채널 및 제4 채널(CH2, CH4)을 포함하며, 제3 메모리 다이(200c)가 제5 채널 및 제7 채널(CH5, CH7)을 포함하며, 제4 메모리 다이(200d)가 제6 채널 및 제8 채널(CH6, CH8)을 포함할 수 있다.
버퍼 다이(100)는 메모리 컨트롤러(외부 장치)와 통신하고, 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 메모리 다이들(420)로 제공할 수 있다. 버퍼 다이(100)는 그 외면에 형성된 범프 등의 도전 수단(미도시)을 통해 메모리 컨트롤러와 통신할 수 있다. 버퍼 다이(100)는 커맨드, 어드레스 및 데이터를 버퍼링하며, 이에 따라 메모리 컨트롤러는 버퍼 다이(100)의 로드(load)만을 구동함으로써 메모리 다이들(200)과 인터페이스할 수 있다.
또한, 적층형 메모리 장치(70a)는 레이어들을 관통하는 복수의 관통 실리콘 비아(TSV, 130)들을 포함할 수 있다.
TSV(130)들은 다수의 채널들(CH1 ~ CH8)에 대응하여 배치될 수 있으며, 각각의 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, TSV(130)들은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
TSV(130)들은 제1 내지 제4 메모리 다이들(200a~200d)을 관통하도록 배치되고, 제1 내지 제4 메모리 다이들(200a~200d) 각각은 TSV(130)에 연결된 송신부/수신부를 포함할 수 있다. 각 채널 별로 데이터 입출력이 독립하게 수행되는 노멀 동작시에는, 각각의 TSV(130)에 대해 어느 하나의 메모리 다이의 송신부/수신부만이 인에이블됨으로써, 각각의 TSV(130)는 어느 하나의 메모리 다이(또는, 어느 하나의 채널)의 데이터만을 독립하게 전달할 수 있다.
버퍼 다이(100)는 테스트 회로(BIST, 110), TSV 영역(122), 물리(PHY) 영역(123) 및 직접 액세스 영역(DA, 124)을 포함할 수 있다.
TSV 영역(212)은 메모리 다이들(200)과의 통신을 위한 TSV(130)가 형성되는 영역이다. 또한, 물리(PHY) 영역(113)은 외부의 메모리 컨트롤러와의 통신을 위해 다수의 입출력 회로를 포함하는 영역으로서, 메모리 컨트롤러로부터의 각종 신호들은 물리(PHY) 영역(113)을 통해 TSV 영역(112)으로 제공되고, 또한 TSV(130)를 통해 메모리 다이들(200)로 제공될 수 있다.
한편, 직접 액세스 영역(114)은 적층형 메모리 장치(70a)에 대한 테스트 모드에서 적층형 메모리 장치(70a)의 외면에 배치되는 도전 수단을 통해 외부의 테스트 장치와 직접 통신할 수 있다. 테스트 장치로부터 제공되는 각종 신호들은 직접 액세스 영역(114) 및 TSV 영역(112)을 통해 메모리 다이들(200)로 제공될 수 있다. 다른 실시예에 있어서, 테스트 장치로부터 제공되는 각종 신호들은 직접 액세스 영역(114), 물리(PHY) 영역(113) 및 TSV 영역(112)을 통해 메모리 다이들(200)로 제공될 수도 있다.
도시하지는 않았지만, 내부 커맨드 생성기(120)는 외부 장치로부터의 커맨드가 테스트 커맨드 또는 TMRS 신호인 경우에, 테스트 회로(110)를 제어하여 메모리 다이들(200a~200d)에 대하여 순차적으로 테스트를 수행하고, 하나의 메모리 다이에 대한 테스트가 완료될 때마다, 결함 어드레스를 외부 장치로 전송하도록 할 수 있다.
도 6은 도 5의 적층형 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 5 및 도 6을 참조하면, 버퍼 다이(100)는 내부 커맨드 생성기(120) 및 테스트 회로(110)를 포함하고, 내부 커맨드 생성기(120)에서 생성하는 내부 커맨드들은 채널 별로 서로 독립하게 형성되는 커맨드 TSV(TSV_C)를 통하여 메모리 다이들(200)로 제공될 수 있다.
테스트 회로(110)는 테스트 모드에서 메모리 다이들(200)을 관통하는 데이터 TSV(TSV_D)를 통하여 메모리 다이들(200)중 하나인 타겟 메모리 다이로 테스트 패턴 데이터(TP)와 타겟 어드레스(TADDR) 인가하고, 타겟 메모리 다이로부터 제공되는, 테스트 패턴 데이터(TP)에 응답하는 테스트 결과 데이터(TR)를 수신하고, 테스트 패턴 데이터(TP)와 테스트 결과 데이터(TR)의 비교에 기초하여 타겟 어드레스(TADDR)가 결함 어드레스인지 여부를 나타내는 페일 플래그 신호(FL_FG)를 테스트 타겟 메모리 다이로 인가할 수 있다.
테스트 회로(110)는 테스트 패턴 데이터(TP)와 테스트 결과 데이터(TR)의 비교에 기초하여 페일 플래그 신호(FL_FG)를 출력하는 비교기(111)를 포함할 수 있다.
메모리 다이들(200) 각각은 내부 커맨드를 디코딩하여 내부 제어신호를 출력하는 커맨드 디코더들(211a~211d)와 결함 메모리 셀 로우의 결함 어드레스가 임시로 저장되는 칼럼 디코더들(271a~271d)를 포함할 수 있다. 타겟 메모리 다이의 칼럼 디코더에 임시로 저장된 결함 어드레스는 데이터 TSV(TSV_D)를 통하여 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더에 저장될 수 있다.
상기 타겟 메모리 다이에 대한 테스트가 종료되는 경우, 상기 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더에 저장된 결함 어드레스는 적층형 메모리 장치(70a)의 데이터 입출력 경로를 통하여 외부 장치로 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 1의 적층형 메모리 장치에 포함되는 메모리 다이들 중 하나를 나타내는 블록도이다.
도 7에서는 메모리 다이(200a)의 구성을 나타내었으나, 메모리 다이들(200b~200k) 각각의 구성은 메모리 다이(200a)와 실질적으로 동일할 수 있다.
도 7을 참조하면, 메모리 다이(200a)는 메모리 셀 어레이(300a), 로우 디코더(261a), 칼럼 디코더(271a) 및 주변 회로(201a)를 포함할 수 있다.
메모리 셀 어레이(300a)는 복수의 메모리 블록들(MB1~MBq, q는 2 이상의 자연수)을 포함할 수 있고, 메모리 블록들(MB1~MBq) 각각은 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 메모리 셀들 및 워드라인들(WLs) 및 적어도 하나의 스페어 비트라인(SBL)에 연결되는 스페어 셀들을 포함할 수 있다. 메모리 블록들(MB1~MBq)은 워드라인들(WLs)은 공유하나, 비트라인들(BLs) 및 스페어 비트라인(SBL)은 공유하지 않는다. 메모리 블록들(MB1~MBq) 각각에 대한 데이터는 대응하는 입출력 패드를 통해 수행될 수 있다.
메모리 다이(200a)는 외부(예를 들면, 메모리 컨트롤러 또는 테스트 장치)로부터 기입 커맨드(Write Command)이나 독출 커맨드(Read Command)를 수신하기 전에 액티브 커맨드(Activate Command)를 수신할 수 있다. 액티브 커맨드에 기초하여, 반도체 메모리 장치(200a)의 워드 라인(WL)에 연결된 모든 메모리 셀들이 선택될 수 있다. 이후, 반도체 메모리 장치(200a)가 기입 커맨드 또는 독출 커맨드를 수신하면, 복수의 비트 라인들이 선택될 수 있다. 예시적으로, 기입 커맨드 또는 독출 커맨드에 의해 메모리 블록들(MB1~MBq)에 도시된 비트 라인들(BLs)이 선택될 수 있다. 선택된 비트 라인들(BLs)에 연결된 메모리 셀들에서 데이터 입출력이 수행될 수 있다.
메모리 블록들(MB1~MBq) 중 일부에 메모리 블록들(MB1~MBq) 중 일부에 저장되는 데이터의 에러를 정정하기 위한 패리티 데이터가 저장될 수 있다.
칼럼 디코더(271a)는 칼럼 선택 라인들(CSL) 및 스페어 칼럼 선택 라인들(SCSL)을 통하여 메모리 셀 어레이(300a)와 연결될 수 있다. 칼럼 디코더(271a)는 기입 커맨드 또는 독출 커맨드에 응답하여 칼럼 선택 라인들(CSL) 또는 스페어 칼럼 선택 라인들(SCSL)을 선택할 수 있다. 칼럼 디코더(271a)가 칼럼 선택 라인들(CSL)을 선택하면 비트 라인들(BLs)이 선택될 수 있다. 칼럼 디코더(271a)가 스페어 칼럼 선택 라인들(SCSL)을 선택하면 스페어 비트라인들(SBL)이 선택될 수 있다.
주변 회로(201a)는 커맨드 및 어드레스 패드(203), 입출력 패드들(205) 및 에러 정정 코드(error correction code; ECC) 엔진(280)을 포함할 수 있다. ECC 엔진(280)은 실시예에 따라 주변 회로(201a)에 포함되지 않을 수 있다. 주변 회로(201a)는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 외부와 데이터(DQ)를 주고받을 수 있다. 주변 회로(201a)는 또한 커맨드 디코더(211a) 및 모드 레지스터 세트(212b)를 포함할 수 있다.
주변 회로(201a)는 외부로부터 수신된 커맨드에 따라 칼럼 디코더(271a)에 칼럼 어드레스(CADDR)를 전송하고 로우 디코더(261a)에 로우 어드레스(RADDR)을 전송할 수 있다. 주변 회로(210a)는 기입 커맨드에 따라 칼럼 디코더(271a)에 입력 데이터(DQ)를 제공하거나, 독출 커맨드에 따라 칼럼 디코더(271a)로부터 출력 데이터(DQ)를 수신할 수 있다. 출력 데이터(DQa)는 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러로 전송될 수 있다.
주변 회로(201a)는 또한 테스트 모드에서 테스트 패턴 데이터(TP)를 칼럼 디코더(271a)에 제공하고, 칼럼 디코더(271a)에 응답하는 테스트 결과 데이터(TR)를 칼럼 디코더(271a)로부터 제공받아 테스트 회로(110)에 제공할 수 있다. 주변 회로(201a)는 또한 테스트 모드에서 페일 플래그 신호(FL_FG)를 로우 디코더(261a)에 제공할 수 있다.
ECC 엔진(280)은 입력 데이터에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성할 수 있다. 입력 데이터와 패리티 데이터는 메모리 블록들(MB1~MBq)에 저장될 수 있다. ECC 엔진(280)은 메모리 블록들(MB1~MBㅂ)로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하여 독출된 데이터의 에러를 정정할 수 있다. ECC 엔진(280)은 정정된 데이터를 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러로 전송할 수 있다.
로우 디코더(261a)는 노멀 모드에서 로우 어드레스(RADDR)에 응답하여 로우 어드레스(RADDR)가 지정하는 제1 워드라인을 활성화시킬 수 있다. 로우 디코더(261a)는 또한 테스트 모드에서 로우 어드레스(RADDR)가 지정하는 제1 워드라인을 활성화시키고, 제1 워드라인이 적어도 하나의 결함 셀에 연결되는 경우, 페일 플래그 신호(FL_FG)에 응답하여 로우 어드레스(RADDR)를 결함 어드레스 정보(FAI)로서 칼럼 디코더(271a)에 제공하는 결함 어드레스 정보 생성기(400)를 포함할 수 있다.
칼럼 디코더(271a)는 결함 어드레스 정보(FAI)를 임시로 저장하고, 저장된 결함 어드레스 정보(FAI)를 결함 어드레스(FL_ADDR)로서 주변 회로(201a)에 제공하고, 주변 회로(201a)는 결함 어드레스(FL_ADDR)를 메모리 다이(200a)가 아닌 다른 메모리 다이들(200b~200k) 적어도 하나의 메모리 다이의 칼럼 디코더의 내부에 저장할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 메모리 다이에서 제1 메모리 블록을 나타내는 블록도이다.
도 8를 참조하면, 제1 메모리 블록(MB1)은 노멀 셀 영역(NCR) 및 스페어 셀 영역(SCR)을 포함할 수 있다. 노멀 셀 영역(NCR)은 워드라인들(WL1~WLm, m은 3 이상의 자연수) 및 비트라인들(BL1~BLn, n은 3 이상의 자연수)에 연결되는 메모리 셀(MC)들을 포함할 수 있다. 스페어 셀 영역(SCR)은 워드라인들(WL1~WLm) 및 스페어 비트라인들(SBL1~SBLy, y는 n 보다 작은 자연수)에 연결되는 스페어 셀(SMC)들을 포함할 수 있다. 만약, 메모리 셀(MC)들에 결함이 있는 경우, 결함이 있는 메모리 셀(MC)은 스페어 셀들(SMC)을 통하여 리페어될 수 있다.
워드라인들(WL1~WLm)은 제1 방향(D1)으로 신장되고, 비트라인들(BL1~BLn) 및 스페어 비트라인들(SBL1~SBLy)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 신장될 수 있다. 제1 메모리 블록(MB1)은 로우 어드레스의 세그먼트 식별 비트들에 의하여 제2 방향(D2)으로 복수의 세그먼트들로 구분될 수 있다.
도 9는 도 8에서 칼럼 선택 라인과 비트라인의 관계를 나타내는 블록도이다.
도면의 간략화를 위하여 도 9에서는 제1 메모리 블록(MB1)만이 상세하게 도시되었고, 메모리 블록들(MB2~MBq) 각각은 제1 메모리 블록(MB1)과 동일하게 구현될 수 있고, 워드라인(WL)은 하나만 도시되었고, 도 8에서 주변 회로(201a) 및 로우 디코더(261a)의 도시는 생략되었다.
칼럼 디코더(271a)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBq) 각각에서 칼럼 선택 라인(CSL)을 선택할 수 있다. 칼럼 선택 라인(CSL)은 스위치(SW1)를 통하여 복수의 비트라인들(BLs)과 연결될 수 있다. 칼럼 디코더(271a)는 기입 커맨드 또는 독출 커맨드에 응답하여 메모리 블록들(MB1~MBq) 각각에서 선택적으로 칼럼 선택 라인(CSL) 대신에 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다. 칼럼 선택 라인(SCSL)은 스위치(SW2)를 통하여 복수의 스페어 비트라인들(SBLs)와 연결될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 메모리 다이에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 10을 참조하면, 메모리 셀 어레이(300a)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 어레이 블록(SCB)이 메모리 블록들(MB1~MBq) 각각의 세그먼트에 해당할 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
로우 디코더(261q)는 결함 어드레스 정보 생성 회로(400)를 포함하고, 결함 어드레스 정보 생성 회로 (400)는 제2 방향(D2)으로 복수의 세그먼트들에 대응되는 복수의 세그먼트 정보 회로들(401~40J)을 포함할 수 있다. 세그먼트 정보 회로들(401~40J)은 로우 어드레스(RADDR) 및 페일 플래그 신호(FL_FG)에 응답하여 결함 어드레스 정보(FAI) 및 안티 퓨즈 정보(FAI)를 칼럼 디코더(271a)에 출력할 수 있다.
칼럼 디코더(271a)는 복수의 메모리 블록들(MB1~MBq) 각각에 연결되는 복수의 서브 칼럼 디코더들(551~55I) 및 서브 칼럼 디코더들(551~55I)에 대응되는 복수의 리페어 회로(501~50I)를 포함할 수 있다. 리페어 회로(501~50I) 각각은 노멀 모드에서 칼럼 어드레스(CADDR) 및 안티 퓨즈 정보(FAI)에 응답하여 리페어 신호(CREN)를 선택적으로 활성화시켜 대응되는 서브 칼럼 디코더들(551~55I) 각각에 인가할 수 있다.
서브 칼럼 디코더들(551~55I) 각각은 노멀 모드에서 리페어 신호(CREN)에 응답하여 칼럼 선택 라인(CSL)을 선택하거나 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다.
서브 칼럼 디코더들(551~55I) 각각은 리페어 신호(CREN)가 비활성화되면, 칼럼 선택 라인(CSL)을 선택할 수 있다. 서브 칼럼 디코더들(551~55I) 각각은 리페어 신호(CREN)가 활성화되면, 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다.
복수의 리페어 회로(501~50I)들 각각은 테스트 모드에서, 로우 디코더(261a)로부터 제공되는 결함 어드레스 정보(FAI)를 임시로 저장하고, 저장된 결함 어드레스 정보(FAI)를 결함 어드레스(FL_ADDR)로 출력할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 세그먼트 정보 회로들 중 제1 세그먼트 정보 회로의 구성을 나타내는 블록도이다.
세그먼트 정보 회로들(402~40J) 각각은 제1 세그먼트 정보 회로(401)와 실질적으로 동일한 구성을 가질 수 있다.
도 11을 참조하면, 제1 세그먼트 정보 회로(401)는 발진기 활성화 신호 생성기(411), 발진기(412), 클럭 분주기(413), 결함 어드레스 직렬화기(414) 및 로우 디코더 래치(415)를 포함할 수 있다. 제1 세그먼트 정보 회로(401)는 세그먼트 정보 생성기(430)를 더 포함할 수 있다.
발진기 활성화 신호 생성기(411)는 테스트 회로(110)로부터 제공되는 페일 플래그 신호(FL_FG)에 응답하여 발진기 활성화 신호(OS_EN) 및 래치 출력 활성화 신호(LOEN)를 생성한다. 발진기(412)는 발진기 활성화 신호(OS_EN)에 응답하여 일정한 주파수로 발진하는 클럭 신호(FCLK)를 생성한다.
클럭 분주기(413)는 클럭 신호(FCLK)의 주파수를 분주하여 제1 클럭 신호(FCLK1)와 제2 클럭 신호(FCLK2)를 생성한다. 로우 디코더 래치(415)는 테스트 모드에서 로우 어드레스(RADDR)를 래치하고, 래치 출력 활성화 신호(LOEN)에 응답하여 로우 어드레스(RADDR)를 결함 어드레스 직렬화기(414)에 제공한다.
결함 어드레스 직렬화기(414)는 제1 클럭 신호(FCLK1)와 제2 클럭 신호(FCLK2)에 응답하여 로우 디코더 래치(415)로부터 제공되는 로우 어드레스들을 직렬화하고, 직렬화된 로우 어드레스들을 결함 어드레스 정보(FAI)로서 칼럼 디코더(271a)에 제공할 수 있다.
세그먼트 정보 생성기(430)는 해당 세그먼트의 리페어와 관련된 안티퓨즈 정보(AFI)를 저장하고, 안티퓨즈 정보(AFI)를 칼럼 디코더(271a)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 리페어 회로들 중 제1 리페어 회로의 구성을 나타낸다.
리페어 회로들(502~50I) 각각의 구성은 제1 리페어 회로(501)와 동일할 수 있다.
도 12를 참조하면, 제1 리페어 회로(501)는 결함 어드레스 저장 테이블(510), 칼럼 어드레스 비교기(515), 퓨즈 정보 저장 회로(520), 결함 어드레스 출력기(530) 및 리페어 신호 생성기(540)를 포함할 수 있다.
결함 어드레스 저장 테이블(510)은 해당 메모리 블록의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보(FCAI)를 저장한다. 칼럼 어드레스 비교기(515)는 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)를 비교하여 그 비교의 결과를 나타내는 칼럼 매치 신호(CMTH)를 퓨즈 정보 저장 회로(520)와 리페어 신호 생성기(540)에 출력한다.
퓨즈 정보 저장 회로(520)는 복수의 단위 세트들(521, 522, 523)을 포함할 수 있다. 복수의 단위 세트들(521, 522, 523) 각각은 해당 메모리 블록의 복수의 세그먼트를 각각에서 결함셀을 리페어할 스페어 비트라인의 스페어 비트라인 정보(SBI)를 저장하는 제1 영역(521a) 및 해당 세그먼트의 스페어 비트라인의 사용 여부를 나타내는 안티퓨즈 정보(AFI)를 저장하는 제2 영역(521b)을 포함할 수 있다. 제1 영역(521a) 및 제2 영역(521b)은 정적 랜덤 액세스 메모리(static random access memory; 이하 SRAM) 셀 구조를 가질 수 있다.
퓨즈 정보 저장 회로(520)는 노멀 모드에서 상기 스페어 비트라인 정보(SBI)와 상기 안티퓨즈 정보(AFI)를 가질 수 있고, 테스트 모드에서는 로우 디코더(261a)로부터 제공되는 결함 어드레스 정보(FAI)를 저장할 수 있다.
퓨즈 정보 저정 회로(520)는 노멀 모드에서 칼럼 매치 신호(CMTH)에 응답하여 스페어 비트라인 정보(SBI)와 안티 퓨즈 정보(AFI)를 리페어 신호 생성기(540)에 제공할 수 있다.
리페어 신호 생성기(540)는 노멀 모드에서 칼럼 매치 신호(CMTH), 스페어 비트라인 정보(SBI)와 안티 퓨즈 정보(AFI)에 응답하여 리페어 신호(CREN)의 논리 레벨을 결정할 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치하지 않음을 나타내는 경우, 리페어 신호 생성기(540)는 리페어 신호(CREN)를 활성화시킬 수 있다. 리페어 신호(CREN)가 비활성화되는 경우, 도 10의 제1 서브 칼럼 디코더(551)는 칼럼 선택 라인(CSL)을 선택할 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치함을 나타내고, 안티 퓨즈 정보(AFI)가 해당 세그먼트의 스페어 비트라인의 이용가능함을 나타내는 경우, 리페어 신호 생성기(540)는 리페어 신호(CREN)를 하이 레벨로 활성화시킬 수 있다. 이 경우에, 도 10의 제1 서브 칼럼 디코더(551)는 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다.
퓨즈 정보 저장 회로(520)는 테스트 모드에서 결함 어드레스 정보(FAI)를 결함 어드레스 출력기(530)에 제공할 수 있고, 결함 어드레스 출력기(530)는 주변 회로(201a)에 연결되는 데이터 TSV(TSV_D)를 통하여 결함 어드레스 정보(FAI)를 결함 어드레스(FL_ADDR)로서 다른 메모리 다이의 칼럼 디코더의 퓨즈 정보 저장 회로에 저장할 수 있다.
결함 어드레스 저장 테이블(510), 칼럼 어드레스 비교기(515), 퓨즈 정보 저장 회로(520), 결함 어드레스 출력기(530) 및 리페어 신호 생성기(540)에는 제어 로직 회로(211a)로부터 모드 신호(MS)가 인가될 수 있다. 모드 신호(MS)는 메모리 다이(200a)의 동작 모드가 테스트 모드인지 노멀 모드인지를 나타낼 수 있다.
도 13은 본 발명의 실시예들에 따른 도 12의 퓨즈 정보 저장 회로를 구성할 수 있는 SRAM 셀들 중 하나를 나타낸다.
도 13을 참조하면, SRAM 셀(550)은 제1 액세스 트랜지스터(551), 제2 액세스 트랜지스터(552) 및 데이터 저장 회로(555)를 포함할 수 있다.
데이터 저장 회로(555)는 하나의 비트를 저장할 수 있다. 데이터 저장 회로(555)는 제1 인버터(556) 및 제2 인버터(558)를 포함할 수 있다. 제1 인버터(556)의 출력 단자는 제2 인버터(558)의 입력 단자에 연결되고, 제2 인버터(558)의 출력 단자는 제1 인버터(556)의 입력 단자에 연결되어 래치 회로를 구성할 수 있다.
제1 액세스 트랜지스터(551)는 제s 액세스 라인(ALs)과 제1 인버터(556)의 입력 단자가 연결되는 제1 노드(Q) 사이에 연결될 수 있다. 또한, 제1 액세스 트랜지스터(121)는 제어 라인(CLj)에 연결되는 게이트를 포함할 수 있다. 제2 액세스 트랜지스터(553)는 제s 상보 액세스 라인(ALBs)과 제2 인버터(558)의 입력 단자에 연결되는 제2 노드(QN) 사이에 연결될 수 있다. 또한, 제2 액세스 트랜지스터(553)는 제어 라인(CLj)에 연결되는 게이트를 포함할 수 있다.
도 14는 도 13의 SRAM 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 14를 참조하면, 제1 인버터(556)는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)를 포함할 수 있고, 제2 인버터(558)는 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)는 제1 전원 전압(VDDCE)에 연결되는 소스, 제2 노드(QN)에 연결되는 드레인 및 제1 노드(Q)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제1 풀다운 트랜지스터(PD1)는 제2 노드(QN)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제1 노드(Q)에 연결되는 엔모스 트랜지스터일 수 있다.
제2 풀업 트랜지스터(PU2)는 제1 전원 전압(VDDCE)에 연결되는 소스, 제1 노드(Q)에 연결되는 드레인 및 제2 노드(QN)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제2 풀다운 트랜지스터(PD2)는 제1 노드(Q)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제2 노드(QN)에 연결되는 게이트를 구비하는 엔모스 트랜지스터일 수 있다. 제1 노드(Q)는 도 13의 제1 액세스 트랜지스터(551)에 연결될 수 있고, 제2 노드(QN)는 도 13의 제2 액세스 트랜지스터(553)에 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 스택형 메모리 장치에서 테스트 동작이 수행되는 예를 나타내는 블록도이다.
이하에서는, 설명의 편의상 하나의 버퍼 다이와 두 개의 메모리 다이들의 동작이 예시된다. 또한, 이하의 실시예들에 도시된 테스트 회로는 내부 프로세스에 따라 채널 선택 또는 칩 선택을 위한 칩 선택신호(chip_select)를 제공하는 기능을 수행할 수 있다. 다른 실시예에 따라, 이하의 도면들에 도시된 칩 선택신호(CS)는 각각의 메모리 다이의 커맨드 디코더를 통해 생성될 수 있다.
도 15를 참조하면, 스택형 메모리 장치(600)는 버퍼 다이(610), 제1 메모리 다이(620) 및 제2 메모리 다이(630)를 포함할 수 있다.
버퍼 다이(510)는 메모리 컨트롤러와 통신하고, 메모리 컨트롤러로부터의 테스트 커맨드 또는 TMRS 신호에 응답하여 제1 메모리 다이(620) 및 제2 메모리 다이(630)에 대한 테스트를 수행하는 테스트 회로(611)를 포함할 수 있다. 테스트 회로(611)는 메모리 다이를 선택하기 위한 칩 선택신호(CS)를 변경해가면서 테스트 커맨드 또는 TMRS 신호를 제1 메모리 다이(620) 및 제2 메모리 다이(630)로 제공할 수 있다. 또한, 버퍼 다이(610)와 제1 및 제2 메모리 다이들(620, 630) 사이에서 데이터가 송수신될 수 있으며, 데이터 송수신을 위한 데이터 TSV들은 버퍼 다이(610)와 제1 및 제2 메모리 다이들(620, 630)에 대해 공통하게 배치될 수 있다.
버퍼 다이(610)는 제1 및 제2 메모리 다이들(620, 630)과 채널 별로 독립한 인터페이스를 수행하기 위해 다수 개의 입출력 회로들을 포함할 수 있다. 예컨대, 버퍼 다이(610)는 제1 메모리 다이(620)와 인터페이스하는 제A 채널(CH_A)용 입출력 회로와 제2 메모리 다이(630)와 인터페이스하는 제B 채널(CH_B)용 입출력 회로를 포함할 수 있다. 각각의 입출력 회로에 구비되는 다양한 구성 요소들은 버퍼 다이(610)에 적어도 하나의 영역에 배치될 수있으며, 일 예로서 입출력 회로의 구성 요소들은 물리(PHY) 영역에 배치될 수 있다.
또한, 각각의 채널에 대응하는 입출력 회로는, 메모리 컨트롤러와 인터페이스하는 인터페이스부(612), 경로 제어부(613), 독출 데이터 경로(614) 및 기입 데이터 경로(615)를 포함할 수 있다.
테스트 회로(611)는 메모리 컨트롤러로부터의 테스트 커맨드 또는 TMRS 신호에 따른 테스트가 수행되도록 제1 메모리 다이(620)와 제2 메모리 다이(630)를 제어할 수 있다.
제1 및 제2 메모리 다이들(620, 630) 각각은 데이터를 TSV를 통해 데이터를 입출력하는 송수신부(625, 635)를 포함할 수 있으며, 각각의 메모리 다이의 송수신부는 칩 선택 신호(CS)에 의해 활성화가 제어될 수 있다.
제1 메모리 다이(620)는 메모리 셀 어레이를 포함하는 셀 코어(621), 로우 디코더(626), 칼럼 디코더(627), 내부 커맨드를 디코딩하는 커맨드 디코더(622), 기입 데이터 경로(623), 독출 데이터 경로(624) 및 송수신부(625)를 포함할 수 있다.
제2 메모리 다이(630)는 제1 메모리 다이(620)와 동일 또는 유사하게 구현될 수 있으며, 이에 따라 제2 메모리 다이(630)는 셀 코어(631), 로우 디코더(636), 칼럼 디코더(637), 내부 커맨드를 디코딩하는 커맨드 디코더(632), 기입 데이터 경로(633), 독출 데이터 경로(634) 및 송수신부(635)를 포함할 수 있다.
외부의 메모리 컨트롤러로부터의 테스트 커맨드 또는 TMRS 신호에 따라 제2 메모리 다이(630)를 테스트하는 경우, 제2 메모리 다이(630)의 셀 코어(631)의 결함 어드레스가 커맨드 디코더(637)에 임시로 저장되고, 커맨드 디코더(637)에 임시로 저장된 결함 어드레스는 독출 데이터 경로(634)를 통하여 송수신부(635)로 제공되고, 송수신부(635)의 독출 버퍼(RD_BUF)와 데이터 TSV를 통하여 제1 메모리 다이(620)의 송수신부(625)로 제공되고, 송수신부(625)의 기입 버퍼(WR_BUF)와 기입 경로(623)를 통하여 제1 메모리 다이(620)의 칼럼 디코더(627) 내부에 저장될 수 있다.
제2 메모리 다이(630)에 대한 테스트 동작이 완료되는 경우, 제1 메모리 다이(620)의 칼럼 디코더(627)에 저장된 제2 메모리 다이(630)의 결함 어드레스들은 제1 메모리 다이(620)의 독출 데이터 경로(624), 송수신부(625), 데이터 TSV, 버퍼 다이(610)의 기입 데이터 경로(615)를 통하여 인터페이스(612)에 제공되고, 인터페이스(612)는 제2 메모리 다이(630)의 결함 어드레스들을 외부의 메모리 컨트롤러에 전송할 수 있다.
외부의 메모리 컨트롤러는 수신한 제2 메모리 다이(630)의 결함 어드레스들에 기초하여 제2 메모리 다이(630)의 결함 셀들에 대한 포스트 패키지 리페어(post package repair, PPR)를 수행할 수 있다.
도시하지는 않았지만, 칼럼 디코더들(627, 637) 각각은 스위치를 통하여 기입 데이터 경로들(623, 633) 및 독출 데이터 경로들(624, 634) 각각에 연결될 수 있다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치에 구비되는 버퍼 다이의 예를 나타내는 블록도이다.
도 16을 참조하면, 버퍼 다이(100a)는 메모리 컨트롤러와 인터페이스하는 물리 영역(PHYR)과 하나 이상의 메모리 다이들과의 통신을 위해 다수 개의 TSV들이 형성된 TSV 영역(TSVR)을 포함할 수 있다. 또한 실시예에 따라, 버퍼 다이(100a)는 메모리 다이들이 구성하는 복수의 채널들에 대하여 공유되는 내부 공통 버스(SB)를 더 포하할 수 있다. 상기 내부 공통 버스(SB)를 통해 각종 신호들이 복수의 채널들로 제공될 수 있다. 내부 공통 버스(SB)는 다수 개의 채널들에 대응하는 입출력 회로를 갖는 물리 영역(PHYR)을 통해 TSV 영역(TSVR)에 연결될 수 있다.
버퍼 다이(100a)는 전술한 내부 커맨드 생성기(ICG)와 테스트 회로(BIST)를 더 포함할 수 있다. 내부 커맨드 생성기(ICG)는 외부의 메모리 컨트롤러로부터의 커맨드를 내부 커맨드로 변환하여 대응되는 메모리 다이에 전송할 수 있다. 테스트 회로(BIST)는 외부의 메모리 컨트롤러로부터의 테스트 커맨드 또는 TMRS 신호에 응답하여 메모리 다이들에 대한 테스트를 순차적으로 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치에 구비되는 버퍼 다이의 다른 예를 나타내는 블록도이다.
도 17을 참조하면, 버퍼 다이(100b)는 메모리 컨트롤러와 인터페이스하는 물리 영역(PHYR)과 하나 이상의 메모리 다이들과의 통신을 위해 다수 개의 TSV들이 형성된 TSV 영역(TSVR)을 포함할 수 있다.
또한 버퍼 다이(100b)는 메모리 컨트롤러와는 무관하게 외부의 테스트 장치와 직접 통신할 수 있는 버스가 배치되는 직접 액세스 영역(DAR)을 더 포함할 수 있다. 직접 액세스 영역(DAR)으로 제공된 테스트에 관련된 신호는 직접 액세스 영역(DAR) 내의 버스를 통해 TSV들로 전달되고, 또한 테스트 결과는 TSV 영역(TSVR) 및 직접 액세스 영역(DAR)을 통해 외부의 테스트 장치로 제공될 수 있다. 물리 영역(PHYR)은 TSV 영역(TSVR)에 인접하게 배치되고, 직접 액세스 영역(DAR)은 물리 영역(PHYR)에 인접하게 배치될 수 있다.
직접 액세스 영역(DAR)을 이용한 테스트 동작은 다수의 채널들에 대해 수행될 수 있으며, 이 때 직접 액세스 영역(DAR) 내의 테스트에 관련된 버스는 메모리 장치의 다수의 채널들에 대해 공유되도록 구현될 수 있다.
실시예에 있어서, 내부 커맨드 생성기(ICG)와 테스트 회로(BIST)가 직접 액세스 영역(DAR)에 형성될 수 있다. 내부 커맨드 생성기(ICG)는 내부 커맨드를 생성하여 직접 액세스 영역(DAR)의 버스를 통해 메모리 다이들로 제공할 수 있다. 또한, 메모리 다이들로부터 독출된 데이터는 직접 액세스 영역(DAR) 내의 버스를 외부로 제공될 수 있다. 또한, 테스트 모드에서 테스트 회로(BIST)는 직접 액세스 영역(DAR)의 버스를 통해 메모리 다이들로 테스트 패턴 데이터를 제공할 수 있고, 메모리 다이들로부터 독출된 테스트 결과 데이터는 직접 액세스 영역(DAR)의 버스를 통해 테스트 회로(BIST)로 제공될 수 있다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 장치의 예를 나타내는 블록도이다.
도 18을 참조하면, 적층형 메모리 장치는 다수 개의 레이어들을 포함할 수 있다. 실시예에 있어서, 적층형 메모리 장치(700)는 버퍼 다이(710)와 버퍼 다이(710) 상에 적층된 복수의 메모리 다이들(720a~720h)을 포함할 수 있다. 도 18의 예에서는, 제1 내지 제8 메모리 다이들(720a~720h)이 구비되는 예가 도시되었으나, 상기 메모리 다이들의 개수는 다양하게 변경될 수 있다.
버퍼 다이(710)는 메모리 컨트롤러(외부 장치)와 통신하고, 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 메모리 다이들 메모리 다이들(720a~720h)로 제공할 수 있다. 버퍼 다이(710)는 그 외면에 형성된 범프 등의 도전 수단(미도시)을 통해 메모리 컨트롤러와 통신할 수 있다. 버퍼 다이(710)는 커맨드, 어드레스 및 데이터를 버퍼링하며, 이에 따라 메모리 컨트롤러는 버퍼 다이(710)의 로드(load)만을 구동함으로써 메모리 다이들(720a~720h)과 인터페이스할 수 있다.
또한, 적층형 메모리 장치(800)는 레이어들을 관통하는 TSV(740)들을 포함할 수 있다. TSV(740)들은 메모리 다이들(720a~720h)을 관통하도록 배치되고, 메모리 다이들(720a~720h)은 각각 TSV(740)들에 연결되는 송신부/수신부를 포함할 수 있다.
또한, 메모리 다이들(720a~720h)은 각각 각각의 칼럼 디코더 내부의 SRAM 셀들로 구현되는 페일 어드레스 메모리들(731~738)을 포함할 수 있다.
적층형 메모리 장치(700)의 테스트 모드에서 메모리 다이들(720a~720h) 중 하나의 메모리 다이(타겟 메모리 다이)에 대한 테스트가 수행되고, 상기 타겟 메모리 다이에서 검출된 적어도 하나의 결함 어드레스(FL_ADDR)는 TSV(740)들을 통하여 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 페일 어드레스 메모리에 저장될 수 있다. 상기 타겟 메모리 다이의 테스트가 완료된 경우, 상기 나머지 메모리 다이들 중 적어도 하나의 페일 어드레스 메모리에 저장된 상기 타겟 메모리 다이의 결함 어드레스는 상기 적층형 메모리 장치의 데이터 출력 경로를 통하여 외부 장치에 제공될 수 있다. 상기 외부 장치는 상기 결함 어드레스에 기초하여 노멀 모드에서 상기 결함 어드레스를 포함하는 메모리 다이의 포스트 패키지 리페어를 수행할 수 있다.
도 18에서는 설명의 편의를 위하여 메모리 다이(720h)에서 검출된 결함 어드레스(FL_ADDR)가 나머지 메모리 다이들(720a~720g) 중 적어도 하나의 페일 어드레스 메모리에 저장되는 것을 도시하였다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치에 대한 테스트 수행시, 결함 어드레스의 이동을 나타낸다.
도 1, 도 10 내지 도 15 및 도 19를 참조하면, 적층형 메모리 장치(70)에 대하여 파워(PWR)가 인가되고, 메모리 컨트롤러(20a)로부터의 커맨드가 테스트 커맨드이거나, TMRS 신호인 경우에, 적층형 메모리 장치(70)는 제N 메모리 다이(타겟 메모리 다이)에 대하여 테스트를 수행한다. 상기 테스트의 수행 결과 제N 메모리 다이에서 결함 어드레스들(FL_ADDR1, FL_ADDR2)이 검출되어, 칼럼 디코더에 임시로 저장된다. 제N 메모리 다이의 칼럼 디코더에 임시로 저장된 결함 어드레스들(FL_ADDR1, FL_ADDR2)은 관통 실리콘 비아들 통하여 제(N-1) 메모리 다이의 칼럼 디코더에 저장될 수 있다. 따라서 적층형 메모리 장치(70)의 테스트 모드에서 결함 어드레스를 저장할 수 있는 저장 공간을 증가시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 20을 참조하면, 외부 장치와 통신하는 버퍼 다이(100), 버퍼 다이(100) 상에 적층되는 복수의 메모리 다이들(200), 메모리 다이들(200)을 관통하는 복수의 관통 실리콘 비아(through silicon via)들(130)을 포함하는 적층형 메모리 장치(70)의 동작 방법에서는, 테스트 모드에서 복수의 메모리 다이들(200) 중의 하나인 제r 메모리 다이(타겟 메모리 다이)의 메모리 셀 어레이에 대하여 테스트를 수행한다(S110). 상기 타겟 메모리 다이에서 결함 어드레스(FL_ADDR)가 검출되는 경우, 상기 결함 어드레스(FL_ADDR)를 상기 타겟 메모리 다이의 칼럼 디코더 내부에 임시로 저장한다(S120).
상기 결함 어드레스(FL_ADDR)를 상기 관통 실리콘 비아(130)를 이용하여 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장한다(S130). 상기 결함 어드레스(FL_ADDR)를 상기 적어도 하나의 칼럼 디코더로부터 적층형 메모리 장치(70)의 데이터 입출력 경로를 통하여 외부 장치로 전송한다(S140). 외부 장치가 결함 어드레스(FL_ADDR)에 기초하여 타겟 메모리 다이에 대한 포스트 패키지 리페어를 수행한다(S150).
도 21은 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 19 및 도 21을 참조하면, 외부 장치와 통신하는 버퍼 다이(100), 버퍼 다이(100) 상에 적층되는 복수의 메모리 다이들(200), 메모리 다이들(200)을 관통하는 복수의 관통 실리콘 비아(through silicon via)들(130)을 포함하는 적층형 메모리 장치(70)의 동작 방법에서는, 테스트 모드에서 복수의 메모리 다이들(200) 중의 하나인 제r 메모리 다이(타겟 메모리 다이)를 선택한다(S210). 버퍼 다이(100)에 배치되는 테스트 장치(110)가 타겟 메모리 다이의 메모리 셀 어레이에 대하여 테스트를 수행한다(S210). 상기 타겟 메모리 다이에서 결함 어드레스(FL_ADDR)가 검출되는 경우, 상기 결함 어드레스(FL_ADDR)를 상기 타겟 메모리 다이의 칼럼 디코더 내부에 임시로 저장한다(S230). 상기 결함 어드레스(FL_ADDR)를 상기 관통 실리콘 비아(130)를 이용하여 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장한다(S240).
타겟 메모리 다이에 대한 테스트가 완료되었는지 여부를 판단한다(S250). 타겟 메모리 다이에 대한 테스트가 완료되지 않았으면(S250에서 NO), 단계(S220)으로 복귀한다. 타겟 메모리 다이에 대한 테스트가 완료되었으면(S250에서 YES), 상기 결함 어드레스(FL_ADDR)를 상기 적어도 하나의 칼럼 디코더로부터 적층형 메모리 장치(70)의 데이터 입출력 경로를 통하여 외부 장치로 전송한다(S260).
모든 메모리 다이들에 대한 테스트가 완료되었는지 여부를 판단한다(S270). 모든 메모리 다이들에 대한 테스트가 완료되지 않았으면(S270에서 NO), r을 1만큼 변경시키고(즉, 타겟 메모리 다이를 변경하고)(S280), 단계(S210)로 복귀한다. 모든 메모리 다이들에 대한 테스트가 완료되었으면(S270에서 YES), 외부 장치가 결함 어드레스(FL_ADDR)에 기초하여 적층형 메모리 장치(70)에 대한 포스트 패키지 리페어를 수행한다(S290).
따라서 본 발명의 실시예들에 따르면 복수의 메모리 다이들을 구비하는 적층형 메모리 장치의 테스트 모드에서 타겟 메모리 다이의 결함 어드레스들을 관통 실리콘 비아를 통하여 다른 메모리 다이들의 칼럼 디코더 내부에 저장하여 결함 어드레스를 저장할 수 있는 저장 공간을 증가시킬 수 있다.
도 22는 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 22를 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 메모리 컨트롤러(920)를 포함할 수있다. 상기 스택형 메모리 장치(910)와 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920)는 메모리 컨트롤 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 메모리 컨트롤러(920)는 어플리케이션 프로세서(AP)로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 테스트 모드에서 타겟 메모리 다이에서 검출된 결함 어드레스를 테스트 대상이 아닌 다른 메모리 다이들의 칼럼 디코더 내부에 저장할 수 있다. 따라서, 결함 어드레스를 저장할 수 있는 저장 공간을 확대할 수 있어, 테스트 모드에서 스택형 메모리 장치(910)의 효용성을 증가시킬 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 메모리 컨트롤러(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
여기서, 인터포저(930)는 실리콘(TSV) 형태, PCB 형태의 오가닉(Organic) 또는 Non-TSV 방식인 EMIB(embedded multi-die interconnect bridge)를 포함할 수 있다.
본 발명은 적층형 메모리 장치의 테스트에 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 적층형 메모리 장치로서
    외부 장치와 통신하는 버퍼 다이;
    상기 버퍼 다이 상에 적층되는 복수의 메모리 다이들; 및
    상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 메모리 다이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하고,
    상기 버퍼 다이는 상기 적층형 메모리 장치의 테스트 모드에서, 상기 복수의 메모리 다이들 중 하나인 타겟 메모리 다이의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 결함 어드레스 정보로서 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 테스트 회로를 포함하는 적층형 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 다이들 각각은
    상기 워드라인들을 통하여 상기 메모리 셀 어레이와 연결되는 로우 디코더; 및
    상기 비트라인들을 통하여 상기 메모리 셀 어레이와 연결되는 칼럼 디코더를 더 포함하고,
    상기 칼럼 디코더들 각각은 상기 적층형 메모리 장치의 노멀 모드에서 상기 메모리 셀 어레이의 리페어 동작에 관련된 안티 퓨즈 정보를 저장하는 퓨즈 정보 저장 회로; 및
    상기 결함 어드레스 정보를 수신하여 결함 어드레스로 출력하는 결함 어드레스 출력기를 더 포함하는 적층형 메모리 장치.
  3. 제2항에 있어서
    상기 퓨즈 정보 저장 회로는 정적 랜덤 액세스 메모리(static random access memory; 이하 SRAM) 셀 구조를 가지며,
    상기 테스트 모드에서, 상기 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더의 상기 퓨즈 정보 저장 회로는 상기 결함 어드레스 정보를 저장하고,
    상기 테스트 회로는, 상기 테스트 모드에서, 상기 타겟 메모리 다이의 타겟 메모리 셀 로우에 테스트 패턴 데이터를 기입하고,
    상기 테스트 패턴 데이터에 응답하는 테스트 결과 데이터를 수신하고,
    상기 테스트 패턴 데이터와 상기 테스트 결과 데이터의 비교에 기초하여 상기 타겟 메모리 셀 로우가 상기 결함 셀을 포함하는 여부를 판단하는 적층형 메모리 장치.
  4. 제3항에 있어서,
    상기 테스트 회로는 상기 타겟 메모리 셀 로우가 상기 결함 셀을 포함하는 것으로 판단하는 경우, 상기 타겟 메모리 셀 로우가 상기 결함 셀을 포함한다는 것을 나타내는 페일 플래그 신호를 상기 타겟 메모리 다이의 로우 디코더에 인가하고,
    상기 타겟 메모리 다이의 상기 로우 디코더는 상기 페일 플래그 신호에 응답하여 상기 결함 어드레스 정보를 상기 타겟 메모리 다이의 상기 칼럼 디코더에 전송하는 적어도 하나의 세그먼트 정보 회로를 포함하고,
    상기 적어도 하나의 세그먼트 정보 회로는
    상기 페일 플래그 신호에 응답하여 발진기 활성화 신호와 래치 출력 활성화 신호를 생성하는 발진기 활성화 신호 생성기;
    상기 발진기 활성화 신호에 응답하여 발진하는 클럭 신호를 생성하는 발진기;
    상기 클럭 신호를 분주하여 제1 클럭 신호와 제2 클럭 신호를 생성하는 클럭 분주기;
    상기 타겟 메모리 셀 로우의 로우 어드레스를 래치하는 로우 디코더 래치; 및
    상기 발진기 출력 활성화 신호에 응답하여 상기 로우 리코더 래치에서 제공되는 래치된 로우 어드레스를 상기 제1 클럭 신호와 상기 제2 클럭 신호에 응답하여 직렬화하여 상기 결함 어드레스 정보로 제공하는 결함 어드레스 직렬화기를 포함하는 적층형 메모리 장치.
  5. 제1항에 있어서, 상기 테스트 회로는
    상기 타겟 메모리 다이에 대한 상기 테스트가 완료되면, 상기 나머지 메모리 다이들 중 적어도 하나의 메모리 다이의 칼럼 디코더 내부에 저장된 상기 타겟 메모리 다이의 결함 어드레스 정보가 상기 적층형 메모리 장치의 데이터 입출력 경로를 통하여 출력되도록 상기 나머지 메모리 다이들을 제어하는 적층형 메모리 장치.
  6. 제5항에 있어서, 상기 테스트 회로는
    상기 복수의 메모리 다이들에 대하여 상기 테스트를 순차적으로 수행하고, 상기 복수의 메모리 다이들 중 하나에 대한 상기 테스트가 완료될 때마다, 상기 나머지 메모리 다이들 중 적어도 하나의 메모리 다이의 칼럼 디코더 내부에 저장된 타겟 메모리 다이의 결함 어드레스 정보가 상기 적층형 메모리 장치의 데이터 입출력 경로를 통하여 출력되도록 상기 메모리 다이들을 제어하고,
    상기 테스트 회로는 상기 복수의 메모리 다이들 각각의 결함 어드레스 정보를 결함 어드레스로서 상기 외부 장치에 전송하고,
    상기 외부 장치는 상기 메모리 다이들 각각의 결함 어드레스에 기초하여 상기 메모리 다이들 각각의 결함 셀들에 대한 포스트 패키지 리페어(post package repair; PPR)를 수행하는 적층형 메모리 장치.
  7. 제1항에 있어서, 상기 버퍼 다이는
    상기 외부 장치로부터의 커맨드를 수신하고, 상기 수신된 커맨드를 기초로 적어도 두 개의 내부 커맨드를 생성하는 내부 커맨드 생성기; 및
    상기 테스트 회로를 포함하고,
    상기 내부 커맨드 생성기는 상기 메모리 다이들 각각에 개별적으로 연결되는 커맨드 관통 실리콘 비아를 통하여 상기 적어도 두 개의 내부 커맨드를 상기 메모리 다이들에 전달하고,
    상기 테스트 회로는 상기 메모리 다이들에 공통적으로 연결되는 데이터 관통 실리콘 비아를 통하여 테스트 패턴 데이터를 상기 타겟 메모리 다이에 전달하는 적층형 메모리 장치.
  8. 제1항에 있어서, 상기 버퍼 다이는
    상기 외부 장치와 인터페이스하는 물리 영역;
    상기 커맨드 관통 실리콘 비아 및 상기 데이터 관통 실리콘 비아가 형성되는 관통 실리콘 비아 영역; 및
    상기 테스트 회로가 형성되고 외부의 테스트 장치와 직접 통신할 수 있는 버스가 배치되는 직접 액세스 영역을 포함하고,
    상기 커맨드가 테스트 커맨드 또는 TMRS인 경우에, 상기 내부 커맨드 생성기는 상기 테스트 회로가 상기 메모리 다이들에 대하여 순차적으로 상기 테스트를 수행하도록 상기 테스트 회로를 제어하는 적층형 메모리 장치.
  9. 적층형 메모리 장치; 및
    상기 적층형 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적층형 메모리 장치는
    상기 메모리 컨트롤러와 통신하는 버퍼 다이;
    상기 버퍼 다이 상에 적층되는 복수의 메모리 다이들; 및
    상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 메모리 다이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하고,
    상기 버퍼 다이는 상기 메모리 컨트롤러로부터의 커맨드 또는 TMRS애 응답한 테스트 모드에서, 상기 복수의 메모리 다이들 중 하나인 타겟 메모리 다이의 동적 메모리 셀들에 대한 테스트를 수행하고, 상기 테스트의 결과 적어도 하나의 결함 셀을 포함하는 메모리 셀 로우의 어드레스를 결함 어드레스 정보로서 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 테스트 회로를 포함하는 메모리 시스템.
  10. 외부 장치와 통신하는 버퍼 다이, 상기 버퍼 다이 상에 적층되는 복수의 메모리 다이들, 상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하는 적층형 메모리 장치의 동작 방법으로서,
    테스트 모드에서 상기 복수의 메모리 다이들 중의 하나인 타겟 메모리 다이의 메모리 셀 어레이에 대하여 테스트를 수행하는 단계;
    상기 타겟 메모리 다이에서 결함 어드레스가 검출되는 경우, 상기 결함 어드레스를 상기 타겟 메모리 다이의 칼럼 디코더 내부에 임시로 저장하는 단계;
    상기 결함 어드레스를 상기 관통 실리콘 비아를 이용하여 상기 타겟 메모리 다이를 제외한 나머지 메모리 다이들 중 적어도 하나의 칼럼 디코더 내부에 저장하는 단계; 및
    상기 결함 어드레스를 상기 적어도 하나의 칼럼 디코더로부터 상기 적층형 메모리 장치의 데이터 입출력 경로를 통하여 상기 외부 장치로 전송하는 단계를 포함하는 적층형 메모리 장치의 동작 방법.

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