CN105006246A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：主芯片，其适于基于读取命令产生多个第一控制信号和第二控制信号；以及多个从属芯片，每个从属芯片适于基于第一控制信号中对应的控制信号来锁存从包括在对应的从属芯片中的多个存储器单元读取的数据，并且将锁存的数据传送至主芯片，其中，主芯片基于第一控制信号来锁存从从属芯片传送的数据，而基于第二控制信号来输出锁存在主芯片中的数据。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2014年4月22日提交的申请号为10-2014-0048311的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体存储器件，且更具体地涉及一种包括层叠存储芯片的半导体器件。
背景技术
半导体器件包括诸如动态随机存取存储器(DRAM)的半导体存储器件，并且半导体器件广泛用在各种电子系统中。由于电子系统逐步缩小，并且它们的性能得到了改善，所以不断地对包括在电子系统中的半导体器件进行开发以满足电子系统中需要的操作速度和处理能力(例如，带宽)。特别地，正在研究和开发用以针对半导体存储器件储存大容量数据且以高速处理数据的各种技术。
高带宽存储(HBM)器件处于这些技术之中。为了开发能够以高速处理大容量数据的HBM器件，采用高度集成来制造存储芯片。即，在半导体芯片的有限空间中集成和制造众多的存储器单元。然而，在对存储器单元进行高度集成时在制造工艺技术方面存在限制。可以通过采用对制造的存储芯片或裸片进行层叠的三维结构(3D)封装存储芯片或裸片来克服该限制。
半导体存储器件的层叠封装包括垂直地层叠两个或更多个半导体芯片。例如，半导体存储器件的层叠封装可以具有是经由半导体集成工艺可以实现的存储容量的至少两倍的存储容量。然而，由于工艺、电压和温度(PVT)的变化，所以位于不同切片(slice)的半导体芯片的参数之中可能出现差异。例如，诸如表示从读取命令输入至数据输出的时间的地址访问延迟时间(tAA)之类的AC参数可以变化，因此在从不同切片输出的数据之间出现偏斜。
图1是图示传统半导体存储器件的框图。图1示出了层叠三个半导体芯片的半导体存储器件的数据输出电路。
参见图1，半导体存储器件包括一个主芯片100和两个从属芯片200和300。主芯片100包括管道锁存器120，并且输出经由一个沟道从从属芯片200和300传送至数据焊盘DQ的数据DATA1和DATA2。还可以包括缓冲器(或发送器)110、210、220、310或320以作为每个芯片100、200或300的输入或输出电路。
当基于读取命令从核区域输出数据DATA1和DATA2时，从属芯片200和300将控制信号PIN与数据DATA1和DATA2一起输出至主芯片100。在基于控制信号PIN锁存自从属芯片200和300传送的数据DATA1和DATA2之后，主芯片100针对列地址选通(CAS)延时适时地将锁存的数据DATA1和DATA2输出至数据焊盘DQ。当在从属芯片200和300之间不存在参数差异，并且在自从属芯片200和300输出的数据之间不出现偏斜时，经由一个沟道传送的数据通常经由主芯片100进行组合。然而，当在从属芯片200和300之间存在参数差异，并且在自从属芯片200和300输出的数据之间出现偏斜时，主芯片100难以保证经由一个沟道传送的数据的眼图准确。
以下将参照图示输出数据的图2的时序图详细描述图1中所示的半导体存储器件的操作和相关问题。
图2图示了从图1中所示的半导体存储器件输出的数据的时序图。图2示出了在自从属芯片输出的数据之间不出现偏斜的情形(a)和在自从属芯片输出的数据之间出现偏斜的情形(b)。
参见图2，在情形(a)中，基于读取命令RD1和RD2从第一从属芯片200和第二从属芯片300同时输出数据DATA1和DATA2，并且正常组合的数据经由一个沟道输出至数据焊盘DQ。然而，在情形(b)中，由于第一从属芯片200和第二从属芯片300之间的参数差异，所以数据DATA1和DATA2在不同时间输出。例如，第一从属芯片200比第二从属芯片300输出数据晚，因而出现偏斜的数据然后被输出至数据焊盘DQ。
发明内容
本发明的各种实施例针对可以通过控制从多个存储芯片输出的数据的定时来校正出现在数据之间的偏斜的半导体存储器件。
根据本发明的一个实施例，一种半导体存储器件包括：主芯片，其适于基于读取命令产生多个第一控制信号和第二控制信号；以及多个从属芯片，每个从属芯片适于基于第一控制信号中对应的控制信号来锁存从包括在对应的从属芯片中的多个存储器单元读取的数据，并且将锁存的数据传送至主芯片，其中，主芯片基于第一控制信号来锁存从从属芯片传送的数据，而基于第二控制信号输出锁存在主芯片中的数据。
根据本发明的另一个实施例，一种半导体存储器件包括：多个层叠的存储芯片，每个储存芯片适于响应于读取命令来从包括于其中的多个存储器单元读取数据，并且响应于多个第一控制信号中对应的控制信号来输出读取的数据。存储芯片之中的第一存储芯片包括：控制信号发生块，其适于基于读取命令产生第一控制信号和第二控制信号；以及第一管道锁存块，其适于基于第一控制信号来锁存从存储芯片输出的数据，而基于第二控制信号将锁存的数据输出至数据焊盘。
附图说明
图1是图示传统半导体存储器件的框图；
图2图示了从图1中所示的半导体存储器件输出的数据的时序图；
图3是图示根据本发明的一个实施例的半导体存储器件的框图；
图4图示了从图3中所示的半导体存储器件输出的数据的时序图。
具体实施方式
在下文中，以下将参照附图更详细地描述本发明的示例性实施例。更确切地，提供了这些实施例，使得本公开将充分和全面，且向本领域的技术人员全面地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相同的部分。
在附图中，为了图示方便，与实际的物理厚度和间隔相比，部件的厚度和长度被夸大。在以下描述中，已知相关功能和组成的详细解释可能被忽略以避免不必要地使本发明的主题模糊。此外，“连接/耦接”表示一个部件与另一个部件直接耦接，或经由另一个部件间接耦接。在本说明书中，只要在句中未具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个部件、步骤、操作和元件。
图3是图示根据本发明的一个实施例的半导体存储器件的框图。图3示出了层叠三个半导体芯片的半导体存储器件的数据输出电路。
参见图3，半导体存储器件包括一个主芯片310和两个从属芯片320和330。芯片中的每个可以经由穿通硅通孔(TSV)传送信号。主芯片310将经由一个沟道从从属芯片320和330传送的数据输出至数据焊盘DQ。
主芯片310可以包括控制信号发生块311、信号组合块312和第一管道锁存块313。控制信号发生块311分别基于读取命令RD1和RD2产生与从属芯片320和330对应的第一控制信号STROBE_A和STROBE_B，并且将信号传送至从属芯片320和330。控制信号发生块311产生第二控制信号STROBE_C，第二控制信号STROBE_C确定第一管道锁存块313输出数据的时刻。
信号组合块312对第一控制信号STROBE_A和STROBE_B进行组合且产生组合信号STROBE_SUM，组合信号STROBE_SUM确定数据输入至第一管道锁存块313的时刻。信号组合块312可以通过对第一控制信号STROBE_A和STROBE_B执行OR操作来产生组合信号STROBE_SUM。
第一管道锁存块313锁存自从属芯片320和330传送的数据，并且基于第二控制信号STROBE_C将锁存的数据输出至数据焊盘DQ。第一管道锁存块313可以包括彼此并联耦接的多个锁存电路。
控制信号发生块311可以根据半导体存储器件的列地址选通(CAS)延时来激活第一控制信号STROBE_A、STROBE_B和第二控制信号STROBE_C。在自输入读取命令的时刻经过CAS延时(CL)之后，半导体存储器件将对应的数据输出至数据焊盘DQ。因此，数据在CAS延时之前在用于输出该数据所需的时刻经由管道锁存块313内部输出。例如，第一管道锁存块313可以在时刻CL-3(其是在CAS延时之前对应于三个时钟信号CLK的时间)输出数据，并且控制信号发生块311可以在时刻CL-3激活第二控制信号STROBE_C。
控制信号发生块311可以在激活第二控制信号STROBE_C之前的预定时间激活第一控制信号STROBE_A和STROBE_B。可以基于包括在第一管道锁存块313中的锁存电路的数目控制第一控制信号STROBE_A和STROBE_B激活的时刻。当包括在第一管道锁存块313中的锁存电路的数目多时，第一控制信号STROBE_A和STROBE_B与第二控制信号STROBE_C激活的时刻之间的间隔增加。另一方面，当包括在第一管道锁存块313中的锁存电路的数目少时，第一控制信号STROBE_A和STROBE_B与第二控制信号STROBE_C激活的时刻之间的间隔减少。
从属芯片320和330分别包括第二管道锁存块321和331。基于相应的读取命令RD1和RD2从包括在从属芯片320和330的核区域中的多个存储器单元读出的数据DATA1和DATA2被分别锁存在第二管道锁存块321和331中。第二管道锁存块321和331基于第一控制信号STROBE_A和STROBE_B将锁存的数据传送至主芯片310。从属芯片320和330可以经由由TSV形成的一个沟道将数据传送至主芯片310。
第二管道锁存块321和331中的每个可以包括彼此并联耦接的锁存电路。可以以与第一控制信号STROBE_A和STROBE_B与第二控制信号STROBE_C激活的时刻之间的间隔成反比地设置锁存电路的数目。如果第一控制信号STROBE_A和STROBE_B与第二控制信号STROBE_C激活的时刻之间的间隔长，则在经过相对短的时间之后，第二管道锁存块321和331对数据进行锁存，并且将锁存的数据传送至主芯片310。因此，第二管道锁存块321和331可以包括相对少数目的锁存电路。另一方面，如果第一控制信号STROBE_A和STROBE_B与第二控制信号STROBE_C激活的时刻之间的间隔短，则在经过相对长的时间之后，第二管道锁存块321和331对数据进行锁存且将锁存的数据传送至主芯片310。因此，第二管道锁存块321和331可以包括相对大数目的锁存电路。结果，包括在第二管道锁存块321和331中的锁存电路的数目与包括在第一管道锁存块313中的锁存电路的数目成反比。
以下将参照图示输出数据的图4的时序图来详细描述图3中所示的半导体存储器件的操作。
图4图示了从图3中所示的半导体存储器件输出的数据的时序图。图4示出了数据输出的时间由于从属芯片之间的参数差异的原因而不同的情形。
参见图4，基于读取命令RD1在相对晚的时间输出从第一从属芯片310的核区域输出的数据DATA1，以及基于读取命令RD2在相对快的时间输出从第二从属芯片320的核区域输出的数据DATA2。然而，数据DATA1和DATA2分别由第二管道锁存块321和331锁存。
主芯片310的控制信号发生块311可以基于读取命令RD1和RD2在预定时间产生第一控制信号STROBE_A和STROBE_B。第二管道锁存块321和331可以基于第一控制信号STROBE_A和STROBE_B将锁存的数据DATA1和DATA2传送至主芯片310，以及主芯片310的第一管道锁存块313可以基于第一控制信号STROBE_A和STROBE_B锁存传送的数据。主芯片310可以基于第二控制信号STROBE_C将锁存在第一管道锁存块313中的数据输出至数据焊盘DQ，其中所述第二控制信号STROBE_C是基于读取命令RD1和RD2产生的。因此，尽管从核区域输出数据的时间由于第一从属芯片320和第二从属芯片330之间的参数差异的原因而不同，但是从属芯片320和330可以传送经由一个沟道进行准确组合的数据，并且主芯片310可以在准确时间将传送的数据输出至外部。
如上所述，根据本发明的实施例，尽管输出数据之间由于芯片之间的参数差异的原因而出现偏斜，但是具有层叠多个存储芯片的结构的半导体存储器件可以通过基于主芯片控制存储芯片的输出定时来保证输出数据的准确眼图。可以通过在从属芯片以及主芯片中安装锁存电路来校正从核区域输出的数据之间的偏斜差异，以及可以通过利用相同信号控制从属芯片的数据输出操作和主芯片的数据输入操作来在芯片之间准确地传送数据。
虽然已经参照具体实施例描述了本发明，但是应当注意，本发明的实施例不是限制性的而是描述性的。此外，应当注意，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域的技术人员可以经由替换、改变和修改以各种方式来实现本发明。
例如，尽管在前述实施例中描述了独立地包括主芯片和从属芯片的半导体存储器件，但是主芯片可以像从属芯片一样包括核区域。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体存储器件，包括：
主芯片，其适于基于读取命令产生多个第一控制信号和第二控制信号；以及
多个从属芯片，每个从属芯片适于基于所述第一控制信号中对应的控制信号来锁存从包括在对应的从属芯片中的多个存储器单元读取的数据，并且将锁存的数据传送至所述主芯片，
其中，所述主芯片基于所述第一控制信号来锁存从所述从属芯片传送的数据，而基于所述第二控制信号输出锁存在所述主芯片中的数据。
技术方案2.如技术方案1所述的半导体存储器件，其中，所述主芯片包括：
控制信号发生块，其适于基于所述读取命令产生所述第一控制信号和所述第二控制信号；
信号组合块，其适于对所述第一控制信号进行组合且输出组合信号；以及
第一管道锁存块，其适于基于所述组合信号来锁存从所述从属芯片传送的数据，而基于所述第二控制信号输出锁存在所述第一管道锁存块中的数据。
技术方案3.如技术方案2所述的半导体存储器件，其中，所述从属芯片中的每个包括：
第二管道锁存块，其适于基于对应的第一控制信号来锁存从包括在对应的从属芯片中的存储器单元读取的数据，并且输出锁存在所述第二管道锁存块中的数据。
技术方案4.如技术方案3所述的半导体存储器件，其中，所述主芯片的所述第一管道锁存块和所述从属芯片中每个的所述第二管道锁存块包括多个锁存电路，并且包括在所述第二管道锁存块中的锁存电路的数目与包括在所述第一管道锁存块中的锁存电路的数目成反比。
技术方案5.如技术方案2所述的半导体存储器件，其中，所述控制信号发生块根据列地址选通延时产生所述第一控制信号和所述第二控制信号。
技术方案6.如技术方案1所述的半导体存储器件，其中，所述从属芯片层叠在所述主芯片的上部中。
技术方案7.如技术方案6所述的半导体存储器件，其中，所述从属芯片具有穿通硅通孔，所述数据经由所述穿通硅通孔传送至所述主芯片。
技术方案8.一种半导体存储器件，包括：
多个层叠的存储芯片，每个存储芯片适于响应于读取命令来从包括于其中的多个存储器单元读取数据，以及响应于多个第一控制信号中对应的控制信号来输出读取的数据，
其中，所述存储芯片之中的第一存储芯片包括：
控制信号发生块，其适于基于所述读取命令产生所述第一控制信号和第二控制信号；以及
第一管道锁存块，其适于基于所述第一控制信号来锁存从所述存储芯片输出的数据，而基于所述第二控制信号将锁存的数据输出至数据焊盘。
技术方案9.如技术方案8所述的半导体存储器件，其中，所述第一存储芯片还包括：
信号组合块，其适于对所述第一控制信号进行组合，并且将组合的信号传送至所述第一管道锁存块。
技术方案10.如技术方案8所述的半导体存储器件，其中，所述存储芯片中的每个包括：
第二管道锁存块，其适于锁存读取的数据，以及基于对应的第一控制信号输出锁存在所述第二管道锁存块中的数据。
技术方案11.如技术方案10所述的半导体存储器件，其中，所述第一管道锁存块和所述第二管道锁存块包括多个锁存电路，并且包括在所述第二管道锁存块中的锁存电路的数目与包括在所述第一管道锁存块中的锁存电路的数目成反比。
技术方案12.如技术方案8所述的半导体存储器件，其中，所述控制信号发生块根据列地址选通延时产生所述第一控制信号和所述第二控制信号。
技术方案13.如技术方案8所述的半导体存储器件，其中，所述存储芯片具有穿通硅通孔，所述数据经由所述穿通硅通孔传送。

Claims (10)

1.一种半导体存储器件，包括：
主芯片，其适于基于读取命令产生多个第一控制信号和第二控制信号；以及
多个从属芯片，每个从属芯片适于基于所述第一控制信号中对应的控制信号来锁存从包括在对应的从属芯片中的多个存储器单元读取的数据，并且将锁存的数据传送至所述主芯片，
其中，所述主芯片基于所述第一控制信号来锁存从所述从属芯片传送的数据，而基于所述第二控制信号输出锁存在所述主芯片中的数据。
2.如权利要求1所述的半导体存储器件，其中，所述主芯片包括：
控制信号发生块，其适于基于所述读取命令产生所述第一控制信号和所述第二控制信号；
信号组合块，其适于对所述第一控制信号进行组合且输出组合信号；以及
第一管道锁存块，其适于基于所述组合信号来锁存从所述从属芯片传送的数据，而基于所述第二控制信号输出锁存在所述第一管道锁存块中的数据。
3.如权利要求2所述的半导体存储器件，其中，所述从属芯片中的每个包括：
第二管道锁存块，其适于基于对应的第一控制信号来锁存从包括在对应的从属芯片中的存储器单元读取的数据，并且输出锁存在所述第二管道锁存块中的数据。
4.如权利要求3所述的半导体存储器件，其中，所述主芯片的所述第一管道锁存块和所述从属芯片中每个的所述第二管道锁存块包括多个锁存电路，并且包括在所述第二管道锁存块中的锁存电路的数目与包括在所述第一管道锁存块中的锁存电路的数目成反比。
5.如权利要求2所述的半导体存储器件，其中，所述控制信号发生块根据列地址选通延时产生所述第一控制信号和所述第二控制信号。
6.如权利要求1所述的半导体存储器件，其中，所述从属芯片层叠在所述主芯片的上部中。
7.如权利要求6所述的半导体存储器件，其中，所述从属芯片具有穿通硅通孔，所述数据经由所述穿通硅通孔传送至所述主芯片。
8.一种半导体存储器件，包括：
多个层叠的存储芯片，每个存储芯片适于响应于读取命令来从包括于其中的多个存储器单元读取数据，以及响应于多个第一控制信号中对应的控制信号来输出读取的数据，
其中，所述存储芯片之中的第一存储芯片包括：
控制信号发生块，其适于基于所述读取命令产生所述第一控制信号和第二控制信号；以及
第一管道锁存块，其适于基于所述第一控制信号来锁存从所述存储芯片输出的数据，而基于所述第二控制信号将锁存的数据输出至数据焊盘。
9.如权利要求8所述的半导体存储器件，其中，所述第一存储芯片还包括：
信号组合块，其适于对所述第一控制信号进行组合，并且将组合的信号传送至所述第一管道锁存块。
10.如权利要求8所述的半导体存储器件，其中，所述存储芯片中的每个包括：
第二管道锁存块，其适于锁存读取的数据，以及基于对应的第一控制信号输出锁存在所述第二管道锁存块中的数据。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106782665A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件及包括其的半导体存储系统
CN112102862A (zh) * 2020-09-22 2020-12-18 武汉新芯集成电路制造有限公司 芯片结构、数据读取处理方法及芯片结构制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150006467A (ko) * 2012-06-07 2015-01-16 후지쯔 가부시끼가이샤 선택적으로 메모리의 리프레시를 행하는 제어 장치
KR102252786B1 (ko) * 2014-09-24 2021-05-17 에스케이하이닉스 주식회사 멀티 칩 패키지
US10642513B2 (en) * 2015-09-11 2020-05-05 Sandisk Technologies Llc Partially de-centralized latch management architectures for storage devices
KR20170079544A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈
KR102573131B1 (ko) * 2016-07-04 2023-09-01 에스케이하이닉스 주식회사 고속 데이터 전송을 위한 메모리 장치
KR102467698B1 (ko) * 2016-07-26 2022-11-16 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
KR20220085271A (ko) * 2020-12-15 2022-06-22 에스케이하이닉스 주식회사 파이프 래치 회로, 그의 동작 방법, 및 이를 포함한 반도체 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6571346B1 (en) * 1999-11-05 2003-05-27 International Business Machines Corporation Elastic interface for master-slave communication
US20110188331A1 (en) * 2010-01-29 2011-08-04 Hynix Semiconductor Inc. Semiconductor apparatus
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件
CN102385911A (zh) * 2010-09-03 2012-03-21 三星电子株式会社 半导体存储器件
US20130258788A1 (en) * 2012-03-29 2013-10-03 C/O Elpida Memory, Inc. Semiconductor device having plural chip connected to each other
US20140063990A1 (en) * 2012-08-30 2014-03-06 SK Hynix Inc. Multi-chip semiconductor apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
KR101046272B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
KR101124251B1 (ko) * 2010-07-07 2012-03-27 주식회사 하이닉스반도체 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6571346B1 (en) * 1999-11-05 2003-05-27 International Business Machines Corporation Elastic interface for master-slave communication
US20110188331A1 (en) * 2010-01-29 2011-08-04 Hynix Semiconductor Inc. Semiconductor apparatus
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件
CN102385911A (zh) * 2010-09-03 2012-03-21 三星电子株式会社 半导体存储器件
US20130258788A1 (en) * 2012-03-29 2013-10-03 C/O Elpida Memory, Inc. Semiconductor device having plural chip connected to each other
US20140063990A1 (en) * 2012-08-30 2014-03-06 SK Hynix Inc. Multi-chip semiconductor apparatus

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106782665A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件及包括其的半导体存储系统
CN106782665B (zh) * 2015-11-23 2020-07-14 爱思开海力士有限公司 层叠存储器件及包括其的半导体存储系统
CN112102862A (zh) * 2020-09-22 2020-12-18 武汉新芯集成电路制造有限公司 芯片结构、数据读取处理方法及芯片结构制造方法
CN112102862B (zh) * 2020-09-22 2023-03-07 武汉新芯集成电路制造有限公司 芯片结构、数据读取处理方法及芯片结构制造方法

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