CN105793928A - 具有可配置引脚的三维nor闪存存储器系统 - Google Patents

具有可配置引脚的三维nor闪存存储器系统 Download PDF

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Abstract

本发明公开了一种三维NOR闪存存储器系统。所述系统任选地包括可配置的标准引脚、可配置的输出缓冲器和可配置的输入缓冲器。

Description

具有可配置引脚的三维NOR闪存存储器系统
技术领域
本发明公开了一种具有适于3D存储器系统的可配置引脚的三维(3D)NOR闪存存储器系统。
背景技术
使用浮栅来在其上存储电荷的闪存存储器单元和形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或层叠栅类型的。
一种现有技术的非易失性存储器单元10在图1中示出。分裂栅超快闪(SuperFlash,SF)存储器单元10包括第一导电类型（诸如P型）的半导体衬底4。衬底1具有在其上形成第二导电类型（诸如N型）的第一区2（也称为源极线SL）的表面。也具有第二导电类型（诸如N型）的第二区3（也称为漏极线）形成在衬底1的该表面上。沟道区4位于第一区2和第二区3之间。位线(BL)9连接到第二区3。字线(WL)8（也称为选择栅）被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG)5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG)7（也称为控制栅）位于浮栅5上方并与其绝缘。擦除栅(EG)6在第一区2上方并与浮栅5和耦合栅7相邻，且与该浮栅和该耦合栅绝缘。擦除栅6也与第一区2绝缘。
用于现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheimtunnelingmechanism)，借助在其他端子等于零伏特的同时在擦除栅EG6上施加高电压来擦除单元10。电子从浮栅FG5隧穿到擦除栅EG6中，导致浮栅FG5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制，借助在耦合栅CG7上施加高电压、在源极线SL2上施加高电压、在擦除栅EG6上施加中等电压以及在位线BL9上施加编程电流，来对单元10编程。流经字线WL8与浮栅FG5之间的间隙的一部分电子获得足够的能量而注入浮栅FG5之中，导致浮栅FG5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
在编程中，可通过在位线BL9上施加抑制电压来抑制单元10（例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程）。单元10在USP7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
在其他技术领域中还已知三维集成电路结构。一种方法是堆栈两个或更多个单独封装的集成电路芯片，并以允许对芯片进行协调管理的方式来结合所述芯片的导线。另一种方法是在单个封装内堆栈两个或更多个管芯。
然而，迄今为止，现有技术尚未包括涉及闪存存储器的三维结构。
发明内容
上述需求通过涉及闪存存储器阵列和相关联电路的三维布置的多个实施例来满足。这些实施例可保证物理空间利用、制造复杂性、功率使用、热特性和成本方面的效率。
在一个实施例中，提供与三维闪存存储器装置一起使用的可配置引脚。
在另一个实施例中，提供与三维闪存存储器装置一起使用的可配置输出缓冲器。
在另一个实施例中，提供与三维闪存存储器装置一起使用的可配置输出缓冲器。
在另一个实施例中，提供与三维闪存存储器装置一起使用的可配置输入缓冲器。
在另一个实施例中，闪存存储器装置是串行NOR产品类型，诸如超快闪串行SPISST25VF016B或串行四I/OSST26VF064B或其他串行NOR产品类型。在一个实施例中，闪存存储器装置是超快闪并行NOR产品类型，诸如并行MPFSST38VF640xB或其他并行NOR产品类型。
附图说明
图1是本发明可应用到的现有技术的非易失性存储器单元的横截面视图。
图2示出了现有技术的二维闪存存储器系统布局。
图3示出了三维闪存存储器系统实施例内的第一管芯。
图4示出了三维闪存存储器系统实施例内的第二管芯。
图5示出了另一三维闪存存储器系统实施例内的第一管芯。
图6示出了三维闪存存储器系统实施例内的第二管芯。
图7示出了可在三维闪存存储器系统实施例中使用的任选的外围快闪控制管芯。
图8示出了与包含闪存存储器阵列的管芯一起使用的辅助电路的实施例。
图9示出了控制电路的实施例。
图10示出了可在三维闪存存储器系统实施例中使用的感测系统。
图11示出了可在三维闪存存储器系统实施例中使用的TSV设计。
图12示出了可在三维闪存存储器系统实施例中使用的感测电路设计。
图13示出了可在三维闪存存储器系统实施例中使用的源极跟随器TSV缓冲电路设计。
图14示出了可在三维闪存存储器系统实施例中使用的高电压电路设计。
图15示出了可在三维闪存存储器系统实施例中使用的闪存扇区架构。
图16示出了可在三维闪存存储器系统实施例中使用的EEPROM仿真器存储器扇区架构。
图17示出了三维闪存存储器系统的另一个实施例。
图18示出了三维闪存存储器系统的另一个实施例。
图19示出了三维闪存存储器系统的另一个实施例。
图20示出了在三维闪存存储器系统内的高电压电源的实施例。
图21示出了用于三维闪存存储器系统的可配置引脚。
图22示出了用于三维闪存存储器系统的可配置输出缓冲器。
图23示出了用于三维闪存存储器系统的可配置输出缓冲器。
图24示出了用于三维闪存存储器系统的可配置输入缓冲器。
图25示出了三维闪存存储器系统的输出级。
具体实施方式
图2示出了二维现有技术闪存存储器系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使管芯12的其他组件通常与焊线（未示出）之间能够电连通的垫35和垫80，所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚（未示出）或封装凸块；用于为系统提供正负电压源的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟逻辑65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，它们分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的行；列译码器55和列译码器56，它们分别用于访问存储器阵列15和存储器阵列20的将要读取或写入的列；电荷泵电路50和电荷泵电路51，它们分别用于提供用于存储器阵列15和存储器阵列20的读取和写入操作的升高电压；用于读取和写入操作的、由存储器阵列15和存储器阵列20共享的高电压驱动电路30；在读取和写入操作期间由存储器阵列15使用的高电压驱动电路25，以及在读取和写入操作期间由存储器阵列20使用的高电压驱动电路26；以及位线抑制电压电路40和位线抑制电压电路41，它们分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。值得注意的是，该现有技术设计是二维的。
图3示出了三维闪存存储器系统实施例中的第一管芯。管芯100包括许多之前在图2中所示的相同组件。在本文所讨论的两个或更多个附图中所共有的结构在组件编号中被赋予相同的最后两位数。例如，图3中的阵列115对应于图2中的阵列15。为了效率起见，图3的描述将着重于尚未描述的组件。
管芯100包括TSV（硅穿孔）185和TSV195以及测试垫块TPAD135。TSV为现有技术中的已知结构。TSV是通过硅晶片或管芯并连接处于集成电路封装内不同管芯或层中的电路的电连接。TSV185包括多个导体186a1…186ai。TSV195包括多个导体196a1…196ak。导体186a1…186ai和导体196a1…196ak由不导电材料诸如模制塑料围绕。
TSV185和TSV195在策略上设置在远离快闪阵列115和120预定距离（例如，30μm）的位置，以避免可能会影响快闪阵列115和120的干扰或源自TSV加工的其他问题（诸如机械应力）。这种TSV设置策略适用于本文所讨论的利用TSV的其他实施例。导体186a1…186ai和导体196a1…196ak通常各自具有几十毫欧姆的电阻和50-120毫微微法拉的电容。
测试垫块TPAD135包括探针垫（例如，供测试器电触及晶片的垫开口）和3D管芯界面测试电路，并且被测试器用于测试管芯100以判定其是否为良好的管芯。这样的测试可包括TSV连接性测试，其涉及在3D堆栈之前测试TSV。该测试可作为预接合测试的一部分执行。JTAG测试标准设计（联合测试工作组，也称为IEEE1149.1标准测试访问端口和裕量扫描架构）测试方法可通过TPAD135运用于测试。TSV185和195（以及类似地，在其他实施例中所述的其他TSV）也可用来测试，以在制造期间区分良好管芯和不良管芯。在此情况下，可在同一时间由测试器通过一个大小为约40-50μm的工具来测试多个TSV导体。
仍参见图3，任选地，管芯115可为主要存储器阵列，而管芯120为冗余存储器阵列。
图4示出了三维闪存存储器系统实施例中用于与图3所示的管芯100结合使用的第二管芯。管芯200包括许多之前在图2中所示的相同组件。同样，为了效率起见，图4的描述将着重于尚未描述的组件。
管芯200包括TSV185和之前在图3中所示的TSV，以及TPAD235。TSV185和TSV195使管芯100和管芯200中的某些元件能够经由导体186a1…186ai和导体196a1…196ak彼此电连接。如之前参考图3对测试垫TPAD135所述，测试垫TPAD235被测试器用于在3D堆栈之前进行测试，以确定管芯200是否为良好的管芯。
任选地，管芯215可为主要存储器阵列，而管芯220为冗余存储器阵列。
因为管芯200和管芯100在位置上彼此紧邻，并可经由TSV185和TSV195连通，所以管芯200能够与管芯100共享某些电路块。具体地讲，管芯200被配置成通过TSV185和TSV195使用管芯100内的电荷泵电路150和151、模拟电路165、控制逻辑170和高电压电路175。管芯200因此不需要包含其自身版本的那些电路块。这导致在物理空间、制造复杂性和热性能方面具有效率。任选地，管芯100可被视为“主”快闪管芯，而管芯200可被视为“从属”快闪管芯。
图5示出了三维闪存存储器系统的另一个实施例中的第一管芯，而图6示出了该实施例中的第二管芯。除了管芯300不具有电荷泵电路或高电压电路之外，图5中所示的管芯300类似于图3中所示的管芯100。除了管芯400不具有感测电路之外，图6中所示的管芯400类似于图4中所示的管芯200。管芯300和管芯400经由TSV385和TSV386耦合。TSV385包括导体386a1…386ai，而TSV386包括导体396a1…396ai。任选地，管芯315可为主要存储器阵列，而管芯320为冗余存储器阵列，并且/或者管芯415可为主要存储器阵列，而管芯420为冗余存储器阵列。测试垫TPAD335和435被测试器用于在3D堆栈之前确定管芯300和管芯400是否为良好的管芯。
图7示出了与在本文所讨论的任何实施例一起使用的任选外围快闪控制管芯。管芯500包含用于辅助其他管芯执行闪存存储器系统的功能的电路。管芯500包括TSV585、TSV595和测试垫TPAD535。TSV585包括导体586a1…586ai，而TSV386包括导体596a1…596ak。管芯500包括模拟逻辑565、控制逻辑570和高电压电路545。管芯500可与管芯200、管芯300和/或管芯400结合使用，以提供电路块，用于与物理上不存在于这些管芯内的那些管芯一起使用。这通过TSV585和TSV586来实现。本领域的普通技术人员应当理解，尽管编号不同，但TSV585和TSV586可以为之前参考其他管芯所述的相同TSV。测试垫TPAD535被测试器用于在3D堆栈之前测试管芯500，以判定其是否为良好的管芯。
图8示出了与本文所讨论的任何实施例一起使用的电荷泵管芯。管芯601包含电荷泵电路602，以生成其他管芯执行闪存存储器擦除/编程/读取操作所需的电压。管芯601包括TSV695。TSV695包括导体696a1…696ak。管芯601可通过TSV695与其他管芯结合使用。本领域的普通技术人员应当理解，尽管编号不同，但TSV695可为之前参考其他管芯所述的相同TSV。测试垫TPAD635被测试器用于在3D堆栈之前确定管芯601是否为良好的管芯。
在图3、图5和图7中所示的模拟电路165、365和565可在存储器系统内提供许多功能，包括：制造过程中的晶体管修调、修调过程的温度感测、定时器、振荡器和电压源。
在图3、图4和图5中所示的感测电路160、260和360可包括用于感测操作的许多组件，包括感测放大器、晶体管修调电路（利用模拟电路165、365和/或565所执行的晶体管修调过程所生成的修调信息）温度传感器、基准电路和基准存储器阵列。任选地，管芯可包括所有这些类别的电路中的一些电路。例如，管芯可仅包括感测放大器。
图9示出了用于控制逻辑170、370和570的任选的实施例，示为逻辑块600。逻辑块600任选地包括上电唤回控制器610、第一管芯冗余电路620、第二管芯冗余电路630、冗余控制器640、冗余比较器650、EEPROM仿真器660、扇区大小M仿真器670，以及扇区大小N仿真器680。
上电唤回控制器610管理闪存存储器系统的启动，包括执行内建自测试功能。其还获取在制造过程中所生成的用于晶体管修调的配置数据。
第一管芯控制电路620存储第一管芯阵列中在上电或操作期间被确定为故障或存在错误的存储器单元的列表。第一管芯控制电路620将此信息存储在非易失性存储器中。第一管芯控制电路620还存储在制造和测试阶段中所生成的晶体管修调数据。在上电后，上电唤回控制器610将从第一管芯控制电路620检索不良存储器单元的列表，而冗余控制器640之后会将不良存储单元映射到用于冗余（以及良好的）单元的地址，使得所有对于不良单元的访问将反而被导向至良好的单元。
第一管芯控制电路620还存储在制造或测试过程中所生成的第一管芯的修调信息。用于补偿集成电路中的制造变化性的晶体管修调技术在本领域中是已知的。
第一管芯控制电路620也执行内建自测试。在转让给共同受让人的美国专利申请10/213,243、美国专利6,788,595、“EmbeddedRecallApparatusandMethodinNonvolatileMemory”（非易失性存储器中的嵌入式唤回设备和方法）（“’595专利”）中公开了一种类型的测试，该专利以引用方式并入本文。’595专利公开了存储器阵列中和寄存器中预定位的模式的存储。在启动过程中，将来自存储器阵列的位与寄存器中的位进行比较。此过程重复到出现设定数量的“通过”或“失败”为止。该测试的目的是验证存储器阵列的不同部分。如果识别出任何故障，可将相关的单元添加到“不良”单元的列表中。
第二管芯控制电路630执行与第一管芯冗余电路620相同的功能，但是针对的是第二管芯。本领域的普通技术人员应当理解，诸如第一管芯控制电路620和第二管芯控制电路630的控制电路可用于存储器系统中的每个额外的管芯。
在上文已讨论的冗余控制器640将不良存储单元映射到用于良好存储单元的地址，使得这些不良存储单元在正常操作期间将不再被使用。冗余比较器640实时地将传入地址与数个已存储的不良地址进行比较，以判定是否需要替换编址的存储器单元。任选地，冗余控制器640和冗余比较器650可被一个以上的管芯共享。
EE仿真器控制器660使存储器系统能够仿真EEPROM。例如，EEPROM通常利用少量字节的某一扇区大小的存储器，诸如每个扇区8个字节（或16,32,64个字节）。物理闪存存储器阵列将包含数千个行和列。EE仿真器控制器660可将阵列划分成大小为8或64个字节的多个组（或无论任何所需的扇区大小均可），并可为大小为8或64个字节的每个集合指定扇区号。之后，EE仿真器控制器660可接收旨在用于EEPROM的指令，并且可通过将EEPROM扇区标识符转换为可与管芯内的阵列一起使用的行号和列号，来对快闪阵列执行读取或写入操作。这样，系统便可仿真EEPROM的操作。
扇区大小N控制器670使存储器系统能够在大小为N个字节的扇区上操作。扇区大小N控制器660可将阵列划分成大小为N个字节的多个集合，并且可为大小为N个字节的每个集合指定扇区号。之后，扇区大小N控制器670可接收旨在用于一个或多个大小为N个字节的扇区的指令，并且系统可通过将扇区标识符转换为可与管芯内的阵列一起使用的行号和列号，来执行读取或写入操作。
扇区大小M控制器680使存储器系统能够在大小为M个字节的扇区上操作。扇区大小M控制器680可将阵列划分成大小为M个字节的多个集合，并且可为大小为M个字节的每个集合指定扇区号。之后，扇区大小M控制器680可接收旨在用于一个或多个大小为M个字节的扇区的指令，并且系统可通过将扇区标识符转换为可与管芯内的阵列一起使用的行号和列号，来执行读取或写入操作。
本领域的普通技术人员应当认识到，可利用多个扇区大小控制器来仿真各种大小的扇区。
所公开的实施例的一个优点是具有处理对不同大小的扇区的读取和写入请求的能力。例如，一个阵列可专门用于处理对每个扇区大小为2K个字节的扇区的读取和写入请求，而另一个阵列可专门用于处理对每个扇区大小为4K个字节的扇区的读取和写入请求。这将允许单个闪存存储器系统仿真多种类型的传统存储器系统，诸如RAM、ROM、EEROM、EEPROM、EPROM、硬盘驱动器，以及其他装置。
所公开的实施例的另一个优点在于可使用不同的工艺来制造不同的管芯。例如，管芯100可用第一半导体工艺（诸如40nm）制造，而管芯200可用第二半导体工艺（诸如65nm）制造。因为管芯500不包含任何存储器阵列，所以其可任选地使用针针对模拟逻辑优化的半导体工艺（诸如130nm）来制造。
图10示出了可在本文所述的三维闪存存储器系统实施例中使用的感测系统1100。感测系统1100包括SF（超快闪分裂栅技术，诸如图1中所描述的存储器单元）嵌入式基准阵列1110、基准读出电路1120、读取裕量裕量修调电路1130、温度传感器1140、感测放大器1150和感测放大器1160。在一个实施例中，感测放大器1160实施在管芯200和300上，而图10中所示的其余电路块实施在管芯100上。
SF嵌入式基准阵列1110提供生成用来比较数据电平（由数据存储器单元生成）的基准电平所需的基准单元。基准电平由基准读出电路1120生成。所述比较由感测放大器1150完成，其输出信号为DOUT1152。读取裕量修调电路1130用于将基准电平调整到确保数据存储器单元针对PVT（工艺、电压和温度）变化和应力条件的完整性所需的不同电平。需要使用温度传感器1140来对三维闪存存储器系统的垂直管芯堆栈中不同管芯的温度梯度进行补偿。因为电路块1110、1120、1130、1140制造在一个主管芯（例如，管芯100）上，所以三维闪存操作所需的负担和功率较少。该感测架构在不牺牲性能的情况下节省了功率和面积。
图11示出了针对临界信号的TSV屏蔽设计1200，旨在最大程度降低噪声冲击。1200TSV屏蔽设计包括针对临界信号（如用于路由读取信号路径）的TSV1296a，诸如针对图10中的信号1122IREF和信号1152DOUTx，或针对诸如图4中的感测160的输出的信号或图6中的块455的信号。其他临界信号包括地址线、时钟和控制信号。TSV1296b充当TSV1296a的屏蔽信号线，以最大程度减少其他信号对TSV1296a的串扰，以及避免从TSV1296a投射至其他TSV的噪声。
图12示出了可在三维闪存存储器系统实施例中使用的感测电路1250。感测电路1250包括负载（提升）PMOS晶体管1252、级联本征NMOS晶体管1254（具有约0V的阈值电压）、位线偏压NMOS晶体管1256，以及位线偏压电流源1260。或者，负载PMOS晶体管1252可用电流源、本征NMOS晶体管或电阻器来替代。或者，不采用电流源1260和NMOS晶体管1256，可使用NMOS晶体管1254的栅极上的偏压来确定位线BLIO1258上的偏压。位线BLIO1258（NMOS1254的源极）通过y译码器和存储器阵列（例如，类似于图4中的ymux（y多路复用器）255和阵列215）耦合到存储器单元。被感测的节点SOUT1262耦合到差动放大器1266。基准SREF1264耦合到差动放大器1266的另一个端子。感测放大器输出SAOUT1268为差动放大器1266的输出。如所划分，感测电路1250用于通过级联晶体管1254驱动TSV寄生电容1259（其来自用于在3D堆栈中将一个管芯连接到下一个管芯的TSV）。由于被感测的节点SOUT1262并不直接见到TSV寄生电容1259，因此这样的布置使感测速度损失最大程度地降低。
图13示出了可在三维闪存存储器系统实施例中使用的源极跟随器TSV缓冲电路1350。源极跟随器TSV缓冲电路1350用于驱动TSV连接。TSV缓冲器包括本征（阈值电压约0V）NMOS晶体管1352和电流源1354。电路1350在一个实施例中用于感测电路260（图3）、感测电路360（图4）、ymux电路455（图6）的输出，以跨管芯堆栈驱动TSV。电路1350也可用于其他模拟信号，诸如带隙基准电压。
图14示出了可在三维闪存存储器系统实施例中使用的模拟高电压(HV)系统1300。模拟HV系统1300包括带隙基准块1310、定时器块1320、高电压生成HVGEN1330、HV修调HVTRIM1340，以及温度感测块TEMPSEN1350。TEMPSEN1350用于通过根据每个管芯温度而调整高电压来补偿3D管芯堆栈的温度梯度。HVTRIM1340用于修调高电压电平，以补偿堆栈中的每个管芯的工艺变化。
模拟HV系统1300还包括分别用于VWLRD/VWLP/VWLE/VWLSTS（字线读取/编程/擦除/应力）的模拟HV电平字线驱动器1360a-d。模拟HV系统1300还包括分别用于VCGRD/VCGP/VCGE/VCGSTS（控制栅读取/编程/擦除/应力）的模拟HV电平控制栅驱动器1365a-d。模拟HV系统1300还包括分别用于VEGRD/VEGP/VEGE/VEGSTS（擦除栅读取/编程/擦除/应力）的模拟HV电平擦除栅驱动器1370a-d。模拟HV系统1300还包括分别用于VSLRD/VSLP/VSLE/VSLSTS（源极线读取/编程/擦除/应力）的模拟HV电平源极线驱动器1375a-d。模拟HV系统1300还包括分别用于多路复用输入电平VINRD/VINP/VINE/VINSTS（输入线读取/编程/擦除/应力）的模拟HV电平驱动器1390。模拟HV系统1300还包括分别用于将输入电平VSLRD/VSLP/VSLE/VSLSTS（输入线读取/编程/擦除/应力）多路复用至源极线供应电路1385VSLSUP的输入的模拟HV电平驱动器1380。
在一个实施例中，电路块1310-1350实施在主SF管芯100（图3）上或在外围快闪控制管芯500（图7）上。在另一个实施例中，电路块1360a-d/1365a-d/1370a-d/1375a-d实施在诸如管芯100（图3）的主快闪管芯上，或在外围快闪控制管芯500（图7）上。在另一个实施例中，电路块1380/1385/1390实施在诸如管芯300（图5）的从属快闪管芯上。
图15示出了可在三维闪存存储器系统实施例中使用的闪存存储器扇区架构1400。扇区架构1400包括被布置成位线（列）和行的多个存储器单元1410。存储器单元1410如同图1中的存储器单元10。扇区架构包括快闪扇区1420，其包括8个字线WL0-71430-1437、2K个位线0-20471470-1至1470-N、一个CG线1440a（连接扇区1420中的所有存储器单元1410的所有CG端子）、一个SL线1460a（连接扇区1420中的所有存储器单元1410的所有SL端子）、一个EG线1450a（连接扇区1420中的所有存储器单元1410的所有EG端子）。因此，扇区1420中存在2K个字节的存储器单元1410。通过使用更多或更少数量的字线和更多或更少数量的位线可实施每个扇区不同的字节数，诸如8个字线和4K个位线（每个扇区4K个字节）。可通过在水平方向横跨共享所有字线在水平方向上布置多个扇区1420。可通过垂直共享所有位线来垂直平铺多个扇区1420，以增加阵列密度。
图16示出了可在三维闪存存储器系统实施例中使用的EE仿真器扇区架构1500。扇区架构1400包括被布置成位线（列）和行的多个存储器单元1510。存储器单元1510如同图1中的存储器单元10。EE仿真器扇区架构包括快闪EE仿真器扇区1515，该快闪EE仿真器扇区包括2个字线WL0-11530-1531、256个位线0-2551570-1至1570-N、一个CG线1540a（连接扇区1515中的所有存储器单元1410的所有CG端子）、一个SL线1560（连接扇区1515中的所有存储器单元1410的所有SL端子）、一个EG线1550a（连接扇区1420中的所有存储器单元1510的所有EG端子）。因此，EE仿真器扇区1515中存在64个字节的存储器单元1510。通过使用较少数量的字线和较少数量的位线可实施每个EE仿真器扇区较少的字节数，诸如1个字线和64个位线（每个EE仿真器扇区8个字节）。可通过垂直共享所有位线来垂直平铺快闪EE仿真器扇区1515，以构成平面阵列1520。平面阵列1520水平平铺，以制成将在水平上共享所有字线的多个平面阵列。
另一个实施例在图17中示出。集成电路700包括多个管芯。在该例子中，集成电路700包括管芯710、管芯720、管芯730、管芯740和管芯750。管芯710使用倒装芯片连接780安装在衬底760上。衬底760连接到封装凸块790，该封装凸块可被集成电路700外部的装置用来访问集成电路700。TSV785将不同的管芯连接在一起。TSV785的第一子集将管芯710、管芯720、管芯740和管芯750连接在一起，而TSV785的第二子集将管芯710、管芯720和管芯730连接在一起。TSV785之内是用于连接到管芯的微凸块770。管芯730和管芯740位于集成电路700内的相同“层级”或维度中。
在基于此实施例的一个例子中，管芯710为MCU（微控制器）管芯、CPU（中央处理单元）管芯或GPU（图形处理单元）管芯，管芯720为主快闪管芯，管芯740为从属快闪管芯，管芯750为RAM管芯，而管芯730为外围快闪控制管芯或电荷泵管芯。
所公开的实施例的另一个优点在于可使用不同的工艺来制造不同的管芯。例如，管芯710可用第一半导体工艺（诸如14nm）制造，而管芯720/740可用第二半导体工艺（诸如40nm）制造。因为管芯730不包含任何存储器阵列，所以其可任选地使用针对模拟逻辑优化的半导体工艺（诸如65nm）来制造。
另一个实施例在图18中示出。集成电路800包括多个管芯。在该例子中，集成电路800包括管芯810、管芯820、管芯830、管芯840和管芯850。管芯850使用倒装芯片连接880安装在衬底860上。衬底860连接到封装凸块890，该封装凸块可被集成电路800外部的装置用来访问集成电路800。TSV885的子集将管芯810、管芯830、管芯840和管芯850连接在一起，而TSV885的第二子集将管芯810和管芯820连接在一起。TSV885之内是用于连接到管芯的微凸块870。
在基于此实施例的一个例子中，管芯810为主快闪管芯，管芯830/840/850为从属快闪管芯，而管芯820为外围快闪控制管芯或电荷泵管芯。
另一个实施例在图19中示出。集成电路900包括多个管芯。在该例子中，集成电路900包括管芯910、管芯920、管芯930、管芯940、管芯950和管芯960。管芯910和950使用倒装芯片连接990安装在衬底970上。管芯910和950通过硅插入器980连接在一起。衬底970连接到封装凸块995，该封装凸块可被集成电路900外部的装置用来访问集成电路900。TSV985的第一子集将管芯910、管芯920、管芯930和管芯940连接在一起，而TSV985的第二子集将管芯950和管芯960连接在一起。TSV985之内是用于连接到管芯的微凸块970。
在基于此实施例的一个例子中，管芯910为主快闪管芯，管芯920/930/940为从属快闪管芯，而管芯950/960为外围快闪控制管芯。
力感测高电压电源的实施例在图20中示出。集成电路1000包括多个管芯。在该例子中，集成电路1000包括管芯1010、管芯1020至管芯1030（其中管芯1020与管芯1030之间包含任何数量的管芯）（其中在管芯1020与管芯1030之间的其他任选的管芯未示出）。管芯1010包含高电压电源1011，其将高电压输出输送（迫使）到管芯1010、1020、或1030。TSV1085连接管芯1010、管芯1020和管芯1030。高电压电源1011通过TSV1085连接到管芯1020和管芯1030。装置1021，其任选地可包括开关，用于通过以下方式来控制从高电压电源1011到管芯1020的功率配给：使在管芯1020处的高电压输出能够反馈到管芯1010上的高电压电源1011的输入（这意味着高电压1011通过开关1021来感测管芯1020上的高电压输出上的电压，以便在管芯1020处输送正确的电压）。
类似地，高电压电源1011通过TSV1085连接到管芯1030。装置1031，其任选地可包括开关，用于通过以下方式来控制从高电压电源1011到管芯1030的功率配给：使在管芯1030处的高电压输出能够反馈到管芯1010上的高电压电源1011的输入（这意味着高电压1011通过开关1031来感测管芯1030上的高电压输出上的电压，以便在管芯1030处输送正确的电压）。
高电压电源1011可例如用作图1中所示的存储器单元10的供电端子SL2的电源，并且用于阵列115/120/215/220/315/330/415/420中。或者，其可为图1中的存储器单元10的所有端子WL8、CG7、EG6、BL9、SL2和衬底1提供功率，并且用于存储器阵列115/120/215/220/315/330/415/420中。
包含集成电路700、800和/或900的一个实施例是并行操作的方法。例如，主管芯720/810/910上的控制电路可使不同的快闪管芯能够并行操作，诸如分别地，在其他快闪管芯740正在编程/读取/编程的同时管芯720正在读取/编程/擦除，反之亦然。
包含集成电路700、800和/或900的另一个实施例是IO宽度配置的方法，其中系统确定在读取或编程操作中可由管芯提供多少个IO位。例如，在不同快闪管芯的读取或编程操作中，主管芯720/810/910上的控制电路可诸如通过合并各个管芯的IO宽度来扩展IO宽度从而来改变IO的宽度。
包含集成电路700、800和/或900的另一个实施例是自适应温度传感器配置的方法。例如，由于不同的系统导致不同的功率消耗，从而因此引起不同的温度梯度，因此可存储每个快闪管芯的温度曲线，以补偿特定操作的管芯堆栈的温度梯度。
包含集成电路700、800和/或900的另一个实施例是TSV自测试的方法。例如，在初始配置中，利用内建TSV自测试连接性引擎来识别有缺陷的TSV并确定其是需要使用冗余TSV来修复还是应被废弃。自测试可涉及迫使在TSV连接上产生电压，并且诸如通过确定所产生的电流是否小于预定数值，来判定TSV是否为不良。自测试也可涉及迫使电流通过TSV连接，并且如果所产生的电压高于预定数值则得出结论：TSV为不良。
现在将描述一种制造3D闪存存储器装置的方法，诸如基于本文所述的实施例的3D闪存存储器装置。3D快闪工艺的形成始于各个管芯的工艺。之后，使用管芯至晶片堆栈方案或晶片至晶片堆栈方案来堆栈管芯。
对于管芯至晶片堆栈，可使用KGD（已知良好管芯）方法来测试每个管芯，以排除不良管芯。可通过VIA第一测试（在CMOS之前）、VIA中间测试（在CMOS之后且在BEOL（后端工艺）之前）或VIA最后测试（在BEOL之后）来完成TSV加工。通过在晶片上构建(TSV)开口的孔蚀刻步骤来完成TSV的加工成形。然后在开口侧形成薄衬里（例如，二氧化硅1000A）。然后，执行金属化步骤（例如，钨或Cu）以填充孔洞。在BEOL之后，将介电胶层（例如，1u厚）沉积在管芯的顶部。TSV后端加工包括薄化、背面金属成形、微凸块、钝化、切片。
管芯至晶片堆栈使用暂时性粘合。根据纵横比和TSV直径，通常将每个顶部晶片薄化至40-75μm，例如，如果TSV直径为5μm，纵横比为10，则需要50μm厚的晶片。将顶部切片管芯面朝上地通过微凸块堆栈在常规厚度的底部管芯上，接着将整个管芯堆栈通过倒装芯片凸块（C4凸块）附接到封装衬底。
对于晶片至晶片接合而言，管芯必须具有共同的大小，因此在3D管芯集成中提供较低的灵活性。TSV工艺和晶片堆栈工艺与上文所述的相似。在这种情况下，3D堆栈产率将会受到最低产率的晶片的限制。晶片至晶片堆栈通常可使用全局晶片对准来进行接合，并因此具有较高的对准公差，也具有较高的产出（因为所有的管芯堆栈均并行地进行）。
图21示出了可在如上所述的3D存储器系统中实施的存储器装置1660的可配置引脚。存储器装置1660是一种形式的超快闪串行SPI、超快闪串行SQI、超快闪并行MTP或超快闪并行MPF装置。这些装置可通过标准NOR存储器引脚接口诸如JEDEC标准引脚分配和存储器接口访问。这些标准并行NOR接口引脚包括CE#（芯片启用）、OE#（允许输出）、WE#（允许写入）、WP#（写入保护）、RST#（重置）、RY/BY#（就绪/忙）、DQ15-DQ0（数据输入输出，IO垫）、AN-A0（地址引脚）、VDD（电源）、VSS（接地）。标准串行SPI接口引脚包括SCK（串行时钟）、SI（串行数据输入）、SO（串行数据输出）、CE#（芯片启用）、WR#（写入保护）、HOLD#（保持）、VDD（电源）、VDD（接地）。标准串行SQI接口引脚包括SCK（串行时钟）、SI（串行数据输入）、SIO[3:0]（串行数据四输入输出）、CE#（芯片启用）、WR#（写入保护）、HOLD#（保持）、VDD（电源）、VDD（接地）。
一组引脚1625和控制引脚1626可从存储器装置1660的封装的外部访问。该组引脚1625通过接口1627耦接到逻辑电路1628。接口1627任选地包括如本领域已知的垫和焊线，或可包括如之前所述的TSV。逻辑电路1628包括控制块1620。控制块1620耦接到控制引脚1626和控制器1640。控制引脚1626和控制器1640各自配置逻辑电路1628以确定该组引脚1625的功能。存储器装置1660还包括存储器阵列1650。存储器阵列1650可以是二维存储器阵列或三维存储器阵列。
在一个实施例中，存储器阵列1650是二维存储器阵列。如果将控制引脚1626或控制器1640的输出设为“0”，则该组引脚1625可由逻辑电路1628配置以作为存储器装置的串行接口操作。如果将控制引脚1626或控制器1640的输出设为“1”，则该组引脚1625可由逻辑电路1628配置以作为存储器装置的并行接口操作。
在另一个实施例中，存储器阵列1650是二维存储器阵列。如果将控制引脚1626或控制器1640的输出设为“0”，则该组引脚1625可由逻辑电路1628配置以执行可访问存储器阵列1650的正常I/O引脚的功能。然而，如果将控制引脚1626或控制器1640的输出设为“1”，则该组引脚1625可由逻辑电路1628配置以执行提供对存储器装置内部信号1645的访问的功能，诸如内部地址信号、内部I/O数据、内部控制信号、内部电流偏置信号、测试模式控制信号、超快闪控制信号等。此类信号不能由现有技术的引脚访问。
在另一个实施例中，存储器阵列1650是二维存储器阵列。如果将控制引脚1626或控制器1640的输出设为“0”，则该组引脚1625可由逻辑电路1628配置以执行可访问存储器阵列1650的正常I/O引脚的功能。然而，如果将控制引脚1626或控制器1640的输出设为“1”，则该组引脚1625可用于测试目的。
在另一个实施例中，该组引脚1625被配置成作为非标准NOR存储器引脚访问。
在另一个实施例中，该组引脚1625被配置成混合串行和并行NOR存储器接口。混合串行和并行存储器接口的一个实施例是具有串行输入命令和并行输出读取的接口。
在另一个实施例中，存储器阵列1650是三维存储器阵列。如果将控制引脚1636或控制器1640的输出设为“0”，则该组引脚1625可由逻辑电路1628配置以执行存储器阵列1650的I/O引脚的功能。然而，如果将控制引脚1636或控制器1640的输出设为“1”，则该组引脚1625可由逻辑电路1628配置以执行提供对存储器装置内部信号1645的访问的功能，诸如内部地址信号、内部I/O数据、内部控制信号、内部电流偏置信号、测试模式控制信号、超快闪控制信号等。
在另一个实施例中，存储器阵列1650是三维存储器阵列。如果将控制引脚1626或控制器1640的输出设为“0”，则该组引脚1625可由逻辑电路1628配置以作为存储器阵列1650的串行接口操作。如果将控制引脚1626或控制器1640的输出设为“1”，则该组引脚1625可由逻辑电路1628配置以作为存储器阵列1650的并行接口操作。
图22示出了可配置的输出缓冲器1700。可配置的输出缓冲器1700是DQ并行引脚或SO或SIO串行引脚的输出电路的一部分。输出缓冲器通常被规定为驱动标准NOR存储器装置的30pF或100pF的输出负载。可配置的输出缓冲器1700包括耦接到转换速率控制器1720的预驱动器1710和耦接到转换速率控制器1721的预驱动器1711。转换速率控制器1720耦接到PMOS晶体管1730的栅极，并且转换速率控制器耦接到NMOS晶体管1731的栅极。晶体管1730和晶体管1731一起形成输出驱动器1760，该输出驱动器提供输出1740。转换速率控制器1720和转换速率控制器1731一起控制输出驱动器1760的转换速率。输出驱动器1760耦接到电压源1750。电压源1750可连接到不同的非标准3D存储器系统的电压源（即，不同于标准NOR存储器装置的电压源）。晶体管1730和晶体管1731任选地可通过已知的技术修调。转换速率控制器1720和转换速率控制器1721自身可由控制器1140（未示出）配置。因此，晶体管1730和晶体管1731可被配置成优化二维或三维存储器装置的性能。另外，晶体管1730和1731与转换速率控制器1720和1721一起可被配置成优化二维或三维存储器装置的性能，诸如与标准NOR存储器装置的输出负载（例如，30-100pF）相比，驱动更低的输出负载（例如0.2-2pF）。此外，对于极小的输出负载，可以禁用转换速率控制器1720和1721，即，不需要转换速率控制。
图23示出了可解除配置的输出缓冲器1800。可解除配置的输出缓冲器1800是DQ并行引脚或SO或SIO串行引脚的输出电路的一部分。可解除配置的输出缓冲器1800包括耦接到转换速率控制器1820的预驱动器1810和耦接到转换速率控制器1821的预驱动器1811。转换速率控制器1820耦接到PMOS晶体管1830的栅极，并且转换速率控制器1821耦接到NMOS晶体管1831的栅极。晶体管1830和晶体管1831一起形成输出驱动器1860。输出驱动器1860的输出提供给多路复用器1850，多路复用器由控制信号1851控制。多路复用器1850的另一个输入是预驱动器1810的输出。转换速率控制器1820和转换速率控制器1821一起控制输出驱动器1860的转换速率。晶体管1830和晶体管1831任选地可通过已知的技术修调。转换速率控制器1820和转换速率控制器1821自身可由控制器1140（未示出）配置。因此，晶体管1830和晶体管1831可被配置成优化二维或三维存储器装置的性能，诸如驱动小得多的输出负载（例如，0.2-2pF），而不是标准NOR存储器装置的30-100pF。此外，转换速率控制器1820由启用信号1822启用，并且转换速率控制器1822由启用信号1823启用。任选地，启用信号1822可关闭转换速率控制器1820，并且启用信号1823可关闭转换速率控制器1821。在这样的情形中，控制信号1851可控制多路复用器1850以输出从预驱动器1810接收的信号。这将有效地导致输入到预驱动器1810，以旁路输出驱动器1860。这在不需要标准存储器产品ESD保护的情况下（诸如JEDECESD标准，例如2KVHBM或200VMM）是尤其可取的，因为输出驱动器1860也充当ESD保护。ESD保护装置引起电容输出负载。在另一个实施例中，为3D系统配置较小的非标准ESD结构。旁路输出驱动器1860将提高系统速度。
图24示出了可配置的输入缓冲器1900。在一个实施例中，输入缓冲器1800是控制引脚（诸如CE#、WE#等）、地址引脚(AN-A0)、DQ并行引脚或SI或SIO串行引脚的输入电路的一部分。输出缓冲器1900包括耦接到预驱动器1905的预驱动器1904，预驱动器由电压源1906供电、耦接到由控制信号1912控制的开关1908。输入缓冲器1900还包括由控制信号1913控制的开关1907。预驱动器1904的输入是输入1901，并且开关1907的输入是输入1902。在该实施例中，输入1901是标准引脚的输入，并且输入1902是前述类型的TSV的输入。开关1908和1907耦接到晶体管1909的栅极和晶体管1910的栅极。晶体管1909和晶体管1910一起形成输入驱动器1920。输入驱动器1920的输出是输入信号1911。如果输入1901有效，则启用开关1908而禁用开关1907。输入1901将流过输入驱动器1920。如果输入1902有效，则启用开关1908而禁用开关1907。输入1902旁路预驱动器1904和预驱动器1905，这导致系统更快。输入1902比输入1901所需的调节更少，因为本文所述的三维系统在与存储器系统的内核相同的操作电压下操作。来自存储器阵列的输入和输出信号因此无需像现有技术的二维系统那样驱动负载。
图25示出了存储器系统2000的输出配置，该系统包括标准引脚和之前所述类型的3D存储器系统引脚（诸如TSV、微凸块、接合线等）。存储器系统2000包括感测放大器2010、缓冲器2020、数据多路复用器2030、垫2040和垫2050。在本例中，垫2040和垫2050可连接到本领域已知的任何类型的输出引脚，诸如凸块和球。
如果数据从二维阵列读取，则数据由感测放大器2010感测、提供给缓冲器2020和多路复用器2030，最后提供给垫2040。然而，如果数据从三维阵列读取，则数据由感测放大器2010感测、提供给缓冲器2020，然后直接提供给垫2050。这导致系统更快，并利用以下事实：从三维阵列读取的数据不需要如现有技术的二维阵列中那样驱动。另外，输入-输出驱动器（意味着I/O数据带宽）诸如标准NOR存储器装置的数量对于标准并行NOR存储器装置通常为16，且对于标准串行NOR存储器装置通常为1或4，因此标准NOR存储器装置的可用I/O数据带宽取决于输入-输出I/O驱动器的该固定数量。对于3D存储器系统，存储器系统2000可被配置成提供比固定数量更多的标准NOR存储器装置。如存储器系统2000中所示的实施例，提供了64个输入-输出I/O驱动器。这提高了3D存储器系统的I/O数据带宽。另一个实施例可以存储器系统2000的复杂性为代价提供大于64个输入-输出I/O数据带宽，诸如128至2K。
使用接合线、倒装、焊球以及其他管芯粘结和管芯连接技术的组合的2D或2.5D或其他3D闪存存储器系统诸如多芯片模块、SiP系统级封装、PoP封装堆叠和多芯片封装适用于本文所述的发明。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上面”和“在…上”均包括性地包括“直接在…上”（之间没有设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。同样，术语“邻近”包括“直接邻近”（两者间未设置中间材料、元件或空间）和“间接邻近”（两者间设置有中间材料、元件或空间）。例如，“在衬底上面”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。本文所述的发明适用于其他非易失性存储器，诸如堆栈浮栅、ReRAM（电阻式RAM）、MRAM（磁阻随机存取存储器）、FeRAM（铁电RAM）、ROM以及其他已知的存储器装置。

Claims (73)

1.一种三维存储器系统，包括：
多个标准引脚，所述多个标准引脚耦接到逻辑电路；
所述逻辑电路包括控制块；
存储器阵列；
所述多个引脚可由所述控制块配置以执行选自多个功能中的功能，其中所述多个功能之一为访问所述存储器阵列。
2.根据权利要求1所述的系统，其中所述功能之一是向所述存储器阵列提供标准串行存储器接口。
3.根据权利要求1所述的系统，其中所述功能之一是向所述存储器阵列提供非标准串行存储器接口。
4.根据权利要求1所述的系统，其中所述功能之一是向所述存储器阵列提供标准并行接口。
5.根据权利要求1所述的系统，其中所述功能之一是向所述存储器阵列提供非标准并行接口。
6.根据权利要求1所述的系统，其中所述功能之一是向所述存储器阵列提供混合串行和并行接口。
7.根据权利要求1所述的系统，其中所述功能之一是提供测试功能。
8.根据权利要求1所述的系统，其中所述功能之一是提供对所述存储器系统的内部信号的访问。
9.根据权利要求1所述的系统，其中所述控制块由控制引脚控制。
10.根据权利要求1所述的系统，其中所述控制块由控制器控制。
11.根据权利要求1所述的系统，其中至少一个引脚通过TSV耦接到所述逻辑电路。
12.根据权利要求1所述的系统，其中至少一个引脚通过微凸块耦接到所述逻辑电路。
13.根据权利要求1所述的系统，其中至少一个引脚通过接合线耦接到所述逻辑电路。
14.根据权利要求1所述的系统，其中所述存储器阵列为超快闪阵列。
15.根据权利要求1所述的系统，其中所述标准引脚为串行SPI或SQI引脚。
16.根据权利要求1所述的系统，其中所述标准引脚为并行MPF引脚。
17.根据权利要求1所述的系统，其中接口引脚不通过ESD或通过较小的ESD结构来解除配置。
18.根据权利要求1所述的系统，其中输出引脚被配置成针对3D较小负载性能优化。
19.根据权利要求1所述的系统，其中输入引脚被配置成针对3D性能优化。
20.根据权利要求1所述的系统，还包括比标准NOR存储器I/O带宽更大的数据带宽。
21.根据权利要求1所述的系统，还包括微控制器。
22.一种三维存储器系统，包括：
多个引脚，所述多个引脚耦接到逻辑电路；
所述逻辑电路包括控制块；
存储器阵列；并且
所述多个引脚可由所述控制块配置以执行第一功能或第二功能，其中所述第一功能是向所述存储器阵列提供地址并且所述第二功能是访问所述存储器系统的内部信号。
23.根据权利要求22所述的系统，其中所述内部信号包括内部地址信号。
24.根据权利要求22所述的系统，其中所述内部信号包括内部输入-输出信号。
25.根据权利要求22所述的系统，其中所述内部信号包括内部控制信号。
26.根据权利要求22所述的系统，其中所述控制块由控制引脚控制。
27.根据权利要求22所述的系统，其中所述控制块由控制器控制。
28.根据权利要求22所述的系统，其中至少一个引脚通过TSV耦接到所述逻辑电路。
29.根据权利要求22所述的系统，其中所述存储器阵列为超快闪阵列。
30.根据权利要求22所述的系统，其中所述标准引脚为串行SPI或SQI引脚。
31.根据权利要求22所述的系统，其中所述标准引脚为并行MPF引脚。
32.根据权利要求22所述的系统，其中接口引脚不通过ESD或通过较小的ESD结构来解除配置。
33.根据权利要求22所述的系统，其中输出引脚被配置成针对3D较小负载性能优化。
34.根据权利要求22所述的系统，其中输入引脚被配置成针对3D性能优化。
35.根据权利要求22所述的系统，还包括比标准NOR存储器I/O带宽更大的I/O数据带宽。
36.根据权利要求22所述的系统，还包括微控制器。
37.一种存储器系统，包括：
多个引脚，所述多个引脚耦接到逻辑电路；
所述逻辑电路包括控制块；以及
存储器阵列；
其中所述多个引脚可由所述控制块配置以执行第一功能或第二功能，其中所述第一功能是向所述存储器阵列提供串行接口并且所述第二功能是向所述存储器阵列提供并行接口。
38.根据权利要求37所述的系统，其中所述存储器阵列为二维存储器阵列。
39.根据权利要求37所述的系统，其中所述存储器阵列为三维存储器阵列。
40.根据权利要求37所述的系统，其中所述串行接口为标准接口。
41.根据权利要求37所述的系统，其中所述串行接口为非标准接口。
42.根据权利要求37所述的系统，其中所述并行接口为标准接口。
43.根据权利要求37所述的系统，其中所述并行接口为非标准接口。
44.根据权利要求38所述的系统，其中所述控制块由控制引脚控制。
45.根据权利要求38所述的系统，其中所述控制块由控制器控制。
46.根据权利要求37所述的系统，其中至少一个引脚通过TSV耦接到所述逻辑电路。
47.根据权利要求37所述的系统，其中所述存储器阵列为超快闪阵列。
48.根据权利要求37所述的系统，其中所述标准引脚为串行SPI或SQI引脚。
49.根据权利要求37所述的系统，其中所述标准引脚为并行MPF引脚。
50.根据权利要求37所述的系统，其中接口引脚不通过标准ESD或通过较小的非标准ESD结构来配置。
51.根据权利要求37所述的系统，其中输出引脚被配置成针对较小非标准负载性能优化。
52.根据权利要求37所述的系统，其中输入引脚被配置成针对非标准NOR存储器接口性能优化。
53.根据权利要求37所述的系统，还包括比标准NOR存储器I/O带宽更大的I/O数据带宽。
54.根据权利要求37所述的存储器系统，还包括微控制器。
55.一种三维存储器系统，包括：
多个标准存储器引脚，所述多个标准存储器引脚耦接到逻辑电路；
存储器阵列；
所述多个引脚可配置以执行选自多个功能中的功能，其中所述多个功能之一是访问所述存储器阵列。
56.根据权利要求55所述的系统，其中所述功能之一是向所述存储器阵列提供标准串行存储器接口。
57.根据权利要求55所述的系统，其中所述功能之一是向所述存储器阵列提供非标准串行存储器接口。
58.根据权利要求55所述的系统，其中所述功能之一是向所述存储器阵列提供标准并行存储器接口。
59.根据权利要求55所述的系统，其中所述功能之一是向所述存储器阵列提供非标准并行存储器接口。
60.根据权利要求55所述的系统，其中所述功能之一是向所述存储器阵列提供混合串行和并行存储器接口。
61.根据权利要求55所述的系统，其中所述功能之一是提供测试功能。
62.根据权利要求55所述的系统，其中所述功能之一是提供对所述存储器系统的内部信号的访问。
63.根据权利要求55所述的系统，其中至少一个引脚通过TSV耦接到所述逻辑电路。
64.根据权利要求55所述的系统，其中至少一个引脚通过微凸块耦接到所述逻辑电路。
65.根据权利要求55所述的系统，其中至少一个引脚通过接合线耦接到所述逻辑电路。
66.根据权利要求55所述的系统，其中所述存储器阵列为超快闪阵列。
67.根据权利要求55所述的系统，其中所述标准引脚为串行SPI或SQI引脚。
68.根据权利要求55所述的系统，其中所述标准引脚为并行MPF引脚。
69.根据权利要求55所述的系统，其中接口引脚不通过ESD或通过较小的ESD结构来解除配置。
70.根据权利要求55所述的系统，其中输出引脚被配置成针对3D较小负载性能优化。
71.根据权利要求55所述的系统，其中输入引脚被配置成针对3D性能优化。
72.根据权利要求55所述的系统，还包括比标准NOR存储器I/O带宽更大的I/O数据带宽。
73.根据权利要求55所述的系统，还包括微控制器。
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