CN110289030A - 具有可配置输入/输出接口的存储器装置 - Google Patents

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Abstract

本申请案是针对具有能够配置的输入/输出接口的存储器装置。描述用于存储器装置的方法、系统和设备，所述存储器装置能够基于用以耦合所述存储器装置与主机装置的衬底的类型而进行配置。所述能够重新配置的存储器装置可包含用于不同配置的多个组件。能够重新配置的存储器裸片的各种组件能够基于所述存储器装置中使用的衬底的类型而启动/去启动。所述存储器装置可包含能够进行各种配置的输入/输出I/O接口。第一配置能够使得所述存储器装置在具有第一宽度的信道上传达使用第一调制方案调制的信号。第二配置能够使得所述存储器装置在具有第二宽度的信道上传达使用第二调制方案调制的信号。所述I/O接口可包含一或多个开关组件，其选择性地将信道的引脚耦合在一起和/或选择性地将组件耦合到各个引脚。

Description

具有可配置输入/输出接口的存储器装置
交叉参考
本专利申请案要求2018年8月8日申请的题为“具有可配置输入/输出接口的存储器装置(Memory Device with Configurable Input/Output Interface)”的Hollis的美国专利申请案第16/058,566号的优先权，且要求2018年8月8日申请的题为“具有可配置输入/输出接口的存储器装置”的Hollis的美国专利申请案第16/058,588号的优先权，所述两个申请案都要求让渡给本受让人的2018年3月19日申请的题为“具有可配置输入/输出接口的存储器装置”的Hollis的美国临时专利申请案第62/645,057号的优先权和权益，且所述申请案中的每一个以引用的方式明确并入本文中。
技术领域
技术领域涉及具有可配置输入/输出接口的存储器装置。
背景技术
下文大体上涉及用于具有可配置输入/输出接口的存储器装置的装置和方法。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过程序设计存储器装置的不同状态来存储信息。举例来说，二进制装置具有常常由逻辑“1”或逻辑“0”表示的两种状态。在其它系统中，可存储多于两种状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或程序设计存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器(例如，FeRAM)可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。不断进步的存储器技术已实现许多这些量度的改进，但高可靠性、低时延和/或低功率的装置往往是昂贵且不可扩展的。随着用于高可靠性、低时延、低功率存储器的应用数目增加，对于用于此类应用的可扩展、高效且节约成本的装置的需要也增大。
发明内容
一种存储器装置，其包含：存储器单元阵列，其通过衬底与主机装置耦合；第一导电路径，其被配置成经由衬底耦合存储器单元阵列与主机装置；第二导电路径，其可选择性地与第一导电路径耦合，且被配置成经由衬底耦合存储器单元阵列与主机装置；以及输入/输出(I/O)接口，其与第一导电路径和第二导电路径耦合，且可至少部分地基于衬底的类型而在第一配置与第二配置之间进行配置。
一种系统，其包含：主机装置；衬底，其被配置成耦合主机装置与存储器装置。所述存储器装置可包含：第一导电路径；及第二导电路径，其可选择性地与第一导电路径耦合，所述第一导电路径和第二导电路径被配置成耦合存储器装置的存储器单元阵列与衬底；以及I/O接口，其与第一导电路径和第二导电路径耦合，且可至少部分地基于用以耦合存储器装置与主机装置的衬底的类型而在第一配置与第二配置之间进行配置。在第一配置中，I/O接口可被配置成在第一导电路径上传达使用具有两个电平的第一调制方案调制的第一信号集合且在第二导电路径上传达使用所述第一调制方案调制的第二信号集合；且在第二配置中，在第一导电路径和第二导电路径上传达使用具有三个或更多个电平的第二调制方案调制的第三信号集合。
一种存储器装置，其包含：存储器裸片，其通过衬底与主机装置耦合；第一硅穿孔(through-silicon-via，TSV)，其被配置成耦合存储器裸片与衬底；第二TSV，其可选择性地与第一TSV耦合，且被配置成耦合存储器裸片与衬底；以及I/O接口，其与第一TSV和第二TSV耦合，且可至少部分地基于衬底的类型而在第一配置与第二配置之间进行配置，所述I/O接口包含：多个驱动器，其可经选择以使用第一TSV或第二TSV或其组合来发射信号；以及多个接收器，其可经选择以接收使用第一TSV或第二TSV或其组合传达的信号。
一种方法，其包含：至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与存储器装置的第二导电路径；以及至少部分地基于耦合第一导电路径与第二导电路径而选择用于存储器装置与主机装置之间传达的信号的调制方案。
一种设备，其包含：存储器单元阵列；第一导电路径，其与存储器单元阵列耦合；第二导电路径，其与存储器单元阵列耦合；接口，其可在第一配置与第二配置之间进行配置；以及控制器，其与接口耦合，所述控制器可经操作以：至少部分地基于与存储器单元阵列相关联的衬底的类型而耦合第一导电路径与第二导电路径，所述衬底被配置成耦合存储器装置与主机装置；以及至少部分地基于耦合第一导电路径与第二导电路径而选择用于使用第一导电路径或第二导电路径在存储器装置与主机装置之间传达的信号的调制方案。
一种方法，其包含：至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而启动第一开关组件以耦合存储器装置的第一导电路径与存储器裸片；至少部分地基于所述衬底的类型而启动第二开关组件以耦合存储器装置的第二导电路径与存储器裸片，其中第一导电路径至少部分地基于启动第一开关组件且启动第二开关组件而与第二导电路径耦合；以及至少部分地基于启动第一开关组件且启动第二开关组件而选择用于使用第一导电路径和第二导电路径在存储器装置与主机装置之间传达的信号的调制方案。
附图说明
图1说明根据本公开的实例的存储器裸片的实例，所述存储器裸片支持具有可配置输入/输出接口的存储器装置。
图2说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图3说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图4说明根据本公开的实例的存储器裸片的实例，所述存储器裸片支持具有可配置输入/输出接口的存储器装置。
图5说明根据本公开的实例的数据信道的实例，所述数据信道支持具有可配置输入/输出接口的存储器装置。
图6A和6B说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图7说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图8说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图9说明根据本公开的实例的装置的实例，所述装置支持具有可配置输入/输出接口的存储器装置。
图10到13说明根据本公开的实例的用于具有可配置输入/输出接口的存储器装置的一或多种方法。
具体实施方式
在制造存储器装置时，可能有利的是建置与多个类型的衬底兼容的单一存储器裸片或单一存储器堆叠或两者。以此方式，随着技术出现进步且随着存储器需求改变，相同的存储器裸片或存储器堆叠可用于不同存储器配置，包含不同衬底配置。
本文中所描述的技术涉及可基于所用衬底的类型配置的存储器装置，所述类型包含用于耦合存储器装置与主机装置的衬底的类型。可重新配置的存储器装置可包含多个组件以支持不同配置。可重新配置的存储器裸片的各个组件可基于存储器装置中所用的衬底类型而启动、去启动或以其它方式配置。作为一个实例，存储器装置可包含具有多种配置的I/O接口。I/O接口的第一配置可使得存储器装置在第一宽度的信道上传达使用第一调制方案调制的信号。I/O接口的第二配置可使得存储器装置在第二宽度的信道上传达使用第二调制方案调制的信号。在一些实例中，I/O接口可包含一或多个开关组件，以选择性地将信道的引脚耦合在一起，或选择性地将组件耦合到各个引脚，或所述两者。
下文在图1中所说明的示范性系统的上下文中进一步描述上文所介绍的本公开的特征。进一步通过涉及可重新配置的存储器架构的设备图和系统图(图2到9)以及流程图(图10到12)说明且参考所述图式描述特定实例和其它特征。
图1说明根据本公开的各种方面的实例存储器裸片100。在一些实例中，存储器裸片100还可称为电子存储器设备、存储器阵列、存储器单元阵列或存储器单元的台板。存储器裸片100可包含存储器阵列148，其包含可编程以存储不同状态的存储器单元105。存储器单元105可布置于可独立存取的存储器单元的一或多个存储体中。每一存储器单元105可以是可编程的以存储两种状态，表示为逻辑0和逻辑1。在一些情况下，存储器单元105被配置成存储多于两种逻辑状态。
存储器单元105可在电容器中存储表示可编程状态的电荷；例如带电和不带电电容器可分别表示两种逻辑状态。DRAM架构可使用此设计，且所用的电容器可包含具有线性或顺电性电极化特性的介电材料作为绝缘体。FeRAM架构也可使用此设计。
可通过启动存取线110和数字线115来对存储器单元105执行例如读取和写入等操作。存取线110还可称为字线110，且位线115还可称为数字线115。对字线和位线或其类似物的引用可互换，但不影响理解或操作。启动字线110或数字线115可包含将电压施加到相应线。字线110和数字线115可由例如以下的导电材料制成：金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、导电掺杂型半导体，或其它导电材料、合金、化合物或其类似者。
根据图1的实例，存储器单元105的每个行连接到单个字线110，且存储器单元105的每个列连接到单个数字线115。通过启动一个字线110和一个数字线115(例如，将电压施加到字线110或数字线115)，可在其相交点存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110与数字线115的相交点可称为存储器单元的地址。另外或替代地，举例来说，存储器单元105的每个行可布置于存储器单元的一或多个存储体中。
在一些架构中，单元的逻辑存储装置，例如电容器，可通过选择组件(未展示)与数字线电隔离。字线110可连接到选择组件且可控制选择组件。举例来说，选择组件可为晶体管，且字线110可连接到晶体管的栅极。启动字线110引起在存储器单元105的电容器与其对应数字线115之间产生电连接或闭路。接着可存取数字线以读取或写入存储器单元105。
可通过行解码器120和列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址启动适当字线110。类似地，列解码器130从存储器控制器140接收列地址，并启动适当数字线115。行解码器120和列解码器130可分别接收位于存储器单元的一个特定存储体内的存储器单元的行地址和列地址。另外或替代地，存储器单元的每个存储体可与单独的行解码器120和列解码器130电子通信。举例来说，存储器裸片100可包含标记为WL_1到WL_M的多个字线110和标记为DL_1到DL_N的多个数字线115，其中M和N取决于阵列大小。因此，通过启动字线110和数字线115，例如WL_2和DL_3，可存取其相交点处的存储器单元105。
在存取存储器单元105之后，可即刻通过感测组件125读取或感测所述单元以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电到其对应数字线115上。对电容器进行放电可起因于向电容器加偏压或施加电压。放电可引起数字线115的电压的变化，感测组件125可比较所述电压与参考电压(未展示)以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压更高的电压，那么感测组件125可确定存储器单元105中的所存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器，以便检测和放大信号差异，其可被称为锁存。接着可通过列解码器130将存储器单元105的所检测逻辑状态作为输出135输出。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与其电子通信。
可通过类似地启动相关字线110与数字线115来设定或写入存储器单元105，即可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可例如经由输入/输出135接收待写入存储器单元105的数据。可通过在电容器上施加电压来写入存储器单元105。下文更详细地论述此过程。
存储器控制器140可通过例如行解码器120、列解码器130和感测组件125等各种组件来控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电等)。在各种实例中，存储器控制器140可为存储器裸片100的组件或可在存储器裸片100外部。在一些状况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140共置。存储器控制器140可产生行和列地址信号，以便启动所需字线110和数字线115。存储器控制器140可经由横越存储器阵列148的至少一个信道启动存储器单元的特定存储体的所需字线110和数字线115。存储器控制器140还可产生并控制在存储器裸片100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。存储器控制器140可经由信道145耦合到存储器单元105。信道145在图1中说明为与行解码器120和列解码器130的逻辑连接，但所属领域的技术人员将认识到，可使用其它配置。如本文中所描述，存储器控制器140可每时钟周期多次与单元105交换数据(例如，来自读取或写入操作)。
存储器控制器140还可以被配置成与主机装置(未展示)交流命令、数据和其它信息。存储器控制器140可使用调制方案来调制在存储器阵列与主机装置之间传达的信号。在一些情况下，所用的调制方案可基于用以耦合主机装置与存储器装置的通信媒体的类型(例如，有机衬底或高密度插入件)而进行选择。在一些情况下，I/O接口可基于选择何种调制方案而进行配置。
存储器裸片100可包含存储器阵列148，其可上覆于互补金属氧化物半导体(CMOS)区域，例如阵列下CMOS(CMOS under array，CuA)150。存储器阵列148可包含连接到字线110和数字线115的存储器单元105。CuA 150可下伏于存储器阵列148下且包含支持电路。CuA150可下伏于行解码器120、感测组件125、列解码器130和/或存储器控制器140下。或者，CuA150可包含行解码器120、感测组件125、列解码器130和存储器控制器140中的一或多个。支持电路可支持堆叠配置中存在的存储器单元的一或多个额外阵列。在堆叠配置中，CuA 150可促进存取每个阵列中的一或多个存储器单元。举例来说，CuA 150可促进耦合到存储器阵列148的信道的存储器单元、耦合到耦合到存储器阵列148的额外阵列的通道的存储器单元与控制器之间的数据传送。
一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，且可针对操作存储器裸片100的过程中论述的各种操作而不同。此外，可同时存取存储器裸片100内的一个、多个或全部存储器单元105；例如可在重设操作期间同时存取存储器裸片100的多个或全部单元，在所述重设操作中，全部存储器单元105或一群存储器单元105被设定为单个逻辑状态。
图2说明根据本公开的各种实例的设备或系统200，所述设备或系统支持具有可配置输入/输出接口的存储器装置。系统200可包含主机装置205和多个存储器装置210。多个存储器装置210可为更精细粒度存储器装置(例如，更精细粒度DRAM或更精细粒度FeRAM)的实例。
主机装置205可为处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或系统芯片(SoC)的实例。在一些情况下，主机装置205可为与存储器装置隔离的组件，使得主机装置205可与存储器装置隔离地制造。在一些情况下，主机装置205可在存储器装置210(例如，膝上型计算机、服务器、个人计算装置、智能电话、个人计算机)外部。在系统200中，存储器装置210可被配置成存储用于主机装置205的数据。主机装置205可使用经由信号路径传达的信号与存储器装置210交换信息。信号路径可以是在发射组件与接收组件之间传送消息或发射内容的任何路径。在一些情况下，信号路径可以是与至少两个组件耦合的导体，其中所述导体可选择性地允许电子在至少两个组件之间流动。在一些情况下，信号路径可形成于无线媒体中，如在无线通信(例如，射频(RF)或光学)的情况下。在一些情况下，信号路径可至少部分地包含高密度插入件，例如硅插入件。在一些情况下，信号路径可至少部分地包含第一衬底，例如存储器装置的有机衬底；和第二衬底，例如可与存储器装置210和主机装置205两者耦合的封装衬底(例如，第二有机衬底)。
在一些应用中，系统200可得益于主机装置205与存储器装置210之间的高速连接。因此，一些存储器装置210支持具有数百万兆字节/秒(TB/s)带宽要求的应用程序、处理程序、主机装置或处理器。在可接受能量估算内满足此带宽要求可提出挑战。
存储器装置210可被配置成使得在材料特性、运行环境、组件布局和应用允许的情况下，存储器装置210中的存储器单元与主机装置205之间的信号路径尽可能短。举例来说，存储器装置210可为主机装置与存储器阵列之间具有点对点连接的无缓存存储器装置。在另一实例中，耦合存储器装置210与主机装置205的数据信道可包括点对多点配置，其中主机装置205的一个引脚与至少两个存储器阵列的对应引脚耦合。在另一实例中，耦合存储器装置210与主机装置205的数据信道可被配置成短于先前设计，例如其它近存储器应用(例如，采用GDDR5兼容DRAM的图形卡)。
在一些情况下，高密度插入件(例如，硅插入件或玻璃插入件)可用于耦合存储器装置210与主机装置205。视主机装置205的需求(例如，带宽需求)而定，可使用各种不同类型的通信媒体(例如，硅插入件或有机插入件)。存储器装置210的存储器裸片可被配置成与多种类型的通信媒体(例如，插入件和/或多种类型的衬底，例如有机衬底)一起运作。因此，存储器装置210的存储器裸片可基于用以耦合主机装置205与存储器装置210的通信媒体的类型(例如，衬底或高密度插入件)而重新配置。
在一些情况下，可基于用以耦合主机装置205与存储器装置210的衬底的类型来调整存储器装置210的一或多个输入/输出(I/O)接口的配置。在一些情况下，高密度插入件(例如，硅插入件或玻璃插入件)可用作耦合主机装置205与存储器装置210的衬底。在一些情况下，有机衬底可用作耦合主机装置205与存储器装置210的衬底。举例来说，一或多个I/O接口可被配置成基于用以耦合主机装置205与存储器装置210的插入件的类型和/或衬底的类型而以不同方式使用两个或更多个硅穿孔(TSV)。
在一些情况下，一或多个I/O接口可被配置成改变用于调制主机装置205与存储器装置210之间传达的信号的调制方案。举例来说，二进制电平调制方案(例如，不归零(non-return-zero，NRZ))可与某些插入件/衬底一起使用，且多电平调制方案(例如，四电平脉冲幅度调制(four-level pulse amplitude modulation，PAM4))可与其它插入件/衬底一起使用。
图3说明根据本公开的各种实例的具有可配置输入/输出接口的一或多个装置300的实例。存储器装置300包含至少一个存储器裸片305和通信媒体310。
存储器裸片305可包含可经编程以存储不同逻辑状态的多个存储器单元(如图1中所展示且参考图1所描述)。举例来说，每个存储器单元可经编程以存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片305的存储器单元可使用任何数目个存储技术来存储数据，包含DRAM、FeRAM、相变存储器(PCM)、3DXPointTM存储器、NAND存储器、NOR存储器，或其组合。在一些情况下，单个存储器装置可包含使用第一存储器技术(例如，DRAM)的第一存储器裸片和使用不同于第一存储器技术的第二存储器技术(例如，FeRAM)的第二存储器裸片。
在一些情况下，存储器裸片305可为存储器单元的二维(2D)阵列的实例。在一些情况下，多个存储器裸片305可堆叠在彼此的顶部上以形成三维(3D)阵列。在一些实例中，存储器裸片可包含堆叠在彼此的顶部上的存储器单元的多个台板。相比于2D阵列，此配置可以增加可在单个裸片或衬底上形成的存储器单元的数目。反过来，这可以降低生产成本，或者提高存储器阵列的性能，或所述两者。每一级阵列可定位成使得每一级中的存储器单元可以与彼此大致对准，从而形成存储器单元堆叠。在一些情况下，存储器裸片305可直接堆叠在彼此上。在其它情况下，存储器裸片305中的一或多个可远离存储器裸片的堆叠而定位(例如，定位在不同的存储器堆叠中)。
举例来说，第一存储器装置315可以是包含单个存储器裸片305和通信媒体310的单裸片封装的实例。第二存储器装置320可以是包含两个存储器裸片305-a:b和通信媒体310的二辊式装置(two-high device)的实例。第三存储器装置325可以是包含四个存储器裸片305-a:d和通信媒体310的四辊式装置的实例。第四存储器装置330可以是包含八个存储器裸片305-a:h和通信媒体310的八辊式装置的实例。存储器装置300可包含堆叠在共同插入件(例如，共同衬底)的顶部上的任何数目个存储器裸片305。裸片展示为不同阴影以更明确地表明不同层。在一些情况下，不同层中的存储器裸片可与存储器装置中的邻近裸片类似地配置。
存储器裸片305可包含一或多个通孔(例如，TSV)。在一些情况下，一或多个通孔可为耦合控制器与存储器单元的内部信号路径的部分。通孔可用于例如在存储器裸片100堆叠在彼此上时在存储器裸片305之间进行通信。在一些情况下，一些通孔可用以促进存储器装置的控制器与存储器裸片305中的至少一些之间的通信。在一些情况下，单个通孔可与多个存储器裸片305耦合。
通信媒体310可以是用于耦合存储器裸片305与主机装置(图3中未展示)使得可在存储器裸片305与主机装置之间交换信号的任何结构或媒体。通信媒体310可为衬底、有机衬底、高密度插入件、硅插入件、玻璃插入件、硅光子学、光通信或其它有线通信的实例。在一些情况下，通信媒体310可以是可得益于多个可配置I/O的任何结构。在一些情况下，通信媒体310可定位于存储器阵列上方、下方或侧面。通信媒体310可能并不限于在其它组件下方，而是可相对于存储器阵列和/或其它组件处于任何配置。在一些情况下，通信媒体310可称为衬底，然而，此类指代不应视为具有限制性。
通信媒体310可由不同类型的材料形成。在一些情况下，通信媒体310为一或多个有机衬底。举例来说，通信媒体310可包含与主机装置和存储器裸片305的堆叠两者耦合的封装衬底(例如，有机衬底)。在另一实例中，通信媒体310可包含存储器装置的有机衬底以及封装衬底。衬底可为机械地支撑和/或电连接组件的印刷电路板的实例。衬底可使用层压至非导电材料层上和/或层压在非导电材料层之间的导电轨道、衬垫和从导电材料(例如，铜)的一或多个层蚀刻的其它特征。组件可紧固(例如，焊接)到衬底上以电连接并且机械紧固所述组件。在一些情况下，衬底的非导电材料可由多种不同材料形成，包含浸渍有树脂的酚醛纸或酚醛棉纸、浸渍有树脂的玻璃纤维、金属芯板、聚酰亚胺箔、Kapton、UPILEX、聚酰亚胺-含氟聚合物复合箔、Ajinomoto堆积膜(ABF)或其它材料，或其组合。
在一些情况下，通信媒体310可为高密度插入件，例如硅插入件或玻璃插入件。此类高密度插入件可被配置成在连接的组件(例如，存储器装置与主机装置)之间提供宽通信单工通道。高密度插入件可包含多个可能呈现高电阻(例如，相对有损)的信道，以用于在装置之间进行通信。在一些情况下，信道可由于用以形式信道的导体尺寸而具有高电阻。在一些情况下，所述信道可完全彼此独立。一些信道可为单向的，且一些信道可为双向的。
高密度插入件可通过提供高数目的信道来连接组件而提供宽通信单工通道。在一些情况下，信道可为连接件(例如，铜)的细迹线，由此使得每个个别信道有损。因为每个信道可具有高电阻，因此随着所传送数据的频率增大，传送数据所需的功率与频率成非线性关系上升。给定硅插入件的信道上的发射功率量，此类特性可能外加可用来发射数据的实际频率上限。为增大在给定时间量中传送的数据量，高密度插入件可包含极高数目的信道。因此，使用高密度插入件的存储器装置的总线可能比用于一些DRAM架构中的其它类型的存储器装置(例如，使用有机衬底的存储器装置)的总线更宽，所述DRAM架构例如DDR4(双数据速率第四代同步动态随机存取存储器)或GDDR5(双数据速率第五类同步图形随机存取存储器)。所述衬底(无论其为硅、玻璃还是有机的)可以由第一材料(例如，硅、玻璃或有机材料)形成，所述第一材料不同于形式封装衬底的第二材料。在一些情况下，第一材料可与第二材料相同。
图4说明根据本公开的各种实例的可通过输入/输出接口配置的存储器裸片400的实例。存储器裸片400可为参考图3所描述的存储器裸片305的实例。在一些情况下，存储器裸片400可称为存储器阵列、存储器单元阵列或存储器单元的台板。存储器裸片400的各种组件可被配置成促进主机装置与存储器裸片400相关联于的存储器装置之间的高带宽数据传送。
存储器裸片400可包含存储器单元的多个存储体405(如由白色框表示)、横越存储器裸片400的存储器单元的多个I/O信道410(有时被称作I/O区域)和耦合存储器裸片400与主机装置的多个数据信道415。存储器单元的存储体405中的每一个包含被配置成存储数据的多个存储器单元。存储器单元可为DRAM存储器单元、FeRAM存储器单元或本文中所描述的其它类型的存储器单元。多个I/O信道410可包含被配置成耦合存储器裸片400的存储器单元与电源和接地的多个电源引脚和接地引脚。
存储器裸片400可划分成与不同数据信道415相关联的单元区域420。举例来说，单个数据信道415可被配置成将单个单元区域420耦合到主机装置。I/O信道的引脚可被配置成将存储器裸片400的多个单元区域420耦合到电源、接地、虚拟接地和/或其它支持的组件。
为了提供主机装置(未展示)与存储器裸片400之间的高产量的数据(例如，数TB/s)，相比于先前解决方案，可缩短任何给定存储器单元与主机接口之间的路径长度。另外，缩短任何给定存储器单元与主机装置之间的数据路径还可减少在那个给定存储器单元的存取操作(例如，读取操作或写入操作)期间消耗的功率。可使用多个不同架构和/或策略来减小数据路径的大小。
在一些实例中，存储器裸片400可分割成多个单元区域420。每个单元区域420可与一个数据信道415相关联。说明了两种不同类型的单元区域420，但整个存储器裸片400可填充有具有任何形状的任何数目个单元区域420。单元区域420可包含存储器单元的多个存储体405。单元区域420中可存在任何数目个存储体405。举例来说，存储器裸片400说明包含八个存储体405的第一单元区域420和包含十六个存储体405-a的第二单元区域420-a。然而，单元区域中的存储体的其它数目是可能的(例如，两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等)。可基于主机装置的带宽要求、主机装置或存储器装置的功率要求、数据信道的大小、用以耦合存储器裸片400与主机装置的插入件的类型、与数据信道相关联的数据速率、其它考虑因素或其组合而选择单元区域420的大小。在一些情况下，存储器裸片400可分割成使得每个单元区域420大小相同。在其它情况下，存储器裸片400可分割成使得存储器裸片400具有大小不同的单元区域420。
(与单元区域相关联的)数据信道415可包含用于耦合单元区域420的存储器单元与主机装置的多个引脚。数据信道415的至少一部分可包括衬底(例如，高密度插入件或有机衬底)的信道。数据信道415可包含指定在数据信道415中有多少数据引脚425(有时表示为DQ引脚)的数据宽度。举例来说，数据信道可具有两个数据引脚(例如，X2信道)、四个数据引脚(例如，X4信道)、八个数据引脚(例如，X8信道)、十六个数据引脚(例如，X16信道)等的信道宽度。数据信道还可包含至少一个命令/地址(command/address，C/A)引脚430。单元区域420中的每个存储器单元可被配置成使用与单元区域420相关联的引脚425、430来向主机装置传送数据和从主机装置传送数据。数据信道415还可包含时钟引脚(例如，CLK)和/或读取时钟引脚或返回时钟引脚(RCLK)。
在一些情况下，数据信道的信道宽度可基于用以耦合存储器装置与主机装置的通信媒体的类型(例如，高密度插入件或有机衬底)而改变。举例来说，如果第一衬底(例如，高密度插入件)用于耦合存储器装置与主机装置，那么信道宽度可为X8。然而，在另一实例中，如果另一衬底(例如，有机衬底)用于耦合存储器装置与主机装置，那么信道宽度可为X4。存储器裸片400的I/O接口(图4中未展示)可被配置成支持两种信道宽度。在一些情况下，为了维持数据带宽、数据吞吐量或数据可存取性，可使用不同调制方案在具有不同宽度的信道上传达数据。举例来说，PAM4可用于调制在X4信道上传达的信号，且NRZ可用于调制在X8信道上传达的信号。
在一些情况下，I/O信道410可平分单元区域420中的存储器单元的存储体405。以此方式，任何个别存储器单元的数据路径可缩短。C/A引脚230可被配置成在存储器裸片400与主机装置之间传达命令帧。
图5说明根据本公开的各种实例的数据信道配置500的实例，所述数据信道配置支持具有可配置输入/输出接口的存储器装置。举例来说，第一数据信道配置505说明服务第一单元区域515的单独数据信道510。第二数据信道配置520说明数据信道对525，其中两个单元区域(例如，第二单元区域530和第三单元区域535)的数据信道共用时钟引脚。在一些情况下，数据信道配置的信道宽度可至少部分地基于用以耦合主机装置与存储器装置的通信媒体的类型(例如，有机衬底或高密度插入件)而进行调整。举例来说，如果使用有机衬底，那么数据信道可具有第一信道宽度，并且如果使用高密度插入件，那么数据信道可具有第二信道宽度，第二信道宽度大于第一信道宽度(例如，大两倍)。
数据信道510说明包含八个层的堆叠式存储器装置的数据信道，其具有信道宽度四(例如，存在四个数据引脚)。数据信道510中的每行引脚与单独层中的单元区域相关联。第一单元区域515说明仅单个层的单元区域。因而，第一单元区域515与数据信道510的单行引脚相关联。由于单个数据信道可被配置成与多个层耦合，因此数据信道中引脚的数目可以基于存储器装置中层的数目。在一些情况下，术语数据信道可指与单个层的单个单元区域相关联的引脚。在一些情况下，术语数据信道可指与跨多个层的多个单元区域相关联的引脚。在一些实例中，数据信道仅与任一给定层或存储器裸片的单个单元区域耦合。对于第二数据信道配置520的数据信道对525也是如此。数据信道对525展示用于跨存储器装置的多个层的单元区域的引脚。尽管所展示的数据信道510和数据信道对525与八个层中的单元区域相关联，但任何数目个层是可能的。举例来说，数据信道510和数据信道对525可与存储器装置的一个、两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个或十六个层中的单元区域相关联。
数据信道510包含四个数据引脚(DQ0至DQ4)、时钟引脚(CLK)、读取时钟引脚或返回时钟引脚(RCLK)以及命令/地址引脚(CA)。在其它情况下，数据信道可具有不同秩数或不同信道宽度。在此类情形中，数据引脚的数目可能不同。举例来说，数据信道510可具有通道宽度八，且可包含八个数据引脚。本公开涵盖与一个区域相关联的任何数目个数据引脚。数据信道510可包含任何数目个C/A引脚。举例来说，数据信道510可包含一个、两个、三个或四个C/A引脚。在一些情况下，数据信道510可包含用于促进错误检测及校正程序的错误校正码(ECC)引脚(未展示)。
除了与两个不同单元区域相关联的两个数据信道被配置成共享时钟引脚外，与数据信道510类似地体现数据信道对525。由此，在数据信道对525中，时钟引脚(例如，CLK和RCLK)与存储器装置的同一层的两个单元区域耦合，而数据信道对525的其它引脚(例如，DQ引脚、C/A引脚、ECC引脚)与单个层的单个单元区域耦合。举例来说，所说明的数据信道对525具有宽度四。由此，四个数据引脚和一个C/A引脚(例如，CH0-Layer0)与第二单元区域530耦合，且四个数据引脚和一个C/A引脚(CH8-Layer0)与第三单元区域535耦合。
数据信道对525可降低存储器装置的复杂度和存储器装置的功率消耗。举例来说，通过将单个时钟信号集合发送到一层中的两个单元区域，可减少存储器装置中时钟组件的数目，且由此减小用以驱动时钟信号的功率量。
在一些情况下，数据信道的信道宽度可基于用以耦合主机装置与存储器装置的衬底类型和/或用以调制主机装置与存储器装置之间传达的信号的调制方案类型而进行配置。不同类型的衬底可能够支持不同信号频率。举例来说，由于用以传达信号的线的大小，有机衬底可被配置成相比于高密度插入件(例如，硅和/或玻璃)支持更高的信号频率。在此类实例中，高密度插入件可被配置成通过使用较宽信道而以与有机衬底相同的速率传送数据。
存储器装置可被配置成支持有机衬底和高密度插入件。存储器装置也可被配置成支持预定速率的数据传送，而与主机装置与存储器装置之间的连接类型无关。此类配置可允许单一类型的存储器装置用于广泛范围的商业应用。为了支持有机衬底和高密度插入件两者的指定数据速率，存储器装置可包含可在两种或更多种配置之间进行配置的I/O接口。此类配置可允许存储器装置基于主机装置与存储器装置之间所用的连接类型而改变其信道宽度、调制方案、信号频率或其它特征，或其组合。
图6A说明根据本公开的各种实例的装置600的实例，所述装置支持具有可配置输入/输出接口的存储器装置。装置600可以是主机装置605使用封装衬底615与存储器装置610耦合的装置的实例。装置600可以是参考图2所描述的系统200的实例。主机装置605可以是参考图2到5所描述的主机装置205和其它主机装置的实例。存储器装置610可以是参考图2到5所描述的存储器装置210、300和存储器装置的部分的实例。封装衬底615可以是参考图3所描述的衬底的实例。存储器装置610可包含一或多个存储器裸片620。存储器裸片620可分别为如参考图3和4所描述的存储器裸片305或存储器裸片400的实例。在一些情况下，存储器裸片620可被称为存储器阵列、存储器单元阵列或存储器单元的台板。
可基于整个装置600的性能需求来确定存储器装置610的各种参数和特性。举例来说，如果主机装置605要求以特定带宽(例如，四百万兆字节/秒(TB/s))与存储器装置610交换信息且衬底615为基于有机物的，那么可基于这些限制而选择存储器装置610的各种特性。封装衬底615可以是有机衬底或基于有机物的衬底的实例，所述衬底通过由碳和氢原子组成的化合物形成。
封装衬底615可包含耦合存储器装置610与主机装置605的多个信道。此类信道可具有特定电阻，且所述电阻可影响用于以给定数据速率或频率发射数据的功率量。随着使用封装衬底615传达的信号的频率增大，发射信号所需的功率量以非线性关系增大。存储器装置610的数据速率可基于用以传达信号的衬底的类型。在一些情况下，存储器装置610的数据速率也可基于主机装置605的性能需求。举例来说，随着主机装置605的性能需求增加，功率消耗的可接受阈值也可增加。
也可基于通信媒体的性能需求和/或类型来确定存储器装置610的其它特性。举例来说，可确定数据信道的信道宽度。在许多存储器装置中，可通过传统技术固定数据信道的量(例如，主机装置605与存储器装置610之间的数据信道的数目可为十六个数据信道)。随着信道宽度增加，可增加用于传达有效载荷数据、控制数据和/或时钟信号的引脚数目。在其它实例中，可基于通信媒体的性能需求和/或类型来确定单元区域中存储体的数目，或换句话说，使用单个数据信道存取的存储体的数目。在其它实例中，可基于通信媒体的性能需求和/或类型来确定用于存储器装置中的时钟信号的数目。
此外，可基于通信媒体的性能需求和/或类型来确定时钟信号的各种特性。举例来说，可基于通信媒体的性能需求和/或类型来确定时钟信号的频率和相位。在其它实例中，可基于通信媒体的性能需求和/或类型来确定ECC引脚的使用。在其它实例中，可基于通信媒体的性能需求和/或类型而启动或去启动引脚驱动器。在其它实例中，存储器装置是否包含数据信道对可以基于通信媒体的性能需求和/或类型。在其它实例中，可基于通信媒体的性能需求和/或类型来确定用于经由引脚传达的信号的调制方案(例如，NRZ或PAM4)。
在一些实例中，具有封装衬底615的存储器装置610可被配置成满足主机装置605的固定性能需求(例如，4TB/s)。在此类实例中，存储器装置610可具有16GB/s的数据速率，数据信道的信道宽度可为具有单个C/A引脚的四个数据引脚(例如，X4)(例如，如参考图5所描述的数据信道510)，单元区域中存储器单元的存储体数目可为十六，且存储器装置610可包含4相位时钟信号。所述4相位时钟信号可包含：4GHz且相位零的第一信号、4GHz且相位90度的第二信号、4GHz且相位180度的第三信号，以及4GHz且相位270度的第四信号。在其它实例中，时钟信号的频率和相位可不同。
具有封装衬底615的存储器装置610的这些各种参数可被配置成满足主机装置605的各种性能需求。因此，随着性能需求改变，存储器装置610的确切配置也可改变。
图6B说明根据本公开的各种实例的装置650的实例，所述装置支持具有可配置输入/输出接口的存储器装置。装置650可以是主机装置605使用封装衬底615与存储器装置610耦合的装置的实例。除了装置650(或存储器装置610)可包含定位于封装衬底615与存储器装置610之间的有机衬底655以外，可与装置600类似地体现装置650。
有机衬底655可包含被配置成耦合存储器裸片620的数据引脚与封装衬底615的引脚的多个金属层。有机衬底655可被配置成允许存储器装置610在与主机装置605耦合之前进行测试(或以其它方式启动)。有机衬底655还可以被配置成允许使用IR回焊方法耦合主机装置605与存储器装置610。在一些情况下，有机衬底655可介于大约200微米厚与大约300微米厚之间。在一些情况下，有机衬底655可大约60微米厚。
图7说明根据本公开的各种实例的装置700的实例，所述装置支持具有可配置输入/输出接口的存储器装置。装置700可以是主机装置705使用高密度插入件715(例如，硅插入件或玻璃插入件)与存储器装置710耦合的装置的实例。装置700还可包含由有机材料形成的封装衬底725。封装衬底725可被配置成为高密度插入件715提供结构和/或提供硬度。封装衬底725可以是参考图3和6所描述的通信媒体310或衬底615的实例。
装置700可以是参考图2所描述的系统200的实例。主机装置705可以是参考图2到5所描述的主机装置205和其它主机装置的实例。存储器装置710可以是参考图2到5所描述的存储器装置210、300和存储器装置的部分的实例。高密度插入件715可以是参考图3所描述的衬底的实例。存储器装置710可包含一或多个存储器裸片720。存储器裸片720可分别为如参考图3和4所描述的存储器裸片305或存储器裸片400的实例。在一些情况下，存储器裸片720可被称为存储器阵列、存储器单元阵列或存储器单元的台板。
类似于参考图6所描述的存储器装置610，可基于性能需求来确定存储器装置710的各种参数和特性。由于插入件可由硅或玻璃制成，因此为了实现相同性能需求，存储器装置710的特定配置可不同于存储器装置610。
高密度插入件715与有机衬底(例如在一些实例中为封装衬底615)之间的一个差异为高密度插入件715中的信道的电阻高于有机衬底中的信道。这通常是因为高密度插入件715的信道小于有机衬底的信道。在一些情况下，高密度插入件715的最大实际数据速率(给定功率消耗)可由于高频率下信道的电阻而低于有机衬底。数据速率的差异也可引起存储器装置710的其它参数与存储器装置610不同。
在一些实例中，具有高密度插入件715的存储器装置710可被配置成满足主机装置705的固定性能需求(例如，4TB/s的数据速率)。在此类实例中，存储器装置710可具有8GB/s的数据速率，数据信道的信道宽度可为具有至少两个C/A引脚的八个数据引脚(例如，X8)，单元区域中存储器单元的存储体数目可为十六，且存储器装置710可包含4相位时钟信号。
具有高密度插入件715的存储器装置710的这些各种参数可被配置成满足主机装置705的各种性能需求。因此，随着性能需求改变，存储器装置710的确切配置也可改变。
与封装衬底615相比，高密度插入件715的一个缺点可为高密度插入件715的成本。高密度插入件715可具有更低制造良率，或可由更昂贵的材料制成，或所述两者，且因此成本可更高。高密度插入件715的一个优点可为高密度插入件的性能可在未来改进。在一些情况下，装置700不包含(例如，排斥)定位于高密度插入件715与主机装置705之间以及高密度插入件715与存储器装置710之间的有机衬底。然而，在其它情况下，装置700可包含定位于高密度插入件715与存储器装置710的存储器裸片720之间的有机衬底(如有机衬底655)。
图8说明根据本公开的各种实例的装置800的实例，所述装置支持具有可配置输入/输出接口的存储器装置。装置800可包含可基于用以耦合主机装置805与存储器装置810的衬底的类型而配置的信道或I/O接口或所述两者。装置800说明基于使用高密度插入件815(例如，硅插入件或玻璃插入件)来耦合主机装置805与存储器装置810而配置的存储器装置810的I/O接口820和/或信道宽度的配置的实例。
可配置信道和可配置I/O接口可以允许存储器装置810使用多个不同衬底以给定数据速率传达数据且连接到主机装置805。不同类型的衬底可具有在与其它类型的衬底相比时影响其传送数据的速率的不同特性。举例来说，穿过高密度插入件发射的信号的最高频率可低于穿过有机衬底发射的信号的最高频率，这是因为高密度插入件的信道相比于有机衬底的信道可具有更高电阻和/或更有损。
为了实现使用高密度插入件或有机衬底的数据传送的相同速率，装置800可包含可配置I/O接口820、825和/或可配置数据信道830。举例来说，如果装置800包含高密度插入件815，那么装置800可被配置成在较低频率下使用较宽信道，且如果装置800包含有机衬底，那么装置800可被配置成在较高频率下使用较窄信道。在一些情况下，装置800可基于用以耦合主机装置805与存储器装置810的衬底的类型而使用不同调制方案。
装置800可包含使用高密度插入件815(例如，硅插入件或玻璃插入件)和封装衬底835与存储器装置810耦合的主机装置805。装置800可以是参考图7所描述的装置700的实例。主机装置805可以是参考图2、6和7所描述的主机装置205、605、705的实例。存储器装置810可以是参考图2到7所描述的存储器装置210、300、610、710和存储器装置的部分的实例。高密度插入件815可以是参考图3和7所描述的通信媒体310或高密度插入件715的实例。封装衬底835可以是参考图6和7所描述的封装衬底615、725的实例。高密度插入件815可以是包含大量信道的材料的实例。信道的数目可多于其它类型的连接材料(例如，有机衬底)的信道。在一些情况下，高密度插入件815中的个别信道可相比于其它类型的连接材料(例如，有机衬底)的信道具有更高电阻或更有损。
存储器装置810可包含包括存储器单元的一或多个存储器裸片840。装置800说明包含I/O接口820的第一存储器裸片840且说明一或多个其它层或其它存储器裸片845。存储器裸片840可以是参考图1、3、4、6和7所描述的存储器裸片100、305、400、620、720的实例。
存储器装置810还可包含一或多个数据信道830。所述信道可包含一或多个引脚850、855。引脚850或855可包含被配置成在存储器装置810与主机装置805之间传达信号的任何导电路径或导电路径的任何部分。在一些情况下，引脚850、855的至少一部分可分别为TSV的实例或与TSV耦合。举例来说，在引脚850或855行进穿过中间层(例如，其它层/裸片845)时，引脚850或855可包含TSV的至少一部分。在一些情况下，引脚850、855可不使用TSV。举例来说，在引脚850或855耦合高密度插入件815与存储器装置810的底部层时，包括引脚850或855的导电路径可不包含TSV。虽然在一些情况下，可能在TSV的上下文中描述I/O接口820的功能，但本文中描述的原理可大体适用于任何引脚或导电路径。
装置800说明存储器装置810中穿过一或多个插入层(例如，存储器裸片845、其它层)耦合存储器裸片840与高密度插入件815的一对TSV(例如，引脚850)。尽管装置800说明单对引脚850、855和用于所述单对引脚850、855的单个I/O接口820，但数据信道830可包括更多引脚，且I/O接口820的功能可扩展为通过一或多个额外引脚和一或多个额外引脚对实施。
I/O接口820可包含可基于用以耦合主机装置805与存储器装置810的衬底的类型而实施的两种或更多种配置。装置800的I/O接口820说明可在高密度插入件815用于耦合主机装置805与存储器装置810时实施的I/O接口820的配置的实例。I/O接口820可包含多个驱动器860、865；多个接收器870、875、880；以及一或多个开关组件885、890。在一些实例中，I/O接口820的可能不同配置的数目可基于：与I/O接口820耦合的引脚的数目、I/O接口820中驱动器的数目、I/O接口820中接收器的数目或其组合。
I/O接口820可包含第一驱动器860和第二驱动器865。在与高密度插入件815相关联的第一配置中，第一驱动器860可与第一引脚850耦合且第二驱动器865可与第二引脚855耦合。在所述第一配置中，第一驱动器860可与第二引脚855隔离，且第二驱动器可与第一引脚850隔离。驱动器860、865可被配置成在引脚850上产生信号。举例来说，第一驱动器860可被配置成使用任何类型的调制方案在第一引脚850上产生/发射信号。驱动器860、865可各自包含多个支路。每个驱动器860、865中作用中支路的数目可基于以下改变：与驱动器耦合的引脚的数目、驱动器所经受的电力负载、驱动器所实施的调制方案、驱动器所产生的信号的频率或其各种组合。驱动器860、865可从存储器控制器接收命令和/或信息以从存储器裸片840产生/发射信号。
I/O接口820可包含第一接收器870、第二接收器875和第三接收器880。在与高密度插入件815相关联的第一配置中，第一接收器870可与第一引脚850耦合且第二接收器875可与第二引脚855耦合。第一接收器870和第二接收器875可被配置成接收并解码传达到存储器裸片840的信号。接收器870、875、880还可接收或产生参考信号且比较所接收信号与参考信号。接收器870、875、880可被配置成基于所述比较而确定由所接收信号的符号(或电平)表示的逻辑状态。接收器870、875、880可被配置成共同工作以基于所使用的调制方案的类型而确定信号中的逻辑状态。在第一配置中，第三接收器880可与第一引脚850和第二引脚855隔离。第一接收器870可与第二引脚855隔离，且第二接收器875可与第一引脚850隔离。接收器870、875、880可与控制器通信以接收、解码和执行所接收信号中编码的命令和/或数据。
I/O接口820可包含第一开关组件885和第二开关组件890。开关组件885、890可被配置成以特定配置耦合第一引脚850与第二引脚855。此操作将通过以电学方式使两个引脚充当单个引脚而减少数据信道的信道宽度。在第一配置中，第一开关组件885和第二开关组件890处于打开配置，从而使第一引脚850与第二引脚855隔离。开关组件885、890可各自为任何类型的开关装置的实例。举例来说，开关组件885、890可为晶体管、物理开关或另一类型的装置。
在一些情况下，存储器装置可包含用户可编程的模式寄存器，以指示存储器装置将运行哪种模式或配置。在一些情况下，存储器装置可包含用以指示存储器装置将运行哪种模式或配置的引脚(保持为高或低)。在一些情况下，可使用不同的原位触发器来确定模式或配置。在一些情况下，I/O接口820的模式或配置可在制造期间建置于存储器装置中。举例来说，在存储器装置810的制造期间，引脚与彼此的耦合/隔离有时可为硬接线的。在一些实例中，存储器装置可具有可使用金属rev来设定配置或模式的两个产品sku。在一些情况下，I/O接口820可以不包含开关组件885、890。
装置800可基于目标数据传送速率和用以耦合主机装置805与存储器装置810的通信媒体的类型(例如，有机衬底或高密度插入件)而包含处于第一配置的I/O接口820。在一些情况下，由于穿过高密度插入件815发射的信号的频率可存在实际上限(基于功率消耗)，因此装置800可被配置成使用第一引脚850来传达第一信号，且使用第二引脚855来传达独立于第一信号的第二信号。为了传达这些独立信号，可设置第一配置以使第一引脚850与第二引脚855隔离。此外，I/O接口820可被配置成使用二进制电平调制方案来调制信号。二进制电平调制方案为具有两个符号或信号电平的调制方案(例如，NRZ)。由于信号被调制成具有两种不同的可能符号，因此每个引脚850可耦合到单个驱动器860或865和/或单个接收器870或875。在第一配置中，第三接收器880可能不为引脚850或855所需要，且因此可与两个引脚850、855隔离。
可借助于实例展示处于第一配置的装置800的操作。举例来说，装置800的目标数据速率为16千兆比特/秒，但基于在此类频率下发射信号所需的功率，高密度插入件815可实际上具有约8千兆比特/秒的数据速率限制。为了实现目标数据速率，I/O接口820可被配置成使用独立引脚来发射独立信号。通过传达具有8Gb/s数据速率的第一信号和具有8Gb/s数据速率的第二信号，装置800可实现16Gb/s的目标数据速率。
主机装置805还可包含I/O接口825。I/O接口825可类似于I/O接口820。在一些情况下，主机装置805可以不包含I/O接口825。在此些情况下，存储器装置810可被配置成满足或匹配主机装置805的性能预期。
图9说明根据本公开的各种实例的装置900的实例，所述装置支持具有可配置输入/输出接口的存储器装置。可与参考图8所描述的装置800类似地体现装置900。因此，可类似地体现具有类似名称和标号的组件。举例来说，装置900可包含主机装置905；存储器装置910；I/O接口920；I/O接口925；信道930；封装衬底935；一或多个存储器裸片940；一或多个额外层和/或存储器裸片945；引脚950、955；驱动器960、965；接收器970、975、980；和开关组件985、990。
装置900与装置800之间的一个差异为主机装置905使用有机衬底的信道与存储器装置910耦合，在说明性实例中，所述有机衬底为封装衬底935。存储器装置910还可包含有机衬底915，存储器裸片940可定位于所述有机衬底上。装置900可与参考图6B所描述的装置650类似地进行配置。由于有机衬底(例如，封装衬底935和/或有机衬底915)的信道具有与高密度插入件815不同的特性，因此不同的信令特性是可能的。因此，I/O接口920、925可处于第二配置，以基于用以传达信号的有机衬底而使用不同信令来实现目标数据速率。
在第二配置中，I/O接口920可被配置成将两个引脚950、955耦合在一起且传达使用多电平调制方案调制的信号。多电平调制方案可为M进制调制方案，其中M>＝3。举例来说，多电平调制方案可为PAM4方案。多电平调制方案的其它实例可包含PAM8、PAM16、QAM4、QAM8、QAM16、QPSK等。由于使用多电平调制方案，因此可能不需要在两个独立引脚上传达两个独立信号来实现目标数据速率。视需要将存储器装置910制造为具有多两倍的引脚/TSV的优点为增加此类存储器装置的制造良率和/或提供用于信号传递的冗余导电路径。在I/O接口920处于第二配置时，装置900可被配置成使用较窄信道来满足目标数据速率。
为了使用I/O接口920的第二配置来进行通信，I/O接口920可耦合第一引脚950与第二引脚955。此耦合将使两个引脚950、955以电学方式充当单个引脚。可将开关组件985和990置于闭合位置以完成所述耦合。在一些情况下，I/O接口920可被配置成在第一配置、第二配置和/或任何其它可能配置之间动态地切换。举例来说，存储器装置可包含用户可编程的模式寄存器，以指示存储器装置将运行哪种模式或配置。
在一些情况下，存储器装置可包含用以指示存储器装置将运行哪种模式或配置的引脚(保持为高或低)。在一些情况下，可使用不同的原位触发器来确定模式或配置。在一些情况下，I/O接口920的模式或配置可在制造期间建置于存储器装置中。举例来说，在存储器装置910的制造期间，引脚与彼此的耦合/隔离有时可为硬接线的。在一些实例中，存储器装置可具有可使用金属rev来设定配置或模式的两个产品sku。举例来说，I/O接口920可以不包含开关组件985、990。
当引脚950、955耦合在一起时，第一驱动器960和第二驱动器965可耦合到第一引脚950和第二引脚955两者。在第二配置中，第一驱动器960和第二驱动器965可被配置成协作以在第一引脚950、第二引脚955或两个引脚上发射信号。在两个驱动器960、965用于产生/发射信号时，每一驱动器的驱动强度可基于引脚950、955的负荷和/或所使用的调制方案而进行配置。驱动强度可通过启动/去启动驱动器960、965的一定数目的支路而改变。举例来说，当发射使用PAM4调制的信号时，最高有效位(MSB)驱动器(例如，第一驱动器960)的驱动强度可为最低有效位(LSB)驱动器(例如，第二驱动器965)的强度的两倍。此关系可提供PAM4调制信号中不同电平之间的均等间距。驱动强度可指驱动器的数据总线信号强度、上拉电压强度或下拉电压强度。驱动强度可类似地指驱动器的输出阻抗，跨晶体管和电阻器或仅晶体管上形成的上拉输出阻抗，以及跨晶体管和电阻器或仅晶体管上形成的下拉输出阻抗。
当引脚950、955耦合在一起时，第一接收器970、第二接收器975和第三接收器980可耦合到第一引脚950和第二引脚955两者。接收器970、975、980可被配置成接收并检测多电平信号，其中M＝4(例如，PAM4)。随着调制方案中符号(例如，在一些情况下电平)的数目增加，区分所述符号所需的比较器的数目增加。为了对PAM4信号进行解码，I/O接口920可包含三个接收器970、975、980，其分别将信号与不同的参考电压进行比较。在一些情况下，更多或更少接收器可用于I/O接口920中。在第二配置中每个接收器970、975、980所使用的参考电压可能不同于在第一配置中接收器870、875所使用的参考电压。在第一配置中，第一接收器870和第二接收器875可使用相同或类似的参考信号，且第三接收器880可根本不使用参考信号。在第二配置中，每个接收器970、975、980可使用不同参考信号。
在解码多电平信号时，I/O接口920可包含额外电路或组件。举例来说，接收器970、975、980可将其输出发送到电路，所述电路基于全部三个接收器970、975、980的输出而确定逻辑状态。通过比较每个接收器970、975、980的输出，电路可被配置成确定由包含在所接收信号中的单一PAM4符号所表示的两个位。
说明性I/O接口820、920具有两种配置，第一配置用于传达使用二进制电平调制方案调制的信号，且第二配置用于传达使用4电平调制方案(例如，PAM4)调制的信号。I/O接口820、920可包含用于支持任何数目个通信的组件。举例来说，I/O接口820、920可包含用以支持使用任何类型的M进制调制方案(例如，M＝3、4、5、6、7、8等)调制的信号的组件。举例来说，在8电平调制方案中，I/O接口820、920可耦合到三个引脚，可包含三个或更多个驱动器，且可包含七个或更多个接收器。
在一些情况下，装置800或900的引脚可为点对点连接件。这意味着，引脚可与存储器裸片堆叠中的单个存储器裸片通信。在一些情况下，装置800或900的引脚可为与存储器裸片堆叠中的多个存储器裸片耦合的总线。在一些情况下，耦合到I/O接口的引脚对中的一个引脚可为点对点连接件，且另一引脚可为总线。
在一些情况下，TSV 950、955可在路由到主机装置905之前短接在一起。在一些实例中，TSV 950、955可在有机衬底915中短接在一起，如图9中所展示。在其它实例中，TSV950、955可在有机衬底以外的结构中短接在一起。每对TSV可通过单一触点连接。
举例来说，装置900可以不包含有机衬底915，且有机衬底915的任何功能可以由封装衬底935执行。在此类实例中，TSV 950、955可在封装衬底935中而非在有机衬底915中短接在一起。在此类实例中，封装衬底935可支持主机装置905与存储器装置910之间的完全互连。在此类实例中，封装衬底915可以是有机衬底。
在其它实例中，TSV 950、955可在其它层945的底部层中短接在一起。在此类实例中，其它层945的底部层可以两倍间距凸起至封装衬底935。因此，装置900可包含少于到达路由衬底(例如，其它层945的底部层)的TSV数目的外部触点数目，且仍获得与在有机衬底915中短接TSV相关联的功能性。
在一个实例中，一种装置或系统可包含：存储器单元阵列，其通过衬底与主机装置耦合；第一TSV，其配置于存储器单元阵列与衬底之间；第二TSV，其可选择性地与第一TSV耦合，所述第一TSV和第二TSV被配置成经由衬底耦合存储器单元阵列的存储器单元与主机装置；以及I/O接口，其与第一TSV和第二TSV耦合，且可至少部分地基于衬底的类型而在第一配置与第二配置之间进行配置。
上文所描述的装置或系统的一些实例还可包含一或多个开关组件，其被配置成在第一配置中使第一TSV与第二TSV隔离，且在第二配置中耦合第一TSV与第二TSV。在上文所描述的装置或系统的一些实例中，衬底的类型可为硅插入件或有机衬底。
在上文所描述的装置或系统的一些实例中，I/O接口包含：第一驱动器和第二驱动器，其各自被配置成从存储器单元阵列发射一或多个信号。在上文所描述的装置或系统的一些实例中，多个接收器被配置成在存储器单元阵列接收一或多个信号。
在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包括：第一驱动器和多个接收器中的第一接收器,其与第一TSV耦合。在上文所描述的装置或系统的一些实例中，第二驱动器和多个接收器中的第二接收器与第二TSV耦合。
在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包括：第一驱动器和第一接收器,其与第二驱动器和第二接收器隔离。在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包括：多个接收器中的第三接收器，其与第一TSV和第二TSV隔离。
在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第一配置时，第一驱动器和第一接收器可被配置成使用第一TSV来传达使用具有两个电平的调制方案调制的第一信号集合。在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第一配置时，第二驱动器和第二接收器可被配置成使用第二TSV来传达使用具有两个电平的调制方案调制的第二信号集合，第二信号集合不同于第一信号集合。
在上文所描述的装置或系统的一些实例中，处于第二配置的I/O接口包括：第一驱动器和第二驱动器，其与第一TSV和第二TSV耦合。在上文所描述的装置或系统的一些实例中，多个接收器与第一TSV和第二TSV耦合。
在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第二配置时，第一驱动器和第二驱动器可被配置成使用第一TSV和第二TSV来发射使用具有三个或更多个电平的调制方案调制的第一信号集合。在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第二配置时，第一接收器、第二接收器和第三接收器被配置成接收使用第一TSV和第二TSV传达的使用具有三个或更多个电平的调制方案调制的第二信号集合。
在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第二配置时，第一驱动器可被配置成具有第一驱动强度，且第二驱动器可被配置成具有第二驱动强度，第二驱动强度可小于第一驱动强度。
在上文所描述的装置或系统的一些实例中，第一TSV和第二TSV可与以堆叠形式置放的多个存储器单元阵列耦合，所述多个阵列中的每一存储器单元阵列具有与第一TSV和第二TSV耦合的I/O接口。
在一个实例中，一种装置或系统可包含：主机装置；衬底，其被配置成耦合主机装置与存储器装置，所述存储器装置包含：第一TSV；第二TSV，其可选择性地与第一TSV耦合，所述第一TSV和第二TSV被配置成耦合存储器装置的存储器单元阵列与衬底；以及I/O接口，其与第一TSV和第二TSV耦合，且可至少部分地基于用以耦合存储器装置与主机装置的衬底的类型而在第一配置与第二配置之间进行配置，其中所述I/O接口被配置成：在第一配置中，在第一TSV上传达使用具有两个电平的第一调制方案调制的第一信号集合且在第二TSV上传达使用所述第一调制方案调制的第二信号集合；且在第二配置中，在第一TSV和第二TSV上传达使用具有三个或更多个电平的第二调制方案调制的第三信号集合。
在上文所描述的装置或系统的一些实例中，在衬底可为高密度插入件时，I/O接口可被配置成使用第一配置进行操作。在上文所描述的装置或系统的一些实例中，在衬底可为有机衬底时，I/O接口可被配置成使用第二配置进行操作。
在上文所描述的装置或系统的一些实例中，主机装置包含第二I/O接口，其可至少部分地基于用以耦合存储器装置与主机装置的衬底的类型而在第三配置与第四配置之间进行配置。
在上文所描述的装置或系统的一些实例中，第二I/O接口可被配置成：在处于第三配置时，传达使用第一调制方案调制的第一信号集合和第二信号集合。上文所描述的装置或系统的一些实例还可包含在处于第四配置时，传达使用第二调制方案调制的第三信号集合。
在一个实例中，一种装置或系统可包含：存储器单元阵列，其通过衬底与主机装置耦合；第一导电路径，其被配置成经由衬底耦合存储器单元阵列与主机装置；第二导电路径，其可选择性地与第一导电路径耦合，且被配置成经由衬底耦合存储器单元阵列与主机装置；以及I/O接口，其与第一导电路径和第二导电路径耦合，且可至少部分地基于衬底的类型而在第一配置与第二配置之间进行配置。
上文所描述的装置或系统的一些实例还可包含一或多个开关组件，其被配置成在处于第一配置时使第一导电路径与第二导电路径隔离且在处于第二配置时耦合第一导电路径与第二导电路径。
在上文所描述的装置或系统的一些实例中，衬底的类型可为高密度插入件或有机衬底。在上文所描述的装置或系统的一些实例中，I/O接口包含：第一驱动器和第二驱动器，其各自被配置成从存储器单元阵列发射一或多个信号；以及多个接收器，其被配置成在存储器单元阵列处接收一或多个信号。
在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包含：第一驱动器和多个接收器中的第一接收器，其与第一导电路径耦合；以及第二驱动器和多个接收器中的第二接收器，其与第二导电路径耦合。
在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包含第一驱动器和第一接收器，其与第二驱动器和第二接收器隔离。在上文所描述的装置或系统的一些实例中，处于第一配置的I/O接口包含多个接收器中的第三接收器，其与第一导电路径和第二导电路径隔离。
在上文所描述的装置或系统的一些实例中，在I/O接口可能处于第一配置时，第一驱动器和第一接收器可被配置成使用第一导电路径来传达使用具有两个电平的调制方案调制的第一信号集合；且在I/O接口可能处于第一配置时，第二驱动器和第二接收器可被配置成使用第二导电路径来传达使用具有两个电平的调制方案调制的第二信号集合。
在上文所描述的装置或系统的一些实例中，处于第二配置的I/O接口包含：第一驱动器和第二驱动器，其与第一导电路径和第二导电路径耦合；以及多个接收器，其与第一导电路径和第二导电路径耦合。
在上文所描述的装置或系统的一些实例中，在I/O接口处于第二配置时，第一驱动器和第二驱动器可被配置成使用第一导电路径和第二导电路径来发射使用具有三个或更多个电平的调制方案调制的第一信号集合；且在I/O接口处于第二配置时，第一接收器、第二接收器和第三接收器被配置成接收使用第一导电路径和第二导电路径传达的使用具有三个或更多个电平的调制方案调制的第二信号集合。
在上文所描述的装置或系统的一些实例中，在I/O接口处于第二配置时，第一驱动器可被配置成具有第一驱动强度，且第二驱动器可被配置成具有第二驱动强度，第二驱动强度可小于第一驱动强度。在上文所描述的装置或系统的一些实例中，第一导电路径和第二导电路径可与以堆叠形式放置的多个存储器单元阵列耦合，所述多个阵列中的每一存储器单元阵列具有与第一导电路径和第二导电路径耦合的I/O接口。
在一个实例中，一种装置或系统可包含：主机装置；衬底，其被配置成耦合主机装置与存储器装置。所述存储器装置可包含：第一导电路径；第二导电路径，其可选择性地与第一导电路径耦合，所述第一导电路径和第二导电路径被配置成耦合存储器装置的存储器单元阵列与衬底；以及I/O接口，其与第一导电路径和第二导电路径耦合，且可至少部分地基于用以耦合存储器装置与主机装置的衬底的类型而在第一配置与第二配置之间进行配置。在第一配置中，I/O接口可被配置成在第一导电路径上传达使用具有两个电平的第一调制方案调制的第一信号集合且在第二导电路径上传达使用所述第一调制方案调制的第二信号集合；且在第二配置中，在第一导电路径和第二导电路径上传达使用具有三个或更多个电平的第二调制方案调制的第三信号集合。
在上文所描述的装置或系统的一些实例中，在衬底可为高密度插入件时，I/O接口可被配置成使用第一配置进行操作，且在衬底可为有机衬底时，I/O接口可被配置成使用第二配置进行操作。在上文所描述的装置或系统的一些实例中，主机装置包含第二I/O接口，其可至少部分地基于用以耦合存储器装置与主机装置的衬底的类型而在第三配置与第四配置之间进行配置。
在上文所描述的装置或系统的一些实例中，在处于第三配置时，第二I/O接口可被配置成传达使用第一调制方案调制的第一信号集合和第二信号集合；且在处于第四配置时，传达使用第二调制方案调制的第三信号集合。
在一个实例中，一种装置或系统可包含：存储器裸片，其通过衬底与主机装置耦合；第一TSV，其被配置成耦合存储器裸片与衬底；第二TSV，其可选择性地与第一TSV耦合，且被配置成耦合存储器裸片与衬底；以及I/O接口，其与第一TSV和第二TSV耦合，且可至少部分地基于衬底的类型而在第一配置与第二配置之间进行配置，所述I/O接口包含：多个驱动器，其可经选择以使用第一TSV或第二TSV或其组合来发射信号；以及多个接收器，其可经选择以接收使用第一TSV或第二TSV或其组合传达的信号。
上文所描述的装置或系统的一些实例还可包含一或多个开关组件，其被配置成选择性地将多个接收器中的至少一个接收器耦合到第一TSV或第二TSV或其组合，其中所述一或多个开关组件可被配置成选择性地耦合第一TSV与第二TSV。
在上文所描述的装置或系统的一些实例中，在I/O接口处于第一配置时，多个驱动器中的第一驱动器和多个接收器中的第一接收器可与第一TSV耦合，且多个驱动器中的第二驱动器和多个接收器中的第二接收器可与第二TSV耦合。在上文所描述的装置或系统的一些实例中，在I/O接口处于第二配置时，两个驱动器可与第一TSV和第二TSV耦合，且三个接收器可与第一TSV和第二TSV耦合。
图10展示根据本公开的方面的说明用于具有可配置输入/输出接口的存储器装置的方法1000的流程图。方法1000的操作可由如本文中所描述的控制器或其组件来实施。在一些情况下，控制器可为存储器装置的存储器控制器。在一些情况下，控制器可被配置成控制存储器装置的一或多个制造过程。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1005处，控制器可至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与存储器装置的第二导电路径。
在1010处，控制器可至少部分地基于耦合第一导电路径与第二导电路径而选择用于存储器装置与主机装置之间传达的信号的调制方案。
描述一种用于执行方法1000的设备。所述设备可包含：用于至少部分地基于被配置成用于耦合存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与存储器装置的第二导电路径的装置；以及用于至少部分地基于耦合第一导电路径与第二导电路径而修改用于调制存储器装置与主机装置之间传达的信号的调制方案的装置。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于可被配置成耦合存储器单元阵列与主机装置的衬底的类型而启动存储器装置的开关组件的处理程序、特征、装置或指令。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于所述衬底的类型而耦合同第一导电路径电子通信的第一驱动器和第一接收器与同第二导电路径电子通信的第二驱动器和第二接收器的处理程序、特征、装置或指令，其中第一驱动器、第二驱动器、第一接收器和第二接收器可与第一导电路径和第二导电路径两者耦合。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于所述衬底的类型而将第三接收器耦合到第一导电路径和第二导电路径的处理程序、特征、装置或指令。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于将第三接收器耦合到第一导电路径和第二导电路径而修改施加到第一接收器或第二接收器的参考电压的处理程序、特征、装置或指令。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于将所述衬底的类型识别为有机衬底而通过使用具有三个或更多个电平的多电平调制方案调制的信号来与主机装置通信的处理程序、特征、装置或指令。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于将所述衬底的类型识别为高密度插入件而通过使用具有两个电平的二进制电平调制方案调制的信号来与主机装置通信的处理程序、特征、装置或指令。
上文所描述的方法和设备的一些实例可进一步包含用于至少部分地基于耦合第一导电路径与第二导电路径而修改与第一导电路径和第二导电路径耦合的至少两个驱动器的驱动强度的处理程序、特征、装置或指令。
图11展示根据本公开的方面的说明用于具有可配置输入/输出接口的存储器装置的方法1100的流程图。方法1100的操作可由如本文中所描述的控制器或其组件来实施。在一些情况下，控制器可为存储器装置的存储器控制器。在一些情况下，控制器可被配置成控制存储器装置的一或多个制造过程。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1105处，控制器可至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与存储器装置的第二导电路径。
在1110处，控制器可至少部分地基于耦合第一导电路径与第二导电路径而选择用于存储器装置与主机装置之间传达的信号的调制方案。
在1115处，控制器可至少部分地基于将所述衬底的类型识别为有机衬底而通过使用具有三个或更多个电平的多电平调制方案调制的信号来与主机装置通信。
图12展示根据本公开的方面的说明用于具有可配置输入/输出接口的存储器装置的方法1200的流程图。方法1200的操作可由如本文中所描述的控制器或其组件来实施。在一些情况下，控制器可为存储器装置的存储器控制器。在一些情况下，控制器可被配置成控制存储器装置的一或多个制造过程。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1205处，控制器可至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与存储器装置的第二导电路径。
在1210处，控制器可至少部分地基于耦合第一导电路径与第二导电路径而选择用于存储器装置与主机装置之间传达的信号的调制方案。
在1215处，控制器可至少部分地基于将所述衬底的类型识别为高密度插入件而通过使用具有两个电平的二进制电平调制方案调制的信号来与主机装置通信。
图13展示根据本公开的方面的说明用于具有可配置输入/输出接口的存储器装置的方法1300的流程图。方法1300的操作可由如本文中所描述的控制器或其组件来实施。在一些情况下，控制器可为存储器装置的存储器控制器。在一些情况下，控制器可被配置成控制存储器装置的一或多个制造过程。在一些实例中，控制器可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1305处，控制器可至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而启动第一开关组件以耦合存储器装置的第一导电路径与存储器裸片。
在1310处，控制器可至少部分地基于所述衬底的类型而启动第二开关组件以耦合存储器装置的第二导电路径与存储器裸片，其中第一导电路径至少部分地基于启动第一开关组件且启动第二开关组件而与第二导电路径耦合。
在1315处，控制器可至少部分地基于启动第一开关组件且启动第二开关组件而选择用于使用第一导电路径和第二导电路径在存储器装置与主机装置之间传达的信号的调制方案。
描述一种用于执行方法1300的设备。所述设备可包含：用于至少部分地基于被配置成耦合存储器装置与主机装置的衬底的类型而启动第一开关组件以耦合存储器装置的第一导电路径与存储器裸片的装置；用于至少部分地基于所述衬底的类型而启动第二开关组件以耦合存储器装置的第二导电路径与存储器裸片的装置，其中第一导电路径至少部分地基于启动第一开关组件且启动第二开关组件而与第二导电路径耦合；以及用于至少部分地基于启动第一开关组件且启动第二开关组件而选择用于使用第一导电路径和第二导电路径在存储器装置与主机装置之间传达的信号的调制方案的装置。
在方法1300和/或所述设备的一些实例中，同第一导电路径电子通信的第一驱动器和第一接收器至少部分地基于启动第一开关组件且启动第二开关组件而与同第二导电路径电子通信的第二驱动器和第二接收器耦合。在方法1300和/或所述设备的一些实例中，第三接收器至少部分地基于启动第一开关组件且启动第二开关组件而与第一导电路径和第二导电路径耦合。上文所描述的方法1300和/或设备的一些实例可进一步包含用于至少部分地基于启动第一开关组件且启动第二开关组件而修改与第一导电路径和第二导电路径耦合的至少两个驱动器的驱动强度的处理程序、特征、装置或指令。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或更多个的方面。
可使用多种不同技术和技艺中的任何者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指电路的节点保持在大约为零伏特(0V)的电压下但不直接与地面连接。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大约0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可被配置且可操作以在电路通电后即刻交换电子或信号。作为实例，经由开关(例如，晶体管)物理连接的两个组件处于电子通信或可在不管开关状态如何(即，打开或闭合)的情况下耦合。
本文中所使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度和深度)且可覆盖表面的一些或全部。举例来说，层可为两个维度大于第三个维度的三维结构，例如薄膜。层可包含不同元件、组件和/或材料。在一些情况下，单层可由两个或更多个子层构成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在性质上为三维的。
如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列的元件或组件之间的导电路径。
硫族化物材料可以是包含元素S、Se和Te中的至少一个的材料或合金。本文中论述的相变材料可以是硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料和合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的加连字符的化学组合物符号指示特定化合物或合金中包含的元素，并且意图表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含GexTey，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或更多种金属，例如过渡金属、碱土金属和/或稀土金属。实例不限于与存储器单元的存储器元件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器元件，并且可包含硫族化物材料、庞磁阻材料或基于聚合物的材料等等。
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在开路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关打开时彼此隔离。
如本文中所使用，术语“短接”是指其中在组件之间经由启动所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为实现电子通信的组件(或线)之间的电荷流动的动态操作。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质进行掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的一或多个晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。所述端可通过导电材料，例如金属，连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分隔开。如果沟道是n型(即，大部分载体为电子)，那么FET可称为n型FET。如果沟道是p型(即，大部分载体为电洞)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物端封。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去启动”。
本文结合附图阐述的具体实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“充当实例、例子或说明”且并不意味着“较佳”或“优于其它实例”。详细描述包含出于提供对所描述技术的理解的目的的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构和装置以便避免混淆所描述的实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，所述虚线和第二标记在相似组件当中予以区分。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。
可使用多种不同技术和技艺中的任何者来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容描述的各种说明性框、组件和模块可以由通用处理器、DSP、ASIC、现场可编程门阵列(FPGA)或经设计以执行本文所描述功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含分布成使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。例如但并非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光碟(CD)ROM或其它光碟存储装置、磁碟存储装置或其它磁性存储装置、或可用于载送或存储呈指令或数据结构形式的所要程序代码手段且可由通用或专用计算机、或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电和微波)从网站、服务器或其它远程源发射软件，那么所述同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电和微波)包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文描述以使本领域的技术人员能够进行或使用本公开。所属领域的技术人员将易于显而易见对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (40)

1.一种存储器装置，其包括：
存储器单元阵列，其通过衬底与主机装置耦合；
第一导电路径，其被配置成经由衬底耦合所述存储器单元阵列与所述主机装置；
第二导电路径，其能够选择性地与所述第一导电路径耦合，且被配置成经由所述衬底耦合所述存储器单元阵列与所述主机装置；以及
输入/输出I/O接口，其与所述第一导电路径和所述第二导电路径耦合，且能够至少部分地基于所述衬底的类型而在第一配置与第二配置之间进行配置。
2.根据权利要求1所述的存储器装置，其进一步包括：
一或多个开关组件，其被配置成在所述第一配置中使所述第一导电路径与所述第二导电路径隔离，且在所述第二配置中耦合所述第一导电路径与所述第二导电路径。
3.根据权利要求1所述的存储器装置，其中所述衬底的所述类型为高密度插入件或有机衬底。
4.根据权利要求1所述的存储器装置，其中所述I/O接口包括：
第一驱动器和第二驱动器，其各自被配置成从所述存储器单元阵列发射一或多个信号；以及
多个接收器，其被配置成在所述存储器单元阵列处接收一或多个信号。
5.根据权利要求4所述的存储器装置，其中处于所述第一配置的所述I/O接口包括：
所述第一驱动器和所述多个接收器中的第一接收器，其与所述第一导电路径耦合；以及
所述第二驱动器和所述多个接收器中的第二接收器，其与所述第二导电路径耦合。
6.根据权利要求5所述的存储器装置，其中处于所述第一配置的所述I/O接口包括：
所述第一驱动器和所述第一接收器，其与所述第二驱动器和所述第二接收器隔离。
7.根据权利要求5所述的存储器装置，其中处于所述第一配置的所述I/O接口包括：
所述多个接收器中的第三接收器，其与所述第一导电路径和所述第二导电路径隔离。
8.根据权利要求5所述的存储器装置，其中：
在所述I/O接口处于所述第一配置时，所述第一驱动器和所述第一接收器被配置成使用所述第一导电路径来传达使用具有两个电平的调制方案调制的第一信号集合；以及
在所述I/O接口处于所述第一配置时，所述第二驱动器和所述第二接收器被配置成使用所述第二导电路径来传达使用所述具有两个电平的调制方案调制的第二信号集合。
9.根据权利要求4所述的存储器装置，其中处于所述第二配置的所述I/O接口包括：
所述第一驱动器和所述第二驱动器，其与所述第一导电路径和所述第二导电路径耦合；以及
所述多个接收器，其与所述第一导电路径和所述第二导电路径耦合。
10.根据权利要求9所述的存储器装置，其中：
在所述I/O接口处于所述第二配置时，所述第一驱动器和所述第二驱动器被配置成使用所述第一导电路径和所述第二导电路径来发射使用具有三个或更多个电平的调制方案调制的第一信号集合；以及
在所述I/O接口处于所述第二配置时，第一接收器、第二接收器和第三接收器被配置成接收使用所述第一导电路径和所述第二导电路径传达的使用所述具有三个或更多个电平的调制方案调制的第二信号集合。
11.根据权利要求9所述的存储器装置，其中在所述I/O接口处于所述第二配置时，所述第一驱动器被配置成具有第一驱动强度，且所述第二驱动器被配置成具有第二驱动强度，所述第二驱动强度小于所述第一驱动强度。
12.根据权利要求1所述的存储器装置，其中所述第一导电路径和所述第二导电路径与以堆叠形式放置的多个存储器单元阵列耦合，所述多个阵列中的每一存储器单元阵列具有与所述第一导电路径和所述第二导电路径耦合的I/O接口。
13.一种系统，其包括：
主机装置；
衬底，其被配置成耦合所述主机装置与存储器装置，其中所述存储器装置包括：
第一导电路径；以及
第二导电路径，其能够选择性地与所述第一导电路径耦合，所述第一导电路径和所述第二导电路径被配置成耦合所述存储器装置的存储器单元阵列与所述衬底；以及
输入/输出I/O接口，其与所述第一导电路径和所述第二导电路径耦合，且能够至少部分地基于用以耦合所述存储器装置与所述主机装置的所述衬底的类型而在第一配置与第二配置之间进行配置，其中所述I/O接口被配置成：
在所述第一配置中，在所述第一导电路径上传达使用具有两个电平的第一调制方案调制的第一信号集合且在所述第二导电路径上传达使用所述第一调制方案调制的第二信号集合，以及
在所述第二配置中，在所述第一导电路径和所述第二导电路径上传达使用具有三个或更多个电平的第二调制方案调制的第三信号集合。
14.根据权利要求13所述的系统，其中：
在所述衬底为高密度插入件时，所述I/O接口被配置成使用所述第一配置进行操作；以及
在所述衬底为有机衬底时，所述I/O接口被配置成使用所述第二配置进行操作。
15.根据权利要求13所述的系统，其中所述主机装置包含第二I/O接口，其能够至少部分地基于用以耦合所述存储器装置与所述主机装置的所述衬底的所述类型而在第三配置与第四配置之间进行配置。
16.根据权利要求15所述的系统，其中所述第二I/O接口被配置成：
在处于所述第三配置时，传达使用所述第一调制方案调制的所述第一信号集合和所述第二信号集合；以及
在处于所述第四配置时，传达使用所述第二调制方案调制的所述第三信号集合。
17.一种存储器装置，其包括：
存储器裸片，其通过衬底与主机装置耦合；
第一硅穿孔TSV，其被配置成耦合所述存储器裸片与所述衬底；
第二TSV，其能够选择性地与所述第一TSV耦合，且被配置成耦合所述存储器裸片与所述衬底；以及
输入/输出I/O接口，其与所述第一TSV和所述第二TSV耦合，且能够至少部分地基于所述衬底的类型而在第一配置与第二配置之间进行配置，所述I/O接口包含多个驱动器，所述多个驱动器能够经选择以使用所述第一TSV或所述第二TSV或其组合来发射信号；以及
多个接收器，其能够经选择以接收使用所述第一TSV或所述第二TSV或其组合传达的信号。
18.根据权利要求17所述的存储器装置，其进一步包括：
一或多个开关组件，其被配置成选择性地将所述多个接收器中的至少一个接收器耦合到所述第一TSV或所述第二TSV或其组合，其中所述一或多个开关组件被配置成选择性地耦合所述第一TSV与所述第二TSV。
19.根据权利要求17所述的存储器装置，其中，在所述I/O接口处于所述第一配置时：
所述多个驱动器中的第一驱动器和所述多个接收器中的第一接收器与所述第一TSV耦合，且
所述多个驱动器中的第二驱动器和所述多个接收器中的第二接收器与所述第二TSV耦合。
20.根据权利要求17所述的存储器装置，其中，在所述I/O接口处于所述第二配置时：
两个驱动器与所述第一TSV和所述第二TSV耦合，且三个接收器与所述第一TSV和所述第二TSV耦合。
21.一种方法，其包括：
至少部分地基于被配置成耦合所述存储器装置与主机装置的衬底的类型而耦合存储器装置的第一导电路径与所述存储器装置的第二导电路径；以及
至少部分地基于耦合所述第一导电路径与所述第二导电路径而选择用于所述存储器装置与所述主机装置之间传达的信号的调制方案。
22.根据权利要求21所述的方法，其进一步包括：
至少部分地基于被配置成耦合存储器单元阵列与所述主机装置的所述衬底的所述类型而启动所述存储器装置的开关组件。
23.根据权利要求21所述的方法，其进一步包括：
至少部分地基于所述衬底的所述类型而耦合同所述第一导电路径电子通信的第一驱动器和第一接收器与同所述第二导电路径电子通信的第二驱动器和第二接收器，其中所述第一驱动器、所述第二驱动器、所述第一接收器和所述第二接收器与所述第一导电路径和所述第二导电路径两者耦合。
24.根据权利要求23所述的方法，其进一步包括：
至少部分地基于所述衬底的所述类型而将第三接收器耦合到所述第一导电路径和所述第二导电路径。
25.根据权利要求24所述的方法，其进一步包括：
至少部分地基于将所述第三接收器耦合到所述第一导电路径和所述第二导电路径而修改施加到所述第一接收器或所述第二接收器的参考电压。
26.根据权利要求21所述的方法，其进一步包括：
至少部分地基于将所述衬底的所述类型识别为有机衬底而通过使用具有三个或更多个电平的多电平调制方案调制的信号来与所述主机装置通信。
27.根据权利要求21所述的方法，其进一步包括：
至少部分地基于将所述衬底的所述类型识别为高密度插入件而通过使用具有两个电平的二进制电平调制方案调制的信号来与所述主机装置通信。
28.根据权利要求21所述的方法，其进一步包括：
至少部分地基于耦合所述第一导电路径与所述第二导电路径而修改与所述第一导电路径和所述第二导电路径耦合的至少两个驱动器的驱动强度。
29.一种设备，其包括：
存储器单元阵列；
第一导电路径，其与所述存储器单元阵列耦合；
第二导电路径，其与所述存储器单元阵列耦合；
接口，其能够在第一配置与第二配置之间进行配置；以及
控制器，其与所述接口耦合，所述控制器能够经操作以：
至少部分地基于与所述存储器单元阵列相关联的衬底的类型而耦合所述第一导电路径与所述第二导电路径，所述衬底被配置成耦合存储器装置与主机装置；
以及
至少部分地基于耦合所述第一导电路径与所述第二导电路径而选择用于使用所述第一导电路径或所述第二导电路径在所述存储器装置与所述主机装置之间传达的信号的调制方案。
30.根据权利要求29所述的设备，其中所述控制器能够经操作以：
至少部分地基于被配置成耦合所述存储器单元阵列与所述主机装置的所述衬底的所述类型而启动所述存储器装置的开关组件。
31.根据权利要求29所述的设备，其中所述控制器能够经操作以：
至少部分地基于所述衬底的所述类型而耦合同所述第一导电路径电子通信的第一驱动器和第一接收器与同所述第二导电路径电子通信的第二驱动器和第二接收器，其中所述第一驱动器、所述第二驱动器、所述第一接收器和所述第二接收器与所述第一导电路径和所述第二导电路径两者耦合。
32.根据权利要求31所述的设备，其中所述控制器能够经操作以：
至少部分地基于所述衬底的所述类型而将第三接收器耦合到所述第一导电路径和所述第二导电路径。
33.根据权利要求32所述的设备，其中所述控制器能够经操作以：
至少部分地基于将所述第三接收器耦合到所述第一导电路径和所述第二导电路径而修改施加到所述第一接收器或所述第二接收器的参考电压。
34.根据权利要求29所述的设备，其中所述控制器能够经操作以：
至少部分地基于将所述衬底的所述类型识别为有机衬底而通过使用具有三个或更多个电平的多电平调制方案调制的信号来与所述主机装置通信。
35.根据权利要求29所述的设备，其中所述控制器能够经操作以：
至少部分地基于将所述衬底的所述类型识别为高密度插入件而通过使用具有两个电平的二进制电平调制方案调制的信号来与所述主机装置通信。
36.根据权利要求29所述的设备，其中所述控制器能够经操作以：
至少部分地基于耦合所述第一导电路径与所述第二导电路径而修改与所述第一导电路径和所述第二导电路径耦合的至少两个驱动器的驱动强度。
37.一种方法，其包括：
至少部分地基于被配置成耦合所述存储器装置与主机装置的衬底的类型而启动第一开关组件以耦合存储器装置的第一导电路径与存储器裸片；
至少部分地基于所述衬底的所述类型而启动第二开关组件以耦合所述存储器装置的第二导电路径与所述存储器裸片，其中所述第一导电路径至少部分地基于启动所述第一开关组件且启动所述第二开关组件而与所述第二导电路径耦合；以及
至少部分地基于启动所述第一开关组件且启动所述第二开关组件而选择用于使用所述第一导电路径和所述第二导电路径在所述存储器装置与所述主机装置之间传达的信号的调制方案。
38.根据权利要求37所述的方法，其中同所述第一导电路径电子通信的第一驱动器和第一接收器至少部分地基于启动所述第一开关组件且启动所述第二开关组件而与同所述第二导电路径电子通信的第二驱动器和第二接收器耦合。
39.根据权利要求38所述的方法，其中第三接收器至少部分地基于启动所述第一开关组件且启动所述第二开关组件而与所述第一导电路径和所述第二导电路径耦合。
40.根据权利要求37所述的方法，其进一步包括：
至少部分地基于启动所述第一开关组件且启动所述第二开关组件而修改与所述第一导电路径和所述第二导电路径耦合的至少两个驱动器的驱动强度。
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