JP6670749B2 - 構成可能なピンを備える三次元フラッシュｎｏｒメモリシステム - Google Patents

構成可能なピンを備える三次元フラッシュｎｏｒメモリシステム Download PDF

Info

Publication number
JP6670749B2
JP6670749B2 JP2016536215A JP2016536215A JP6670749B2 JP 6670749 B2 JP6670749 B2 JP 6670749B2 JP 2016536215 A JP2016536215 A JP 2016536215A JP 2016536215 A JP2016536215 A JP 2016536215A JP 6670749 B2 JP6670749 B2 JP 6670749B2
Authority
JP
Japan
Prior art keywords
die
interface
memory
pins
tsv
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016536215A
Other languages
English (en)
Other versions
JP2017502444A (ja
JP2017502444A5 (ja
Inventor
ヒュー ヴァン トラン
ヒュー ヴァン トラン
フン クオック グエン
フン クオック グエン
マーク レイテン
マーク レイテン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2017502444A publication Critical patent/JP2017502444A/ja
Publication of JP2017502444A5 publication Critical patent/JP2017502444A5/ja
Application granted granted Critical
Publication of JP6670749B2 publication Critical patent/JP6670749B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Description

３Ｄメモリシステムに適した構成可能なピンを備える三次元（３Ｄ）ＮＯＲフラッシュメモリシステムが開示される。
浮遊ゲートを使用して電荷を蓄積するフラッシュメモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。
１つの従来技術の不揮発性メモリセル１０を図１に示す。スプリットゲートＳｕｐｅｒＦｌａｓｈ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板４を備える。基板１は、その上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）もまた、基板１の表面に形成される。第１の領域２と第２の領域３との間には、チャネル領域４が設けられている。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（セレクトゲートとも称される）は、チャネル領域４の第１の部分の上に配置され、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２にも隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。
従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲートＥＧ６に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイム・トンネリング・メカニズムによって消去される。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル１０は、結合ゲートＣＧ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ６に中電圧を印加し、ビット線ＢＬ９にプログラミング電流を印加することにより、ソース側ホットエレクトロン・プログラミング・メカニズムによってプログラミングされる。ワード線ＷＬ８と浮遊ゲートＦＧ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ５に注入され、その結果、浮遊ゲートＦＧ５が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
セル１０は、ビット線ＢＬ９に禁止電圧を印加することにより、プログラミングを禁止できる（例えば、セル１０をプログラミングしないが、同じ行にある別のセルをプログラミングする場合）。セル１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。
三次元集積回路構造は、他の技術分野でも知られている。１つの手法は、個別にパッケージ化された２つ以上の集積回路チップを積み重ね、それらのチップを統合管理できるようにリードを結合するものである。別の手法は、１つのパッケージ内に２つ以上のダイを積み重ねるものである。
しかし、これまでのところ、従来技術にはフラッシュメモリを伴う三次元構造は含まれていない。
上記ニーズは、フラッシュメモリアレイ及び関連回路の三次元配置を含む複数の実施形態によって取り扱われる。これらの実施形態は、物理的な空間の利用、製造の複雑性、電力使用、放熱特性、及びコストにおいて効率化をもたらす。
一実施形態では、三次元フラッシュメモリデバイスで使用するための構成可能なピンが提供される。
別の実施形態では、三次元フラッシュメモリデバイスで使用するための構成可能な出力バッファが提供される。
別の実施形態では、三次元フラッシュメモリデバイスで使用するための構成可能な出力バッファが提供される。
別の実施形態では、三次元フラッシュメモリデバイスで使用するための構成可能な入力バッファが提供される。
別の実施形態では、フラッシュメモリデバイスは、ＳｕｐｅｒＦｌａｓｈ Ｓｅｒｉａｌ ＳＰＩ ＳＳＴ２５ＶＦ０１６Ｂ、Ｓｅｒｉａｌ Ｑｕａｄ Ｉ／Ｏ ＳＳＴ２６ＶＦ０６４ＢなどのシリアルＮＯＲ製品タイプ又はその他のシリアルＮＯＲ製品タイプである。一実施形態では、フラッシュメモリデバイスは、Ｐａｒａｌｌｅｌ ＭＰＦ ＳＳＴ３８ＶＦ６４０ｘＢなどのＳｕｐｅｒＦｌａｓｈパラレルＮＯＲ製品タイプ又はその他のパラレルＮＯＲ製品タイプである。
本発明を適用可能な従来技術の不揮発性メモリセルの断面図である。 従来技術の二次元フラッシュメモリシステムのレイアウトを示す。 三次元フラッシュメモリシステムの実施形態内の第１のダイを示す。 三次元フラッシュメモリシステムの実施形態内の第２のダイを示す。 三次元フラッシュメモリシステムの別の実施形態内の第１のダイを示す。 三次元フラッシュメモリシステムの実施形態内の第２のダイを示す。 三次元フラッシュメモリシステムの実施形態で使用することができる任意選択の周辺フラッシュ制御ダイを示す。 フラッシュメモリアレイを内包するダイで使用するための補助回路の実施形態を示す。 制御回路の実施形態を示す。 三次元フラッシュメモリシステムの実施形態で使用することができる検知システムを示す。 三次元フラッシュメモリシステムの実施形態で使用することができるＴＳＶ設計を示す。 三次元フラッシュメモリシステムの実施形態で使用することができる検知回路設計を示す。 三次元フラッシュメモリシステムの実施形態で使用することができるソースフォロワＴＳＶバッファ回路設計を示す。 三次元フラッシュメモリシステムの実施形態で使用することができる高電圧回路設計を示す。 三次元フラッシュメモリシステムの実施形態で使用することができるフラッシュメモリセクタアーキテクチャを示す。 三次元フラッシュメモリシステムの実施形態で使用することができるＥＥＰＲＯＭエミュレータメモリセクタアーキテクチャを示す。 三次元フラッシュメモリシステムの別の実施形態を示す。 三次元フラッシュメモリシステムの別の実施形態を示す。 三次元フラッシュメモリシステムの別の実施形態を示す。 三次元フラッシュメモリシステム内の高電圧供給の実施形態を示す。 三次元フラッシュメモリシステムで使用される構成可能なピンを示す。 三次元フラッシュメモリシステムで使用される構成可能な出力バッファを示す。 三次元フラッシュメモリシステムで使用される構成可能な出力バッファを示す。 三次元フラッシュメモリシステムで使用される構成可能な入力バッファを示す。 三次元フラッシュメモリシステムの出力ステージを示す。
図２は、二次元の従来技術のフラッシュメモリシステムの典型的な従来技術アーキテクチャを示す。ダイ１２は、データを保管するためのメモリアレイ１５及びメモリアレイ２０であって、図１にあるようなメモリセル１０を任意選択的に使用しているメモリアレイと、ダイ１２の他のコンポーネントと、一般に、ピン（図示なし）に接続するワイヤボンド（図示なし）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプとの間の電気通信を可能にするためのパッド３５及びパッド８０と、システムの正及び負の電圧供給に使用される高電圧回路７５と、冗長性、組み込み自己テストなどの各種制御機能を提供するための制御論理７０と、アナログ論理６５と、メモリアレイ１５及びメモリアレイ２０からデータをそれぞれ読み出すために使用される検知回路６０及び６１と、メモリアレイ１５及びメモリアレイ２０の行にそれぞれアクセスして読み書きするために使用される行デコーダ回路４５及び行デコーダ回路４６と、メモリアレイ１５及びメモリアレイ２０の列にそれぞれアクセスして読み書きするために使用される列デコーダ５５及び列デコーダ５６と、メモリアレイ１５及びメモリアレイ２０のそれぞれの読み出し及び書き込み操作用に昇圧電圧を供給するために使用される、チャージポンプ回路５０及びチャージポンプ回路５１と、読み出し及び書き込み操作用にメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０と、読み出し及び書き込み操作時にメモリアレイ１５によって使用される高電圧ドライバ回路２５と、読み出し及び書き込み操作時にメモリアレイ２０によって使用される高電圧ドライバ回路２６と、メモリアレイ１５及びメモリアレイ２０のそれぞれの書き込み操作時にプログラミング対象でないビット線を選択解除するために使用されるビット線禁止電圧回路４０及びビット線禁止電圧回路４１と、を含む。これらの機能ブロックは当業者によって理解されるものであり、図２に示すブロックレイアウトは当該技術分野において周知である。とりわけ、この従来技術の設計は二次元である。
図３は、三次元フラッシュメモリシステムの実施形態における第１のダイを示す。ダイ１００は、図２で既に示したものと同じコンポーネントを多数含む。本明細書で論じられる２つ以上の図に共通する構造には、コンポーネント番号の下２桁に同じ番号が与えられている。例えば、図３のアレイ１１５は図２のアレイ１５と対応する。効率よく説明するため、図３は、まだ説明していないコンポーネントを中心に説明する。
ダイ１００は、ＴＳＶ（シリコン貫通電極）１８５及びＴＳＶ１９５並びにテストパッドブロックＴＰＡＤ１３５を含む。ＴＳＶは、従来技術において周知の構造である。ＴＳＶはシリコンウェハ又はダイを貫通する電気的接続であり、集積回路パッケージ内の別々のダイ又は層に存在する回路を接続する。ＴＳＶ１８５は複数の導体１８６ａ１〜１８６ａｉを含む。ＴＳＶ１９５は複数の導体１９６ａ１〜１９６ａｋを含む。導体１８６ａ１〜１８６ａｉ及び導体１９６ａ１〜１９６ａｋはプラスチック成形品などの非導電性材料で囲まれている。
ＴＳＶ１８５及び１９５は、フラッシュアレイ１１５及び１２０に影響を及ぼす恐れがある、干渉、又はＴＳＶ加工による機械的な応力などのその他の問題を回避するために、戦略的にフラッシュアレイ１１５及び１２０から所定の距離（例えば３０μｍ）を離して配設される。このＴＳＶ配設戦略は、本明細書で論じる、ＴＳＶを利用する他の実施形態で適用される。通常、導体１８６ａ１〜１８６ａｉ及び導体１９６ａ１〜１９６ａｋはそれぞれ、数十ミリオームの抵抗と５０〜１２０フェムトファラッドのキャパシタンスを有する。
テストパッドブロックＴＰＡＤ１３５は、プローブパッド（例えば、テスタがウェハに電気的にアクセスするためのパッド開口部）及び３Ｄダイインターフェイステスト回路を含み、ダイ１００が良好なダイであるかどうかをテストするために、テスタによって使用される。かかるテストはＴＳＶ接続性テストを含むことができ、ＴＳＶ接続性テストは３Ｄ積層化の前にＴＳＶのテストを実施する必要がある。このテストは、ボンディング前のテストの一部として実施できる。テスト標準用のＪＴＡＧ設計（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ、又はＩＥＥＥ １１４９．１ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅとしても知られる）テスト方式は、ＴＰＡＤ１３５を介してテストに使用することができる。ＴＳＶ１８５及び１９５は（及び他の実施形態で説明する他のＴＳＶも同様に）、良好なダイと不良なダイを製造時に見分けるテストにも使用することができる。この場合、テスタは、サイズがおよそ４０〜５０μｍの１つのツールによって複数のＴＳＶ導体を一度にテストすることができる。
引き続き図３を参照すると、任意選択的には、ダイ１１５はプライマリメモリアレイになり得、ダイ１２０は冗長メモリアレイになり得る。
図４は、図３に示すダイ１００と組み合わせて使用される、三次元フラッシュメモリシステムの実施形態の第２のダイを示す。ダイ２００は、図２で既に示したものと同じコンポーネントを多数含む。ここでも効率よく説明するため、図４は、まだ説明していないコンポーネントを中心に説明する。
ダイ２００は、ＴＳＶ１８５及び図３で既に示したＴＳＶ、並びにＴＰＡＤ２３５を含む。ＴＳＶ１８５及びＴＳＶ１９５により、ダイ１００及びダイ２００内の特定の要素を導体１８６ａ１〜１８６ａｉ及び導体１９６ａ１〜１９６ａｋを介して電気的に相互接続できるようになる。テストパッドＴＰＡＤ２３５は、既にＴＰＡＤ１３５について図３を参照して説明したように、３Ｄ積層化の前にダイ２００が良好なダイであるかどうかをテストするために、テスタによって使用される。
任意選択的には、ダイ２１５はプライマリメモリアレイになり得、ダイ２２０は冗長メモリアレイになり得る。
ダイ２００とダイ１００は互いに近接した位置にあり、ＴＳＶ１８５及びＴＳＶ１９５を介して通信できるため、ダイ２００は特定の回路ブロックをダイ１００と共有することができる。具体的には、ダイ２００は、ダイ１００内のチャージポンプ回路１５０及び１５１、アナログ回路１６５、制御論理１７０、並びに高電圧回路１７５を、ＴＳＶ１８５及びＴＳＶ１９５を介して使用するように構成される。したがって、ダイ２００は、それらのブロックを独自に有する必要はない。これにより、物理的な空間、製造の複雑性、及び放熱性能において効率化がもたらされる。任意選択的には、ダイ１００は「マスタ」フラッシュダイと見なされ得、ダイ２００は「スレーブ」フラッシュダイと見なされ得る。
図５は三次元フラッシュメモリシステムの別の実施形態における第１のダイを示し、図６はその実施形態における第２のダイを示す。図５に示したダイ３００は図３に示したダイ１００に似ているが、ダイ３００はチャージポンプ回路と高圧回路を有していない点が異なる。図６に示したダイ４００は図４に示したダイ２００に似ているが、ダイ４００は検知回路を有していない点が異なる。ダイ３００とダイ４００は、ＴＳＶ３８５及びＴＳＶ３８６を介して結合される。ＴＳＶ３８５は導体３８６ａ１〜３８６ａｉを含み、ＴＳＶ３８６は導体３９６ａ１〜３９６ａｉを含む。任意選択的には、ダイ３１５はプライマリメモリアレイになり得、ダイ３２０は冗長メモリアレイになり得るものであり、並びに／又はダイ４１５はプライマリメモリアレイになり得、ダイ４２０は冗長メモリアレイになり得るものである。テストパッドＴＰＡＤ３３５及び４３５は、３Ｄ積層化の前にダイ３００及びダイ４００が良好なダイであるかどうかを決定するために、テスタによって使用される。
図７は、本明細書で論じる任意の実施形態で使用するための任意選択の周辺フラッシュ制御ダイを示す。ダイ５００は、フラッシュメモリシステムの機能の実行において他のダイを支援するための回路を含む。ダイ５００は、ＴＳＶ５８５、ＴＳＶ５９５、及びテストパッドＴＰＡＤ５３５を含む。ＴＳＶ５８５は導体５８６ａ１〜５８６ａｉを含み、ＴＳＶ３８６は導体５９６ａ１〜５９６ａｋを含む。ダイ５００は、アナログ論理５６５、制御論理５７０、及び高電圧５４５を含む。ダイ５００は、ダイ２００、ダイ３００、及び／又はダイ４００と組み合わせて、それらのダイで使用するための、それらのダイに物理的に含まれていない回路ブロックを提供するために、使用され得る。これは、ＴＳＶ５８５及びＴＳＶ５８６を介して使用可能になる。ＴＳＶ５８５及びＴＳＶ５８６は、番号付けは異なるものの、他のダイを参照して既に説明済みのＴＳＶと同じになり得ることを、当業者なら理解するであろう。テストパッドＴＰＡＤ５３５は、３Ｄ積層化の前にダイ５００が良好なダイであるかどうかをテストするために、テスタによって使用される。
図８は、本明細書で論じる任意の実施形態で使用するためのチャージポンプダイを示す。ダイ６０１は、フラッシュメモリの消去／プログラム／読み出し操作の実行において他のダイが必要とする電圧を発生させるための、チャージポンプ回路６０２を含む。ダイ６０１はＴＳＶ６９５を含む。ＴＳＶ６９５は導体６９６ａ１〜６９６ａｋを含む。ダイ６０１は、ＴＳＶ６９５を介して他のダイと組み合わせて使用され得る。ＴＳＶ６９５は、番号付けは異なるものの、他のダイを参照して既に説明済みのＴＳＶと同じになり得ることを、当業者なら理解するであろう。テストパッドＴＰＡＤ６３５は、３Ｄ積層化の前にダイ６０１が良好なダイであるかどうかを決定するために、テスタによって使用される。
図３、５、及び７で示したアナログ回路１６５、３６５、及び５６５は、メモリシステム内で多数の機能性を提供し得、これらの機能性には、製造プロセス中のトランジスタトリミング、トリミングプロセスのための温度検知、タイマ、発振器、及び電圧供給が挙げられる。
図３、４、及び５に示した検知回路１６０、２６０、及び３６０は、検知操作において使用される多数のコンポーネントを含み得、これらのコンポーネントには、検知増幅器、トランジスタトリミング回路（アナログ回路１６５、３６５、及び／又は５６５によって実行されたトランジスタトリミングプロセスによって生成されるトリミング情報を利用する回路）温度センサ、基準回路、及び基準メモリアレイが挙げられる。任意選択的には、ダイは、これらのカテゴリすべてより少ない数の回路を含み得る。例えば、ダイは、検知増幅器のみを含むことがある。
図９は、論理ブロック６００として示されている、制御論理１７０、３７０、及び５７０のための任意選択の実施形態を示す。論理ブロック６００は、任意選択的に、パワーアップリコールコントローラ６１０、第１のダイ冗長性回路６２０、第２のダイ冗長性回路６３０、冗長性コントローラ６４０、冗長性コンパレータ６５０、ＥＥＰＲＯＭエミュレータ６６０、セクタサイズＭエミュレータ６７０、及びセクタサイズＮエミュレータ６８０を含む。
パワーアップリコールコントローラ６１０は、フラッシュメモリシステムの起動を管理し、これには組み込み自己テスト機能の実行が含まれる。更に、このコントローラは、製造プロセス中に生成された、トランジスタトリミングのための構成データを取得する。
第１のダイ制御回路６２０は、パワーアップ時又は動作中に故障又はエラー状態であると判定される、第１のダイに位置するアレイ内のメモリセルのリストを記憶する。第１のダイ制御回路６２０は、この情報を不揮発性メモリに保管する。更に、第１のダイ制御回路６２０は、製造及びテストフェーズ中に、生成されたトランジスタトリミングデータを保管したものとする。パワーアップ時、パワーアップリコールコントローラ６１０は、第１のダイ制御回路６２０から不良メモリセルのリストを取得し、その後、冗長性コントローラ６４０は不良記憶セルを冗長（かつ良好）なセルのアドレスにマッピングし、その結果、不良セルへのすべてのアクセスは、代わりに良好なセルへと誘導されるようになる。
第１のダイ制御回路６２０は、製造及びテストプロセス中に生成された、第１のダイのトリミングデータも記憶する。集積回路における製造のばらつきを補償するためのトランジスタトリミングテクニックは、当該技術分野において周知である。
第１のダイ制御回路６２０は、組み込み自己テストも実行する。テストのあるタイプは、同一譲受人に譲渡された米国特許出願第１０／２１３，２４３号、米国特許第６，７８８，５９５号、「Ｅｍｂｅｄｄｅｄ Ｒｅｃａｌｌ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄ ｉｎ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ」（「’５９５特許」）において開示され、その内容を参照によって本明細書に引用したものとする。’５９５特許は、メモリアレイ内及びレジスタ内での所定のビットからなるパターンの記憶を開示している。起動プロセス中、メモリアレイのビットは、レジスタ内のビットと比較される。このプロセスは、設定された数の「合格」又は「失敗」が発生するまで繰り返される。このテストの目的は、メモリアレイの様々な部分を検証することである。失敗が確認されると、関連するセルは「不良」セルのリストに追加され得る。
第２のダイ制御回路６３０は、第２のダイが対象であることを除けば、第１のダイ冗長性回路６２０と同じ機能を実行する。第１のダイ制御回路６２０と第２のダイ制御回路６３０をメモリシステム内の追加のダイごとに使用できることは、当業者なら理解するであろう。
上で既に説明した冗長性コントローラ６４０は、不良記憶セルを良好な記憶セルのアドレスにマッピングし、その結果、不良記憶セルは通常操作中に使用されなくなる。冗長性コンパレータ６４０は、リアルタイムで入来アドレスと保管されている不良アドレスを比較して、アドレス指定された記憶セルが置換される必要があるかどうかを判定する。任意選択的には、冗長性コントローラ６４０及び冗長性コンパレータ６５０は、２つ以上のダイによって共有され得る。
ＥＥエミュレータコントローラ６６０は、メモリシステムがＥＥＰＲＯＭをエミュレートすることを可能にする。例えば、通常、ＥＥＰＲＯＭは、セクタあたり８バイト（あるいは１６、３２、６４バイト）など、特定の小さいバイト数のセクタサイズを有するメモリを利用する。物理的なフラッシュメモリアレイは、数千の行と列を有する。ＥＥエミュレータコントローラ６６０は、アレイを８又は６４バイト（あるいは望ましい任意のセクタサイズ）の複数のグループに分割することができ、８又は６４バイトの各セットにセクタ番号を割り当てることができる。その後、ＥＥエミュレータコントローラ６６０は、ＥＥＰＲＯＭを対象としたコマンドを受信することができ、ＥＥＰＲＯＭセクタ識別子をダイ内のアレイで使用可能な行番号と列番号に変換することにより、フラッシュアレイに対する読み出し又は書き込み操作を実行することができる。このようにして、システムはＥＥＰＲＯＭの操作をエミュレートする。
セクタサイズＮコントローラ６７０は、メモリシステムがサイズＮバイトのセクタに基づいて動作できるようにする。セクタサイズＮコントローラ６６０は、アレイをＮバイトの複数のセットに分割することができ、Ｎバイトの各セットにセクタ番号を割り当てることができる。その後、セクタサイズＮコントローラ６７０は、サイズＮバイトの１つ以上のセクタを対象としたコマンドを受信することができ、それに応じてシステムは、セクタ識別子をダイ内のアレイで使用可能な行番号と列番号に変換することにより、読み出し又は書き込み操作を実行することができる。
セクタサイズＭコントローラ６８０は、メモリシステムがサイズＭバイトのセクタに基づいて動作できるようにする。セクタサイズＭコントローラ６８０は、アレイをＭバイトの複数のセットに分割することができ、Ｍバイトの各セットにセクタ番号を割り当てることができる。その後、セクタサイズＭコントローラ６８０は、サイズＭバイトの１つ以上のセクタを対象としたコマンドを受信することができ、それに応じてシステムは、セクタ識別子をダイ内のアレイで使用可能な行番号と列番号に変換することにより、読み出し又は書き込み操作を実行することができる。
多数のセクタサイズコントローラを利用して様々なサイズのセクタをエミュレートできることは、当業者なら理解するであろう。
開示した実施形態の１つの利点は、様々なサイズのセクタに対する読み出し及び書き込み要求を取り扱うことができることである。例えば、１つのアレイがセクタあたり２キロバイトのサイズを有するセクタに対する読み出し及び書き込み要求を処理することに専念することができ、別のアレイがセクタあたり４キロバイトのサイズを有するセクタに対する読み出し及び書き込み要求を処理することに専念することができる。これにより、１つのフラッシュメモリシステムで、ＲＡＭ、ＲＯＭ、ＥＥＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ハードディスクドライブ、その他のドライブなど、複数種のレガシーメモリシステムをエミュレートすることが可能になる。
開示した実施形態の別の利点は、種々のダイを様々なプロセスを使用して製造できることである。例えば、ダイ１００は、４０ｎｍなど、第１の半導体プロセスを使用して製造することができ、ダイ２００は、６５ｎｍなど、第２の半導体プロセスを使用して製造することができる。ダイ５００は、メモリアレイを含まないため、１３０ｎｍなど、アナログ論理向けに最適化された半導体プロセスを使用して任意選択的に製造することができる。
図１０は、本明細書に記載される三次元フラッシュメモリシステムの実施形態で使用することができる検知システム１１００を示す。検知システム１１００は、ＳＦ（図１に記載されているメモリセルなどのＳｕｐｅｒＦｌａｓｈスプリットゲートテクノロジ）埋め込み基準アレイ１１１０、基準読み出し回路１１２０、読み出しマージントリム回路１１３０、温度センサ１１４０、検知増幅器１１５０、及び検知増幅器１１６０を含む。一実施形態では、検知増幅器１１６０はダイ２００及び３００に実装され、図１０に示されている残りの回路ブロックはダイ１００に実装される。
ＳＦ埋め込み基準アレイ１１１０は、データレベル（データメモリセルから生成される）に対して比較される基準レベルを生成するために必要な基準セルを提供する。基準レベルは、基準読み出し回路１１２０によって生成される。比較は検知増幅器１１５０によって実施され、その出力信号はＤＯＵＴ１１５２である。読み出しマージントリム回路１１３０は、基準レベルを、ＰＶＴ（プロセス、電圧、及び温度）変動及びストレス状態に対してメモリセルの完全性を保証するために必要な様々なレベルに調節するために使用される。温度センサ１１４０は、三次元フラッシュメモリシステム内の垂直方向のダイ積層化において各種ダイに対する温度勾配を補償するために必要である。回路ブロック１１１０、１１２０、１１３０、１１４０は１つのマスタダイ（例えば、ダイ１００）上に製造されるため、三次元フラッシュメモリ操作に必要なオーバーヘッド及び電力は減少する。この検知アーキテクチャにより、性能を犠牲にすることなく電力及び面積が節約される。
図１１は、重要な信号に対するノイズの影響を最小限に抑えるためのＴＳＶシールド設計１２００を示す。１２００ＴＳＶシールド設計は、図１０の信号１１２２ＩＲＥＦ及び信号１１５２ＤＯＵＴｘなどのため、図４の検知１６０の出力などの信号のため、図６のブロック４５５の信号のためなど、読み出し信号パスをルーティングするための、重要な信号用のＴＳＶ１２９６ａを含む。その他の重要な信号には、アドレス線、クロック、制御信号が挙げられる。ＴＳＶ１２９６ｂは、他の信号からのＴＳＶ１２９６ａへのクロストークを最小限に抑えるため、及びＴＳＶ１２９６ａから他のＴＳＶにノイズが投射されるのを防ぐために、ＴＳＶ１２９６ａ用のシールド信号線として機能する。
図１２は、三次元フラッシュメモリシステムの実施形態で使用することができる検知回路１２５０を示す。検知回路１２５０は、ロード（プルアップ）ＰＭＯＳトランジスタ１２５２、カスコードネイティブＮＭＯＳトランジスタ１２５４（閾値電圧〜０Ｖ）、ビット線バイアスＮＭＯＳトランジスタ１２５６、及びビット線バイアス電流ソース１２６０を含む。あるいは、ロードＰＭＯＳトランジスタ１２５２は、電流ソース、ネイティブＮＭＯＳトランジスタ、又は抵抗器に置き換えられ得る。あるいは、ビット線ＢＬＩＯ１２５８上のバイアス電圧を決定するために、電流ソース１２６０及びＮＭＯＳトランジスタ１２５６の代わりに、ＮＭＯＳトランジスタ１２５４のゲート上のバイアス電圧が使用され得る。ビット線ＢＬＩＯ１２５８（ＮＭＯＳ１２５４のソース）は、ｙ−デコーダ及びメモリアレイ（例えば、図４のｙｍｕｘ２５５及びアレイ２１５と同様）を介してメモリセルと結合する。検知されたノードＳＯＵＴ１２６２は、差動増幅器１２６６に結合する。基準ＳＲＥＦ１２６４は、差動増幅器１２６６のもう１つの端子に結合する。検知増幅出力ＳＡＯＵＴ１２６８は、差動増幅器１２６６の出力である。仕切られているように、検知回路１２５０は、カスコードトランジスタ１２５４を介してＴＳＶ寄生コンデンサ１２５９（ダイを３Ｄスタック内の次のダイに接続するために使用されるＴＳＶに由来する）を駆動するために使用される。かかる配置により、検知されたノードＳＯＵＴ１２６２はＴＳＶ寄生コンデンサ１２５９と直接的にはつながっていないので、検知速度に不利な条件は最小限に抑えられる。
図１３は、三次元フラッシュメモリシステムの実施形態で使用することができるソースフォロワＴＳＶバッファ回路１３５０を示す。ソースフォロワＴＳＶバッファ１３５０は、ＴＳＶ接続を駆動するために使用される。このＴＳＶバッファは、ネイティブ（閾値電圧〜０Ｖ）ＮＭＯＳトランジスタ１３５２及び電流ソース１３５４を含む。回路１３５０は、一実施形態で、ダイスタックを横断するＴＳＶを駆動するために、検知回路２６０（図３）、検知回路３６０（図４）、ｙｍｕｘ回路４５５（図６）の出力において使用される。更に、回路１３５０は、バンドギャップ基準電圧などの他のアナログ信号にも使用され得る。
図１４は、三次元フラッシュメモリシステムの実施形態で使用することができるアナログ高電圧（ＨＶ）システム１３００を示す。アナログＨＶシステム１３００は、バンドギャップ基準ブロック１３１０、タイマブロック１３２０、高電圧生成ＨＶＧＥＮ１３３０、ＨＶトリミングＨＶ ＴＲＩＭ１３４０、及び温度検知ブロックＴＥＭＰＳＥＮ１３５０を含む。ＴＥＭＰＳＥＮ１３５０は、各ダイの温度に応じて高電圧を調節することにより、３Ｄダイスタックの温度勾配を補償するために使用される。ＨＶ ＴＲＩＭ１３４０は、高電圧レベルをトリミングしてスタック内の各ダイのプロセス変動を補償するために使用される。
更に、アナログＨＶシステム１３００は、ＶＷＬＲＤ／ＶＷＬＰ／ＶＷＬＥ／ＶＷＬＳＴＳ（ワード線読み出し／プログラム／消去／ストレス）にそれぞれ対応するアナログＨＶレベルワード線ドライバ１３６０ａ〜ｄも含む。更に、アナログＨＶシステム１３００は、ＶＣＧＲＤ／ＶＣＧＰ／ＶＣＧＥ／ＶＣＧＳＴＳ（制御ゲート読み出し／プログラム／消去／ストレス）にそれぞれ対応するアナログＨＶレベル制御ゲートドライバ１３６５ａ〜ｄも含む。更に、アナログＨＶシステム１３００は、ＶＥＧＲＤ／ＶＥＧＰ／ＶＥＧＥ／ＶＥＧＳＴＳ（消去ゲート読み出し／プログラム／消去／ストレス）にそれぞれ対応するアナログＨＶレベル消去ゲートドライバ１３７０ａ〜ｄも含む。更に、アナログＨＶシステム１３００は、ＶＳＬＲＤ／ＶＳＬＰ／ＶＳＬＥ／ＶＳＬＳＴＳ（ソース線読み出し／プログラム／消去／ストレス）にそれぞれ対応するアナログＨＶレベルソース線ドライバ１３７５ａ〜ｄも含む。更に、アナログＨＶシステム１３００は、入力レベルＶＩＮＲＤ／ＶＩＮＰ／ＶＩＮＥ／ＶＩＮＳＴＳ（入力線読み出し／プログラム／消去／ストレス）をそれぞれ多重送信するためのアナログＨＶレベルドライバ１３９０も含む。更に、アナログＨＶシステム１３００は、入力レベルＶＳＬＲＤ／ＶＳＬＰ／ＶＳＬＥ／ＶＳＬＳＴＳ（入力線読み出し／プログラム／消去／ストレス）をそれぞれソース線供給回路１３８５ＶＳＬＳＵＰの入力に多重送信するためのアナログＨＶレベルドライバ１３８０も含む。
一実施形態では、回路ブロック１３１０〜１３５０は、マスタＳＦダイ１００（図３）又は周辺フラッシュ制御ダイ５００（図７）に実装される。別の実施形態では、回路ブロック１３６０ａ〜ｄ／１３６５ａ〜ｄ／１３７０ａ〜ｄ／１３７５ａ〜ｄは、ダイ１００（図３）などのマスタフラッシュダイ又は周辺フラッシュ制御ダイ５００（図７）に実装される。別の実施形態では、回路ブロック１３８０／１３８５／１３９０は、ダイ３００（図５）などのスレーブフラッシュダイに実装される。
図１５は、三次元フラッシュメモリシステムの実施形態で使用することができるフラッシュメモリセクタアーキテクチャ１４００を示す。セクタアーキテクチャ１４００は、ビット線（列）と行に整列された複数のメモリセル１４１０を含む。メモリセル１４１０は、図１のメモリセル１０と同様のものである。このセクタアーキテクチャは、８本のワード線ＷＬ０〜７ １４３０〜１４３７、２０４８本のビット線０〜２０４７ １４７０−１〜１４７０−Ｎ、１本のＣＧ線１４４０ａ（セクタ１４２０内のすべてのメモリセル１４１０のすべてのＣＧ端子を接続している）、１本のＳＬ線１４６０ａ（セクタ１４２０内のすべてのメモリセル１４１０のすべてのＳＬ端子を接続している）、１本のＥＧ線１４５０ａ（セクタ１４２０内のすべてのメモリセル１４１０のすべてのＥＧ端子を接続している）を有するフラッシュセクタ１４２０を含む。このように、セクタ１４２０内には、複数のメモリセル１４１０による２０４８バイトが存在する。８本のワード線と４０９６本のビット線（セクタあたり４０９６バイト）など、本数を増減したワード線と本数を増減したビット線を使用することにより、様々なセクタあたりのバイト数が実装され得る。複数のセクタ１４２０が水平方向に配置され、すべてのワード線が水平方向にわたって共有され得る。複数のセクタ１４２０が垂直方向に並べられてアレイ密度が増し、すべてのビット線が垂直方向で共有され得る。
図１６は、三次元フラッシュメモリシステムの実施形態で使用することができるＥＥエミュレータセクタアーキテクチャ１５００を示す。セクタアーキテクチャ１４００は、ビット線（列）と行に整列された複数のメモリセル１５１０を含む。メモリセル１５１０は、図１のメモリセル１０と同様のものである。ＥＥエミュレータセクタアーキテクチャは、２本のワード線ＷＬ０〜１ １５３０〜１５３１、２５６本のビット線０〜２５５ １５７０−１〜１５７０−Ｎ、１本のＣＧ線１５４０ａ（セクタ１５１５内のすべてのメモリセル１４１０のすべてのＣＧ端子を接続している）、１本のＳＬ線１５６０ａ（セクタ１５１５内のすべてのメモリセル１４１０のすべてのＳＬ端子を接続している）、１本のＥＧ線１５５０ａ（セクタ１４２０内のすべてのメモリセル１５１０のすべてのＥＧ端子を接続している）を有するフラッシュＥＥエミュレータセクタ１５１５を含む。このように、ＥＥエミュレータセクタ１５１５内には、複数のメモリセル１５１０による６４バイトが存在する。１本のワード線と６４本のビット線（ＥＥエミュレータセクタあたり８バイト）など、より少ない本数のワード線とより少ない本数のビット線を使用することにより、より小さいＥＥエミュレータあたりのバイト数が実装され得る。フラッシュＥＥエミュレータセクタ１５１５は、垂直方向に並べられて平面アレイ１５２０を構成し、すべてのビット線が垂直方向で共有される。平面アレイ１５２０は、水平方向に並べられて倍数の平面アレイを構成し、すべてのワード線が水平方向で共有される。
別の実施形態が図１７に示されている。集積回路７００は複数のダイを含む。この例では、集積回路７００は、ダイ７１０、ダイ７２０、ダイ７３０、ダイ７４０、及びダイ７５０を含む。ダイ７１０は、フリップチップ接続７８０を使用して基板７６０の上に取り付けられる。基板７６０はパッケージバンプ７９０と接続し、これらのパッケージバンプは集積回路７００の外側にあるデバイスによって集積回路７００にアクセスするために使用され得る。ＴＳＶ７８５は各種ダイを連結する。ＴＳＶ７８５の第１のサブセットは、ダイ７１０、ダイ７２０、ダイ７４０、及びダイ７５０を連結し、ＴＳＶ７８５の第２のサブセットは、ダイ７１０（due 710）、ダイ７２０、及びダイ７３０を連結する。ＴＳＶ７８５内では、ダイと接続するためにマイクロバンプ７７０が使用される。ダイ７３０及びダイ７４０は、集積回路７００内の同一「レベル」又は次元に位置する。
本実施形態に基づく一例では、ダイ７１０はＭＣＵ（マイクロコントローラ）ダイ、ＣＰＵ（中央演算処理装置）ダイ、又はＧＰＵ（グラフィック処理装置）ダイであり、ダイ７２０はマスタフラッシュダイであり、ダイ７４０はスレーブフラッシュダイであり、ダイ７５０はＲＡＭダイであり、ダイ７３０は周辺フラッシュ制御ダイ又はチャージポンプダイである。
開示した実施形態の別の利点は、種々のダイを様々なプロセスを使用して製造できることである。例えば、ダイ７１０は、１４ｎｍなど、第１の半導体プロセスを使用して製造することができ、ダイ７２０／７４０は、４０ｎｍなど、第２の半導体プロセスを使用して製造することができる。ダイ７３０は、メモリアレイを含まないため、６５ｎｍなど、アナログ論理向けに最適化された半導体プロセスを使用して任意選択的に製造することができる。
別の実施形態が図１８に示されている。集積回路８００は複数のダイを含む。この例では、集積回路８００は、ダイ８１０、ダイ８２０、ダイ８３０、ダイ８４０、及びダイ８５０を含む。ダイ８５０は、フリップチップ接続８８０を使用して基板８６０の上に取り付けられる。基板８６０はパッケージバンプ８９０と接続し、これらのパッケージバンプは集積回路８００の外側にあるデバイスによって集積回路８００にアクセスするために使用され得る。ＴＳＶ８８５のサブセットは、ダイ８１０、ダイ８３０、ダイ８４０、及びダイ８５０を連結し、ＴＳＶ８８５の第２のサブセットは、ダイ８１０及びダイ８２０を連結する。ＴＳＶ８８５内では、ダイと接続するためにマイクロバンプ８７０が使用される。
本実施形態に基づく一例では、ダイ８１０はマスタフラッシュダイであり、ダイ８３０／８４０／８５０はスレーブフラッシュダイであり、ダイ８２０は周辺フラッシュ制御ダイ又はチャージポンプダイである。
別の実施形態が図１９に示されている。集積回路９００は複数のダイを含む。この例では、集積回路９００は、ダイ９１０、ダイ９２０、ダイ９３０、ダイ９４０、ダイ９５０、及びダイ９６０を含む。ダイ９１０及び９５０は、フリップチップ接続９９０を使用して基板９７０の上に取り付けられる。ダイ９１０及び９５０は、シリコンインターポーザ９８０を介して連結される。基板９７０はパッケージバンプ９９５と接続し、これらのパッケージバンプは集積回路９００の外側にあるデバイスによって集積回路９００にアクセスするために使用され得る。ＴＳＶ９８５の第１のサブセットは、ダイ９１０、ダイ９２０、ダイ９３０、及びダイ９４０を連結し、ＴＳＶ９８５の第２のサブセットは、ダイ９５０及びダイ９６０を連結する。ＴＳＶ９８５内では、マイクロバンプ９７０がダイと接続する。
本実施形態に基づく一例では、ダイ９１０（he die 910）はマスタフラッシュダイであり、ダイ９２０／９３０／９４０はスレーブフラッシュダイであり、ダイ９５０／９６０は周辺フラッシュ制御ダイである。
フォース−センス高電圧供給の実施形態が図２０に示されている。集積回路１０００は複数のダイを含む。この例では、集積回路１０００は、ダイ１０１０、ダイ１０２０〜ダイ１０３０を含む（ダイ１０２０とダイ１０３０との間には任意の数のダイが含まれる）（ダイ１０２０とダイ１０３０との間にある他の任意選択的なダイは図示されていない）。ダイ１０１０は、ダイ１０１０、１０２０、又は１０３０への高電圧出力を供給（強制）する高電圧供給１０１１を含む。ＴＳＶ１０８５は、ダイ１０１０、ダイ１０２０、及びダイ１０３０を接続する。高電圧供給１０１１は、ＴＳＶ１０８５を介してダイ１０２０及びダイ１０３０と接続する。デバイス１０２１は、任意選択的にスイッチを含み得、ダイ１０２０における高電圧出力をダイ１０１０上の高電圧供給１０１１の入力にフィードバック可能にすることにより、高電圧供給１０１１からダイ１０２０への電力供給を制御するために使用される（即ち、高電圧１０１１はスイッチ１０２１を介してダイ１０２０上の高電圧出力側の電圧を検知し、その結果として、ダイ１０２０において正しい電圧を供給する）。
同様にして、高電圧供給１０１１は、ＴＳＶ１０８５を介してダイ１０３０と接続する。デバイス１０３１は、任意選択的にスイッチを含み得、ダイ１０３０における高電圧出力をダイ１０１０上の高電圧供給１０１１の入力にフィードバック可能にすることにより、高電圧供給１０１１からダイ１０３０への電力供給を制御するために使用される（即ち、高電圧１０１１はスイッチ１０３１を介してダイ１０３０上の高電圧出力側の電圧を検知し、その結果として、ダイ１０３０において正しい電圧を供給する）。
高電圧供給１０１１は、例えば、図１に示したメモリセル１０の供給端子ＳＬ２用の電力として使用され得、アレイ１１５／１２０／２１５／２２０／３１５／３３０／４１５／４２０内で使用され得る。あるいは、この高電圧供給は、図１のメモリセル１０のすべての端子ＷＬ８、ＣＧ７、ＥＧ６、ＢＬ９、ＳＬ２、及び基板１用の電力を供給し得、メモリアレイ１１５／１２０／２１５／２２０／３１５／３３０／４１５／４２０内で使用され得る。
集積回路７００、８００、及び／又は９００を含む一実施形態は、同時並行操作の方法である。例えば、マスタダイ７２０／８１０／９１０上の制御回路は、他のフラッシュダイ７４０がプログラミング／読み出し／プログラミング中のときのダイ７２０の読み出し／プログラミング／消去、又はその逆の組み合わせなど、各種フラッシュダイの同時並行操作を可能にし得る。
集積回路７００、８００、及び／又は９００を含む別の実施形態は、読み出し又はプログラム操作においてダイがＩＯビットをいくつ供給できるかをシステムが決定する、ＩＯ幅構成の方法である。例えば、マスタダイ７２０／８１０／９１０上の制御回路は、個々のダイのＩＯ幅を結合することによりＩＯ幅を拡張するなど、各種フラッシュダイの読み出し又はプログラム操作においてＩＯの幅を変更し得る。
集積回路７００、８００、及び／又は９００を含む別の実施形態は、適応性のある温度センサ構成の方法である。例えば、システムが異なると電力消費量も異なり、結果として異なる温度勾配が発生するので、特定の操作に対してダイスタックの温度勾配を補償するために、温度プロファイルがフラッシュダイごとに保管され得る。
集積回路７００、８００、及び／又は９００を含む別の実施形態は、ＴＳＶ自己テストの方法である。例えば、初期構成において、問題のあるＴＳＶを識別するため、及びそのＴＳＶを、冗長ＴＳＶを使用して修復するか破棄するかを決定するために、組み込みＴＳＶ自己テスト接続性エンジンが使用される。自己テストは、ＴＳＶ接続に電圧を印加すること、及び、その結果生じた電流が所定の数値より小さいかどうかを判定するなど、ＴＳＶが不良かどうかを判定することを含み得る。更に、自己テストは、ＴＳＶ接続を通して電流を印加すること、及びその結果生じた電圧が所定の数値より大きい場合はそのＴＳＶは不良であると判断することを含み得る。
本明細書に記載される実施形態に基づいた方法など、３Ｄフラッシュメモリデバイスの製造方法を説明する。３Ｄフラッシュプロセス形成は、個々のダイプロセスから始まる。その後、ダイ−ウェハ又はウェハ−ウェハ積層化方式のいずれかを使用してダイが積み重ねられる。
ダイ−ウェハ積層化の場合、各ダイは、不良ダイを取り除くために、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）法を使用してテストされ得る。ＴＳＶ加工は、ビアファースト（ＣＭＯＳ前）、ビアミドル（ＣＭＯＳ後かつＢＥＯＬ配線工程前）、又はビアラスト（ＢＥＯＬ後）テストによって実施され得る。ＴＳＶ成形はビアエッチング工程によって加工され、この工程により、（ＴＳＶ）開口部がウェハに形成される。その後、薄いライナー（例えば、二酸化シリコン１０００Ａ）が開口部の側面に形成される。その後、孔を充填するために、メタライゼーション工程（例えば、タングステン又は銅）が実施される。ＢＥＯＬ後、誘電体接着層（例えば、厚さ１マイクロメートル）がダイの上面に蒸着される。ＴＳＶバックエンド加工は、薄化処理、裏面金属成形、マイクロバンプ、不動態化、ダイシングを含む。
ダイ−ウェハ積層化は、仮接着ボンディングを使用する。通常、各上部ウェハは、縦横比とＴＳＶ直径に応じて４０〜７５マイクロメートルまで薄化処理され、例えば、５マイクロメートルのＴＳＶ直径と１０の縦横比の場合、厚さ５０マイクロメートルのウェハが必要となる。ダイシングされた上部ダイは、マイクロバンプを介し、表を上にして、通常の厚さの底部ダイの上に積み重ねられ、その後、ダイスタック全体がフリップチップバンプ（Ｃ４バンプ）を介してパッケージ基板に取り付けられる。
ウェハ−ウェハボンディングの場合、ダイは共通サイズを有する必要があり、その結果、３Ｄダイ集積化の柔軟性は低くなる。ＴＳＶプロセス及びウェハ積層化プロセスは、上に記載した内容と同様である。この場合の３Ｄスタックの収率は、最低収率のウェハによって制限されるであろう。通常、ウェハ−ウェハ積層化は、ボンディングにグローバルウェハアライメントを使用することができ、その結果として、より高いアライメント許容差を有し、更に、より高い処理能力も有する（すべてのダイ積層化が同時に行われるため）。
図２１は、上に記載した３Ｄメモリシステムにおいて実装することができるメモリデバイス１６６０の構成可能なピンを示す。メモリデバイス１６６０は、ＳｕｐｅｒＦｌａｓｈ Ｓｅｒｉａｌ ＳＰＩ、ＳｕｐｅｒＦｌａｓｈ Ｓｅｒｉａｌ ＳＱＩ、ＳｕｐｅｒＦｌａｓｈ Ｐａｒａｌｌｅｌ ＭＴＰ、又はＳｕｐｅｒＦｌａｓｈ Ｐａｒａｌｌｅｌ ＭＰＦデバイスの１バージョンである。これらのデバイスは、ＪＥＤＥＣ標準ピン配置及びメモリインターフェイスなど、標準的なＮＯＲメモリピンインターフェイスを介してアクセスされる。標準的なパラレルＮＯＲインターフェイスピンは、ＣＥ＃（チップイネーブル）、ＯＥ＃（アウトプットイネーブル）、ＷＥ＃（ライトイネーブル）、ＷＰ＃（ライトプロテクト）、ＲＳＴ＃（リセット）、ＲＹ／ＢＹ＃（レディビジー）、ＤＱ１５〜ＤＱ０（データ入出力、ＩＯパッド）、ＡＮ〜Ａ０（アドレスピン）、ＶＤＤ（電源）、ＶＳＳ（グランド）を含む。標準的なシリアルＳＰＩインターフェイスピンは、ＳＣＫ（シリアルクロック）、ＳＩ（シリアルデータ入力）、ＳＯ（シリアルデータ出力）、ＣＥ＃（チップイネーブル）、ＷＲ＃（ライトプロテクト）、ＨＯＬＤ＃（ホールド）、ＶＤＤ（電源）、ＶＤＤ（グランド）を含む。標準的なシリアルＳＱＩインターフェイスピンは、ＳＣＫ（シリアルクロック）、ＳＩ（シリアルデータ入力）、ＳＩＯ［３：０］（シリアルデータクワッド入出力）、ＣＥ＃（チップイネーブル）、ＷＲ＃（ライトプロテクト）、ＨＯＬＤ＃（ホールド）、ＶＤＤ（電源）、ＶＤＤ（グランド）を含む。
ピンのセット１６２５及び制御ピン１６２６は、メモリデバイス１６６０のパッケージの外側からアクセスできる。ピンのセット１６２５は、インターフェイス１６２７を介して論理回路１６２８に結合される。インターフェイス１６２７は、従来技術において周知のようにパッド及びワイヤボンドを任意選択的に含むか、既に説明したようにＴＳＶを含み得る。論理回路１６２８は制御ブロック１６２０を含む。制御ブロック１６２０は、制御ピン１６２６及びコントローラ１６４０に結合される。制御ピン１６２６及びコントローラ１６４０はそれぞれ、ピンのセット１６２５の機能を決定するために、論理回路１６２８を設定し得る。メモリデバイス１６６０は、メモリアレイ１６５０を更に含む。メモリアレイ１６５０は、二次元メモリアレイ又は三次元メモリアレイのいずれかになり得る。
一実施形態では、メモリアレイ１６５０は二次元メモリアレイである。制御ピン１６２６、又はコントローラ１６４０の出力が「０」に設定されると、ピンのセット１６２５は、メモリデバイスへのシリアルインターフェイスとして動作するように、論理回路１６２８によって構成され得る。制御ピン１６２６、又はコントローラ１６４０の出力が「１」に設定されると、ピンのセット１６２５は、メモリデバイスへのパラレルインターフェイスとして動作するように、論理回路１６２８によって構成され得る。
別の実施形態では、メモリアレイ１６５０は二次元メモリアレイである。制御ピン１６２６、又はコントローラ１６４０の出力が「０」に設定されると、ピンのセット１６２５は、メモリアレイ１６５０にアクセスすることができる通常のＩ／Ｏピンの機能を実行するように、論理回路１６２８によって構成され得る。一方、制御ピン１６２６、又はコントローラ１６４０の出力が「１」に設定されると、ピンのセット１６２５は、内部アドレス信号、内部Ｉ／Ｏデータ、内部制御信号、内部電流バイアス信号、テストモード制御信号、ＳｕｐｅｒＦｌａｓｈ制御信号など、メモリデバイスの内部信号１６４５にアクセスすることができる機能を実行するように、論理回路１６２８によって構成され得る。従来技術において、かかる信号にはピンからアクセスすることができなかった。
別の実施形態では、メモリアレイ１６５０は二次元メモリアレイである。制御ピン１６２６、又はコントローラ１６４０の出力が「０」に設定されると、ピンのセット１６２５は、メモリアレイ１６５０にアクセスすることができる通常のＩ／Ｏピンの機能を実行するように、論理回路１６２８によって構成され得る。一方、制御ピン１６２６、又はコントローラ１６４０の出力が「１」に設定されると、ピンのセット１６２５はテスト用に使用され得る。
別の実施形態では、ピンのセット１６２５は、非標準的なＮＯＲメモリピンとしてアクセスされるように構成される。
別の実施形態では、ピンのセット１６２５は、シリアル及びパラレルのＮＯＲメモリインターフェイスの組み合わせとなるように構成される。シリアルとパラレルが組み合わされたＮＯＲメモリインターフェイスの一実施例は、シリアル入力コマンド及びパラレル出力読み出しを有するＮＯＲメモリインターフェイスである。
別の実施形態では、メモリアレイ１６５０は三次元メモリアレイである。制御ピン１６３６、又はコントローラ１６４０の出力が「０」に設定されると、ピンのセット１６２５は、メモリアレイ１６５０のＩ／Ｏピンの機能を実行するように、論理回路１６２８によって構成され得る。一方、制御ピン１６３６、又はコントローラ１６４０の出力が「１」に設定されると、ピンのセット１６２５は、内部アドレス信号、内部Ｉ／Ｏデータ、内部制御信号、内部電流バイアス信号、テストモード制御信号、ＳｕｐｅｒＦｌａｓｈ制御信号など、メモリデバイスの内部信号１６４５にアクセスすることができる機能を実行するように、論理回路１６２８によって構成され得る。
別の実施形態では、メモリアレイ１６５０は三次元メモリアレイである。制御ピン１６２６、又はコントローラ１６４０の出力が「０」に設定されると、ピンのセット１６２５は、メモリアレイ１６５０へのシリアルインターフェイスとして動作するように、論理回路１６２８によって構成され得る。制御ピン１６２６、又はコントローラ１６４０の出力が「１」に設定されると、ピンのセット１６２５は、メモリアレイ１６５０へのパラレルインターフェイスとして動作するように、論理回路１６２８によって構成され得る。
図２２は、構成可能な出力バッファ１７００を示す。構成可能な出力バッファ１７００は、ＤＱパラレルピン又はＳＯ若しくはＳＩＯシリアルピンの出力回路の一部である。通常、出力バッファは、標準的なＮＯＲメモリデバイスに対して３０ｐＦ又は１００ｐＦの出力負荷を駆動するように指定される。構成可能な出力バッファ１７００は、スルーレートコントローラ１７２０に結合されたプリドライバ１７１０及びスルーレートコントローラ１７２１に結合されたプリドライバ１７１１を含む。スルーレートコントローラ１７２０はＰＭＯＳトランジスタ１７３０のゲートに結合され、スルーレートコントローラはＮＭＯＳトランジスタ１７３１に結合される。トランジスタ１７３０及びトランジスタ１７３１は一体となって、出力１７４０を供給する出力ドライバ１７６０を形成する。スルーレートコントローラ１７２０及びスルーレートコントローラ１７３１は共に出力ドライバ１７６０のスルーレートを制御する。出力ドライバ１７６０は、電圧ソース１７５０に結合される。電圧ソース１７５０は、非標準的である（即ち、標準的なＮＯＲメモリデバイス用の電源ソースとは異なる）、３Ｄメモリシステム用の異なる電圧ソースに接続され得る。トランジスタ１７３０及びトランジスタ１７３１は、任意選択的に、周知のテクニックによってトリミング可能である。スルーレートコントローラ１７２０及びスルーレートコントローラ１７２１自体は、コントローラ１１４０（図示なし）によって構成され得る。そのため、トランジスタ１７３０及びトランジスタ１７３１は、二次元又は三次元メモリデバイス向けに性能を最適化するように構成され得る。更に、トランジスタ１７３０及び１７３１は、スルーレートコントローラ１７２０及び１７２１と一体になって、標準的なＮＯＲメモリデバイスの出力負荷、例えば３０〜１００ｐＦ、と比べてより小さい出力負荷、例えば０．２〜２ｐＦ、を駆動するなど、二次元又は三次元メモリデバイス向けに性能を最適化するように構成され得る。更に、極めて小さい出力負荷では、スルーレートコントローラ１７２０及び１７２１は無効に、即ち、スルーレートコントローラは不要になり得る。
図２３は、構成解除可能な出力バッファ１８００を示す。構成解除可能な出力バッファ１８００は、ＤＱパラレルピン又はＳＯ若しくはＳＩＯシリアルピンの出力回路の一部である。構成解除可能な出力バッファ１８００は、スルーレートコントローラ１８２０に結合されたプリドライバ１８１０及びスルーレートコントローラ１８２１に結合されたプリドライバ１８１１を含む。スルーレートコントローラ１８２０はＰＭＯＳトランジスタ１８３０のゲートに結合され、スルーレートコントローラ１８２１はＮＭＯＳトランジスタ１８３１に結合される。トランジスタ１８３０及びトランジスタ１８３１は一体となって出力ドライバ１８６０を形成する。出力ドライバ１８６０の出力はマルチプレクサ１８５０に供給され、このマルチプレクサは制御信号１８５１によって制御される。マルチプレクサ１８５０へのもう１つの入力は、プリドライバ１８１０の出力である。スルーレートコントローラ１８２０及びスルーレートコントローラ１８２１は共に出力ドライバ１８６０のスルーレートを制御する。トランジスタ１８３０及びトランジスタ１８３１は、任意選択的に、周知のテクニックによってトリミング可能である。スルーレートコントローラ１８２０及びスルーレートコントローラ１８２１自体は、コントローラ１１４０（図示なし）によって構成され得る。そのため、トランジスタ１８３０及びトランジスタ１８３１は、標準的なＮＯＲメモリデバイス用の３０〜１００ｐＦよりはるかに小さい出力負荷（例えば０．２〜２ｐＦ）を駆動するなど、二次元又は三次元メモリデバイス向けに性能を最適化するように構成され得る。更に、スルーレートコントローラ１８２０はイネーブル信号１８２２によって有効化され、スルーレートコントローラ１８２２はイネーブル信号１８２３によって有効化される。任意選択的には、イネーブル信号１８２２はスルーレートコントローラ１８２０をオフにし得、イネーブル信号１８２３はスルーレートコントローラ１８２１をオフにし得る。そのような状況では、制御信号１８５１は、プリドライバ１８１０から受信した信号を出力するように、マルチプレクサ１８５０を制御し得る。これにより、プリドライバ１８１０への入力は実質的に出力ドライバ１８６０を迂回することになる。これは、出力ドライバ１８６０がＥＳＤ保護としても機能するので、メモリ製品の標準的なＥＳＤ保護（ＪＥＤＥＣ ＥＳＤ標準など、例えば、２ＫＶ ＨＢＭ又は２００Ｖ ＭＭ）が必要ない場合に特に好ましい。ＥＳＤ保護デバイスは、キャパシタンス出力負荷を負う。別の実施形態では、より小型の非標準的なＥＳＤ構造が３Ｄシステム用に構成される。出力ドライバ１８６０を迂回することにより、システムの速度が増す。
図２４は、構成可能な入力バッファ１９００を示す。一実施形態では、入力バッファ１８００は、制御ピン（ＣＥ＃、ＷＥ＃など）、アドレスピン（ＡＮ〜Ａ０）、ＤＱパラレルピン、又はＳＩ若しくはＳＩＯシリアルピンの入力回路の一部である。入力バッファ１９００はプリドライバ１９０５に結合されたプリドライバ１９０４を含み、これらのプリドライバは電圧ソース１９０６によって電力を供給され、制御信号１９１２によって制御されるスイッチ１９０８に結合される。入力バッファ１９００は、制御信号１９１３によって制御されるスイッチ１９０７を更に含む。プリドライバ１９０４への入力は入力１９０１であり、スイッチ１９０７への入力は入力１９０２である。本実施形態では、入力１９０１は標準ピンへの入力であり、入力１９０２は前述したタイプのＴＳＶへの入力である。スイッチ１９０８及び１９０７は、トランジスタ１９０９のゲート及びトランジスタ１９１０のゲートに結合される。トランジスタ１９０９及びトランジスタ１９１０は一体となって入力ドライバ１９２０を形成する。入力ドライバ１９２０の出力は入力信号１９１１である。入力１９０１がアクティブな場合、スイッチ１９０８は有効になり、スイッチ１９０７は無効になる。入力１９０１は入力ドライバ１９２０を介して流れる。入力１９０２がアクティブな場合、スイッチ１９０８は無効になり、スイッチ１９０７は有効になる。入力１９０２はプリドライバ１９０４及びプリドライバ１９０５を迂回し、その結果としてシステムは高速化される。本明細書に記載される三次元システムは、メモリシステムのコアと同じ動作電圧で動作するため、入力１９０２には入力１９０１ほどのコンディショニングは必要ない。したがって、メモリアレイの入出力信号には、従来技術の二次元システムで行われているような負荷の駆動は必要ない。
図２５は、標準的なピン及び前述したタイプの３Ｄメモリシステムピン（ＴＳＶ、マイクロバンプ、ボンドワイヤなど）を含むメモリシステム２０００の出力構成を示す。メモリシステム２０００は、検知増幅器２０１０、バッファ２０２０、データマルチプレクサ２０３０、パッド２０４０、及びパッド２０５０を含む。この例では、パッド２０４０及びパッド２０５０は、バンプ、ボールなど、当該技術分野において周知の任意のタイプの出力ピンに接続され得る。
データが二次元アレイから読み出される場合、データは検知増幅器２０１０によって検知され、バッファ２０２０及びマルチプレクサ２０３０に供給され、最終的にパッド２０４０に至る。一方、データが三次元アレイから読み出される場合、データは検知増幅器２０１０によって検知され、バッファ２０２０に供給され、その後、パッド２０５０に直接供給される。これにより、システムが高速化され、三次元アレイから読み出されたデータは従来技術の二次元アレイで必要とした駆動を必要としないという利点が活かされる。更に、標準的なＮＯＲメモリデバイスなどの入出力ドライバの数（即ち、Ｉ／Ｏデータ帯域幅）は、標準的なパラレルＮＯＲメモリデバイスの場合は一般に１６、標準的なシリアルＮＯＲメモリデバイスの場合は１又は４であり、よって、標準的なＮＯＲメモリデバイスで使用可能なＩ／Ｏデータ帯域幅は、この入出力Ｉ／Ｏドライバの固定数に依存している。３Ｄメモリシステムの場合、メモリシステム２０００は、標準的なＮＯＲメモリデバイスの固定数より多く提供するように構成され得る。メモリシステム２０００で示されている実施形態として、６４個の入出力Ｉ／Ｏドライバが提供される。これにより、３ＤメモリシステムのＩ／Ｏ帯域幅が強化される。別の実施形態では、メモリシステム２０００の複雑性が増すことになるが、１２８〜２０４８など、６４を超える入出力Ｉ／Ｏデータ帯域幅が提供され得る。
ボンドワイヤ、フリップチップ、半田ボール、並びにその他のダイボンディング及びダイ接続テクニックを組み合わせて使用する、マルチチップモジュール、ＳｉＰシステムインパッケージ、ＰｏＰパッケージオンパッケージ、マルチチップパッケージングなど、２Ｄ若しくは２．５Ｄ又はその他の３Ｄフラッシュメモリシステムは、本明細書に記載の発明に適用され得る。
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。本明細書に記載さている発明は、積層浮遊ゲート、ＲｅＲＡＭ（抵抗変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＲＯＭ、及びその他の既知のメモリデバイスなど、他の不揮発性メモリに適用される。

Claims (14)

  1. 三次元メモリシステムであって、
    論理回路に結合された複数の標準的なピンと、
    前記論理回路に結合された制御ピンと、
    制御ブロックを含む前記論理回路と、
    複数の積み重ねられたダイを含むメモリアレイであって、各ダイは複数のメモリセルを含む、メモリアレイと、を含み、
    前記複数の標準的なピンは、前記制御ピンに応答して第１の機能又は第２の機能を実行するように前記制御ブロックによって構成可能であり、
    前記第１の機能は、前記メモリアレイからの読み出し操作又は前記メモリアレイへの書き込み操作のためのアドレスを受け取るためのインターフェイスを提供することであり、前記第２の機能は内部テストモード制御信号にアクセスすることであり、
    前記制御ピンが、前記メモリアレイから離して配設されるＴＳＶを介して前記論理回路に結合される、
    システム。
  2. 前記インターフェイスは、標準的なシリアルメモリインターフェイスである、請求項１に記載のシステム。
  3. 前記インターフェイスは、非標準的なシリアルメモリインターフェイスである、請求項１に記載のシステム。
  4. 前記インターフェイスは、標準的なパラレルインターフェイスである、請求項１に記載のシステム。
  5. 前記インターフェイスは、非標準的なパラレルインターフェイスである、請求項１に記載のシステム。
  6. 前記メモリアレイがＳｕｐｅｒＦｌａｓｈアレイである、請求項１に記載のシステム。
  7. 前記複数の標準的なピンがシリアルＳＰＩピン又はＳＱＩピンである、請求項１に記載のシステム。
  8. 前記複数の標準的なピンがパラレルＭＰＦピンである、請求項１に記載のシステム。
  9. マイクロコントローラを更に含む、請求項１に記載のシステム。
  10. 三次元メモリシステムであって、
    複数の積み重ねられたダイを含むメモリアレイであって、各ダイは複数のメモリセルを含む、メモリアレイと、
    複数のＴＳＶ接続であって、各ＴＳＶ接続は２又は３以上の前記複数の積み重ねられたダイを連結する、複数のＴＳＶ接続と、
    制御ブロックを含む論理回路と、
    前記制御ブロックに結合された制御ピンと、
    前記論理回路に結合された複数のピンと、を含み、
    前記複数のピンは、前記制御ピンに応答して第１の機能又は第２の機能を実行するように前記制御ブロックによって構成可能であり、前記第１の機能は前記メモリアレイにコマンドを提供するシリアルインターフェイスを提供することであり、前記第２の機能は前記メモリアレイからデータを出力するためのパラレルインターフェイスを提供することであり、
    前記制御ピンが、前記メモリアレイから離して配設された前記ＴＳＶ接続を介して前記論理回路に結合される、
    システム。
  11. 前記シリアルインターフェイスが標準的なインターフェイスである、請求項１０に記載のシステム。
  12. 前記シリアルインターフェイスが非標準的なインターフェイスである、請求項１０に記載のシステム。
  13. 前記パラレルインターフェイスが標準的なインターフェイスである、請求項１０に記載のシステム。
  14. 前記パラレルインターフェイスが非標準的なインターフェイスである、請求項１０に記載のシステム。
JP2016536215A 2013-12-02 2014-11-06 構成可能なピンを備える三次元フラッシュｎｏｒメモリシステム Active JP6670749B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/094,595 US20150155039A1 (en) 2013-12-02 2013-12-02 Three-Dimensional Flash NOR Memory System With Configurable Pins
US14/094,595 2013-12-02
PCT/US2014/064381 WO2015084534A1 (en) 2013-12-02 2014-11-06 Three-dimensional flash nor memory system with configurable pins

Publications (3)

Publication Number Publication Date
JP2017502444A JP2017502444A (ja) 2017-01-19
JP2017502444A5 JP2017502444A5 (ja) 2017-09-28
JP6670749B2 true JP6670749B2 (ja) 2020-03-25

Family

ID=52001074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016536215A Active JP6670749B2 (ja) 2013-12-02 2014-11-06 構成可能なピンを備える三次元フラッシュｎｏｒメモリシステム

Country Status (7)

Country Link
US (2) US20150155039A1 (ja)
EP (1) EP3078028A1 (ja)
JP (1) JP6670749B2 (ja)
KR (1) KR101931419B1 (ja)
CN (1) CN105793928B (ja)
TW (1) TWI550926B (ja)
WO (1) WO2015084534A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
KR102290020B1 (ko) * 2015-06-05 2021-08-19 삼성전자주식회사 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치
KR20170030307A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
DE112015007240T5 (de) * 2015-12-26 2018-10-04 Intel Corporation Senkrecht eingebettete passive bauelemente
US20170221871A1 (en) * 2016-02-01 2017-08-03 Octavo Systems Llc Systems and methods for manufacturing electronic devices
US10089568B2 (en) 2016-06-01 2018-10-02 CPI Card Group—Colorado, Inc. IC chip card with integrated biometric sensor pads
US10446200B2 (en) * 2018-03-19 2019-10-15 Micron Technology, Inc. Memory device with configurable input/output interface
US10580491B2 (en) * 2018-03-23 2020-03-03 Silicon Storage Technology, Inc. System and method for managing peak power demand and noise in non-volatile memory array
US10923462B2 (en) 2018-05-01 2021-02-16 Western Digital Technologies, Inc. Bifurcated memory die module semiconductor device
US10522489B1 (en) 2018-06-28 2019-12-31 Western Digital Technologies, Inc. Manufacturing process for separating logic and memory array
US10579425B1 (en) 2018-10-04 2020-03-03 International Business Machines Corporation Power aware scheduling of requests in 3D chip stack
US11222884B2 (en) 2018-11-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Layout design methodology for stacked devices
WO2021094844A1 (ja) 2019-11-11 2021-05-20 株式会社半導体エネルギー研究所 情報処理装置、および情報処理装置の動作方法
WO2021099879A1 (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 コンピュータシステム、及び情報処理装置の動作方法
US11435811B2 (en) * 2019-12-09 2022-09-06 Micron Technology, Inc. Memory device sensors
US11726721B2 (en) 2020-09-09 2023-08-15 Samsung Electronics Co., Ltd. Memory device for adjusting delay on data clock path, memory system including the memory device, and operating method of the memory system
KR20220090249A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN112752097B (zh) * 2020-12-30 2023-05-26 长春长光辰芯微电子股份有限公司 一种cmos图像传感器的测试方法和系统
US11856114B2 (en) * 2021-02-12 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device signature based on trim and redundancy information
US11557572B2 (en) * 2021-05-13 2023-01-17 Nanya Technology Corporation Semiconductor device with stacked dies and method for fabricating the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6085500A (ja) * 1983-10-18 1985-05-14 Fujitsu Ltd 高集積回路素子内蔵メモリの試験方式
US5619461A (en) * 1995-07-28 1997-04-08 Micron Quantum Devices, Inc. Memory system having internal state monitoring circuit
JP3710931B2 (ja) * 1998-03-26 2005-10-26 三洋電機株式会社 マイクロコンピュータ
US6651196B1 (en) * 1999-02-16 2003-11-18 Fujitsu Limited Semiconductor device having test mode entry circuit
WO2001059571A2 (en) * 2000-02-11 2001-08-16 Advanced Micro Devices, Inc. Command-driven test modes
ITVA20010034A1 (it) * 2001-10-12 2003-04-12 St Microelectronics Srl Dispositivo di memoria non volatile a doppia modalita' di funzionamento parallela e seriale con protocollo di comunicazione selezionabile.
KR100462877B1 (ko) * 2002-02-04 2004-12-17 삼성전자주식회사 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
US6788595B2 (en) 2002-08-05 2004-09-07 Silicon Storage Technology, Inc. Embedded recall apparatus and method in nonvolatile memory
EP1424635B1 (en) * 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
CN1523367A (zh) * 2003-02-17 2004-08-25 上海华园微电子技术有限公司 一种测试电可擦除电可编程存储器的性能及其故障的方法
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
EP1480224A1 (en) * 2003-05-22 2004-11-24 STMicroelectronics S.r.l. A semiconductor memory with a multiprotocol serial communication interface
US7558900B2 (en) * 2004-09-27 2009-07-07 Winbound Electronics Corporation Serial flash semiconductor memory
JP4565966B2 (ja) * 2004-10-29 2010-10-20 三洋電機株式会社 メモリ素子
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
KR20080026725A (ko) * 2006-09-21 2008-03-26 주식회사 하이닉스반도체 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법
US7613049B2 (en) * 2007-01-08 2009-11-03 Macronix International Co., Ltd Method and system for a serial peripheral interface
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP4510072B2 (ja) 2007-12-20 2010-07-21 力晶半導体股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
US8341330B2 (en) * 2008-01-07 2012-12-25 Macronix International Co., Ltd. Method and system for enhanced read performance in serial peripheral interface
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
KR20100004770A (ko) * 2008-07-04 2010-01-13 삼성전자주식회사 메모리 반도체 장치
US8250287B1 (en) * 2008-12-31 2012-08-21 Micron Technology, Inc. Enhanced throughput for serial flash memory, including streaming mode operations
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
US8018752B2 (en) * 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8378715B2 (en) * 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages
US9219023B2 (en) * 2010-01-19 2015-12-22 Globalfoundries Inc. 3D chip stack having encapsulated chip-in-chip
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법
US20120043664A1 (en) * 2010-08-23 2012-02-23 International Business Machines Corporation Implementing multiple different types of dies for memory stacking
US9063849B2 (en) * 2010-09-17 2015-06-23 Aplus Flash Technology, Inc. Different types of memory integrated in one chip by using a novel protocol
KR20120056018A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치
US9336834B2 (en) * 2011-02-09 2016-05-10 Rambus Inc. Offsetting clock package pins in a clamshell topology to improve signal integrity
KR101184803B1 (ko) 2011-06-09 2012-09-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 프로그램 방법
US8780600B2 (en) * 2011-12-07 2014-07-15 Apple Inc. Systems and methods for stacked semiconductor memory devices
JP2013134794A (ja) * 2011-12-26 2013-07-08 Elpida Memory Inc 半導体装置
US9172241B2 (en) * 2012-03-30 2015-10-27 Nvidia Corporation Electrostatic discharge protection circuit having high allowable power-up slew rate
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system

Also Published As

Publication number Publication date
JP2017502444A (ja) 2017-01-19
EP3078028A1 (en) 2016-10-12
TW201532326A (zh) 2015-08-16
WO2015084534A1 (en) 2015-06-11
KR20160094423A (ko) 2016-08-09
US10373686B2 (en) 2019-08-06
US20150155039A1 (en) 2015-06-04
US20170323682A1 (en) 2017-11-09
TWI550926B (zh) 2016-09-21
CN105793928A (zh) 2016-07-20
KR101931419B1 (ko) 2018-12-20
CN105793928B (zh) 2020-12-25

Similar Documents

Publication Publication Date Title
JP6670749B2 (ja) 構成可能なピンを備える三次元フラッシュｎｏｒメモリシステム
US9767923B2 (en) Three-dimensional flash memory system
US9240405B2 (en) Memory with off-chip controller
KR20190142715A (ko) 웨이퍼-대-웨이퍼 본딩을 이용한 공유 제어 회로를 갖는 3차원(3d) 메모리
US11867751B2 (en) Wafer level methods of testing semiconductor devices using internally-generated test enable signals
US20120069530A1 (en) Semiconductor device and method of manufacturing the same
US8848472B2 (en) Fabrication and testing method for nonvolatile memory devices
US10607690B2 (en) DRAM sense amplifier active matching fill features for gap equivalence systems and methods
CN113964126A (zh) 半导体器件和包括该半导体器件的半导体封装件
US20240161849A1 (en) Word line layer dependent stress and screen voltage
JP2015029138A (ja) 半導体装置のテスト方法、および半導体装置の製造方法
US9230653B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170814

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170814

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180625

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190411

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190627

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200302

R150 Certificate of patent or registration of utility model

Ref document number: 6670749

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250