JP2017502444A5 - - Google Patents

Claims (33)

1. 三次元メモリシステムであって、
   論理回路に結合された複数の標準的なピンと、
   制御ブロックを含む論理回路と、
   メモリアレイと、
   複数の機能の中から選択された機能を実行するように前記制御ブロックによって構成可能な複数のピンと、を含み、前記複数の機能のうちの１つがアレイにアクセスする、システム。
2. 前記機能の１つが標準的なシリアルメモリインターフェイスをアレイに提供している、請求項１に記載のシステム。
3. 前記機能の１つが非標準的なシリアルメモリインターフェイスを前記アレイに提供している、請求項１に記載のシステム。
4. 前記機能の１つが標準的なパラレルインターフェイスを前記アレイに提供している、請求項１に記載のシステム。
5. 前記機能の１つが非標準的なパラレルインターフェイスを前記アレイに提供している、請求項１に記載のシステム。
6. 前記機能の１つがシリアルとパラレルが組み合わされたインターフェイスを前記アレイに提供している、請求項１に記載のシステム。
7. 前記機能の１つがテスト機能を提供している、請求項１に記載のシステム。
8. 前記機能の１つが前記メモリシステムの内部信号へのアクセスを提供している、請求項１に記載のシステム。
9. 前記制御ブロックが制御ピンによって制御される、請求項１に記載のシステム。
10. 前記制御ブロックがコントローラによって制御される、請求項１に記載のシステム。
11. 少なくとも１つのピンがＴＳＶを介して前記論理回路に結合される、請求項１に記載のシステム。
12. 少なくとも１つのピンがマイクロバンプを介して前記論理回路に結合される、請求項１に記載のシステム。
13. 少なくとも１つのピンがボンドワイヤを介して前記論理回路に結合される、請求項１に記載のシステム。
14. 前記アレイがＳｕｐｅｒＦｌａｓｈアレイである、請求項１に記載のシステム。
15. 前記標準的なピンがシリアルＳＰＩ又はＳＱＩピンである、請求項１に記載のシステム。
16. 前記標準的なピンがパラレルＭＰＦピンである、請求項１に記載のシステム。
17. 前記インターフェイスピンがＥＳＤなし又はより小型のＥＳＤ構造で構成解除される、請求項１に記載のシステム。
18. ３Ｄのより小さい負荷性能向けに最適化して前記出力ピンが構成される、請求項１に記載のシステム。
19. ３Ｄ性能向けに最適化して前記入力ピンが構成される、請求項１に記載のシステム。
20. 前記標準的なＮＯＲメモリＩ／Ｏ帯域幅を超えるデータ帯域幅を更に含む、請求項１に記載のシステム。
21. マイクロコントローラを更に含む、請求項１に記載のシステム。
22. 三次元メモリシステムであって、
    論理回路に結合された複数のピンと、
    制御ブロックを含む論理回路と、
    メモリアレイと、
    第１の機能又は第２の機能を実行するように前記制御ブロックによって構成可能な複数のピンと、を含み、前記第１の機能は前記メモリアレイにアドレスを提供し、前記第２の機能は前記メモリシステムの内部信号にアクセスする、システム。
23. 前記内部信号が内部アドレス信号を含む、請求項２２に記載のシステム。
24. 前記内部信号が内部入出力信号を含む、請求項２２に記載のシステム。
25. 前記内部信号が内部制御信号を含む、請求項２２に記載のシステム。
26. メモリシステムであって、
    論理回路に結合された複数のピンと、
    制御ブロックを含む論理回路と、
    メモリアレイと、を含み、
    第１の機能又は第２の機能を実行するように前記複数のピンが前記制御ブロックによって構成可能であり、前記第１の機能は前記メモリアレイにシリアルインターフェイスを提供し、前記第２の機能は前記メモリアレイにパラレルインターフェイスを提供する、システム。
27. 前記メモリアレイが二次元メモリアレイである、請求項２６に記載のシステム。
28. 前記メモリアレイが三次元メモリアレイである、請求項２６に記載のシステム。
29. 前記シリアルインターフェイスが標準的なインターフェイスである、請求項２６に記載のシステム。
30. 前記シリアルインターフェイスが非標準的なインターフェイスである、請求項２６に記載のシステム。
31. 前記パラレルインターフェイスが標準的なインターフェイスである、請求項２６に記載のシステム。
32. 前記パラレルインターフェイスが非標準的なインターフェイスである、請求項２６に記載のシステム。
33. 三次元メモリシステムであって、
    論理回路に結合された複数の標準的なメモリピンと、
    メモリアレイと、
    複数の機能の中から選択された機能を実行するように構成可能な複数のピンと、を含み、前記複数の機能のうちの１つが前記アレイにアクセスする、システム。