CN110364192B - 用于针对温度管理控制地址的半导体存储器件 - Google Patents

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Abstract

本申请提供了用于控制针对温度管理的地址的半导体存储器件。所述半导体存储器件包括单元电路，该单元电路包括布置在单元裸片叠层中的多个单元裸片。半导体器件还包括被配置成控制单元电路的控制电路，其中该控制电路包括地址解码器和地址转换电路。地址解码器被配置成对由主机提供的地址信号进行解码，并输出包括第一地址的地址信息，所述第一地址识别多个单元裸片中的由主机请求的第一单元裸片。地址转换电路被配置成使用地址信息将第一地址转换成第二地址，并将第二地址提供给单元电路，其中，第二地址被用来识别多个单元裸片中的与第一单元裸片不同的第二单元裸片。

Description

用于针对温度管理控制地址的半导体存储器件
相关申请的交叉引用
本申请要求于2018年4月10日在韩国知识产权局提交的申请号为10-2018-0041449的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及半导体存储器件，其用于控制地址以便管理由于对单元裸片(cell die)的集中访问而引起的温度升高。
背景技术
对于其中层叠了多个单元裸片的半导体存储器件，当单元裸片受到集中的访问(access)时，单元裸片的温度会升高。
在这种情况下，不仅该单元裸片而且相邻的单元裸片都可能经历由于高温而引起的数据存储特性恶化以及数据损坏(data corruption)。
发明内容
根据本公开，一种半导体存储器件包括单元电路，该单元电路包括布置在单元裸片叠层(stack)中的多个单元裸片。半导体器件还包括被配置成控制单元电路的控制电路，其中，控制电路包括地址解码器和地址转换电路。地址解码器被配置成对由主机提供的地址信号进行解码，并输出包括第一地址的地址信息，该第一地址识别多个单元裸片中的由主机请求的第一单元裸片。地址转换电路被配置成使用地址信息来将第一地址转换成第二地址，并将第二地址提供给单元电路，其中，第二地址被用来识别多个单元裸片中的与第一单元裸片不同的第二单元裸片。
附图说明
在附图中，遍及各个视图相同的附图标记指代相同或功能相似的元件。附图连同下面的详细描述被并入说明书中并形成说明书的一部分，并且用于进一步说明包括要求保护的新颖性的概念的实施例，以及解释那些实施例的各种原理和优点。
图1示出说明根据本公开的实施例的半导体存储器件的框图。
图2示出说明根据本公开的实施例的半导体存储器件的叠层结构的示图。
图3示出说明根据本公开的实施例的半导体存储器件的地址转换电路的操作的示图。
具体实施方式
在描述与本公开一致的实施例的过程中，以下详细描述参考了附图。出于说明性目的而提供实施例的示例，并且该示例不是详尽的。未明确说明或描述的其他实施例是可能的。此外，在本公开的范围内可以对所提供的实施例进行修改。详细的描述并不意在限制本公开。相反，仅根据所提出的权利要求及其等同物来限定本公开的范围。
图1示出说明根据本公开的实施例的半导体存储器件100的框图。
如图所示，半导体存储器件100包括单元电路110、控制电路120和数据传输电路130。
数据传输电路130向诸如主机的外部设备传送数据，并从诸如主机的外部设备接收数据。
单元电路110和数据传输电路130通过总线电路131来传送和接收数据。
因为数据传输电路130和总线电路131是本领域公知的结构，所以省略其详细描述。
单元电路110包括层叠的多个单元裸片111。
控制电路120和数据传输电路130可以被包括在逻辑裸片1中，并且可以与单元电路110层叠在一起，如图2中所示。
在本说明书中，假设半导体存储器件100是动态随机存取存储器(DRAM)器件，但是本公开不限于DRAM器件。
尽管在本说明书中假设使用存储排(rank)地址来识别每个单元裸片111，但是识别单元裸片111的地址可以根据实施例而变化。
控制电路120处理由主机提供的地址和命令，以控制单元电路110和数据传输电路130。
控制电路120包括：命令/地址接收电路121，其用于接收由主机提供的地址信号和命令信号；命令解码器122，其用于对命令信号进行解码，以及用于控制单元电路110和数据传输电路130；以及地址寄存器123，其用于存储地址信号。
控制电路120包括地址解码器200，所述地址解码器200对地址信号进行解码。
如图所示，地址解码器200包括存储排地址解码器210、存储体地址解码器220、行地址解码器230和列地址解码器240。
存储排地址解码器210对从地址寄存器123输出的地址信号进行解码，并输出第一地址RA1。第一地址RA1可以被称为第一存储排地址，第一存储排地址与用来识别单元裸片的存储排地址相对应。
存储体地址解码器220对从地址寄存器123输出的地址信号进行解码，并输出存储体地址BA。
行地址解码器230对从地址寄存器123输出的地址信号进行解码，并输出行地址ROW。
列地址解码器240对从地址寄存器123输出的地址信号进行解码，并输出列地址COL。
对于不同的实施例，半导体存储器件100中使用的地址的类型可以是不同的，因此对于不同的实施例地址解码器200的配置将是不同的。
对于本说明书，存储排地址是用于识别单元裸片111的地址，并且存储体地址、行地址和列地址是分别用于识别单元裸片111的存储体(bank)、行和列的地址。
在一个实施例中，地址信号总共包括35个比特位，存储排地址包括3个比特位，存储体地址包括3个比特位，行地址包括14个比特位，并且列地址包括11个比特位。地址信号还可以包括1个通道(channel)地址比特位和3个填充比特位(padding bit)。
控制电路120还包括地址转换电路300。
地址转换电路300使用从地址解码器200输出的信号来产生第二地址RA2。
第二地址RA2也可以被称为第二存储排地址，第二存储排地址与用于识别单元裸片的存储排地址相对应。
与使用第一地址RA1来识别单元裸片111相比，第二地址RA2增加了访问单元裸片111的随机性。
增加访问单元裸片111的随机性减轻了来自主机的读取请求或写入请求集中于相同单元裸片111上的现象。这反过来又降低了单元裸片111的温度升高。
如图所示，地址转换电路300包括选择电路310和运算电路320。
对于本说明书，选择电路310从包括存储体地址BA、行地址ROW和/或列地址COL的地址信息输出选择数据SA。
对于不同的实施例，从选择电路310输出选择数据SA的方法可以是不同的。
选择电路310可以选择存储体地址BA、行地址ROW和列地址COL中的一个。在另一实施例中，选择电路310可以从存储体地址BA、行地址ROW和列地址COL中的至少一个产生选择数据SA。例如，选择电路310可以执行算法以产生选择数据SA。
在本说明书中，当选择行地址ROW时选择14个比特位中的3个比特位，并且当选择列地址COL时选择11个比特位中的3个比特位。
可以在半导体存储器件100的模式寄存器等中设置在选择电路310中要选择哪个地址。
在下文中，假设选择电路310被配置成选择存储体地址BA并输出存储体地址BA作为选择数据SA。
运算电路320通过对第一地址RA1和选择数据SA执行逻辑运算来产生第二地址RA2。
对于一个实施例，通过对第一地址RA1和选择数据SA执行按位异或(XOR)门逻辑运算来产生第二地址RA2。
图3示出说明地址转换电路300的操作的示图。
图3的上部示出了根据现有技术的利用第一地址RA1来识别和访问层叠的单元裸片111的单元裸片的情形。
如果通过对当前所请求的地址进行解码而获得的第一地址RA1是“100”并且通过对接下来所请求的地址进行解码而获得的第一地址RA1是“100”，则相同的单元裸片被连续地访问，如在图3的上部中相同的阴影单元裸片所指示的。当相同的单元裸片被重复访问时，热量会在单元裸片中生成并降低其性能。类似地，当相邻单元裸片被连续访问时，在后访问的单元裸片可以被先前访问的相邻单元裸片预热。当热量在单元裸片叠层的内部区域中累积时，热量的消散可能也是缓慢的。
图3的下部示出了根据本公开的利用第二地址RA2来识别和访问单元裸片111的单元裸片的情形。
当第一地址RA1为“100”并且被提供作为选择数据SA的存储体地址BA为“101”时，第二地址RA2被转换为“001”。
当第一地址RA1为“100”并且被提供作为选择数据SA的存储体地址BA为“001”时，第二地址RA2被转换为“101”。
以这种方式，当通过第二地址RA2来确定访问时，可以利用相同的第一地址RA1来访问不同的单元裸片，如在图3的下部中不同阴影单元裸片所指示的。
图3的示例示出了即使当主机请求对相同的存储排进行读取或写入时，在存储体地址BA改变时可以在不同的单元裸片处理该请求。类似地，当主机请求对相邻单元裸片进行读取或写入时，可以对该请求进行处理，以使得相同的单元裸片和相邻的单元裸片都不会被连续地访问。
结果，可以减轻或避免由于对相同的单元裸片或相邻的单元裸片的集中访问而引起的单元裸片中的温度升高的问题。
本公开不需要额外的元件来感测温度以对单元裸片的温度进行管理。
如上所述，本公开可以在简化半导体存储器件的配置的同时有效地管理在单元裸片中产生的热量。
对于一个实施例，本公开通过内部地转换识别单元裸片的地址来工作。因此，不需要改变其他元件(诸如数据传输电路130和命令解码器122)的配置和操作。
因为在实质上不影响数据I/O操作的情况下执行热管理，所以与传统半导体存储器件相比，不会降低数据I/O性能。
另外，因为根据本公开的半导体存储器件不需要改变诸如主机的外部设备的配置或操作，所以可以在按照原样使用现有系统的同时执行热管理。
尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离如由以下权利要求所限定的本公开的精神和范围的情况下，可以对所描述的实施例进行各种改变和修改。

Claims (11)

1.一种半导体存储器件，包括：
单元电路，其包括布置在单元裸片叠层中的多个单元裸片；以及
控制电路，其被配置成控制所述单元电路，其中，所述控制电路包括：
地址解码器，其被配置成：对由主机提供的地址信号进行解码并输出地址信息，所述地址信息包括识别所述多个单元裸片中的由所述主机请求的第一单元裸片的第一地址；以及
地址转换电路，其被配置成：使用所述地址信息来将所述第一地址转换成第二地址并将所述第二地址提供给所述单元电路，其中，所述第二地址被用来识别所述多个单元裸片中的与所述第一单元裸片不同的第二单元裸片，
其中，所述控制电路还包括：
命令/地址接收电路，其被配置成接收由所述主机提供的所述地址信号和命令信号；
地址寄存器，其被配置成存储所述地址信号；以及
命令解码器，其被配置成对所述命令信号进行解码。
2.如权利要求1所述的半导体存储器件，还包括：
数据传输电路，其被配置成将数据传送至所述主机以及从所述主机接收数据；以及
总线电路，其被配置成在所述数据传输电路与所述单元电路之间传递数据。
3.如权利要求1所述的半导体存储器件，还包括与所述多个单元裸片层叠的逻辑裸片，其中，所述逻辑裸片包括所述控制电路。
4.一种半导体存储器件，包括：
单元电路，其包括布置在单元裸片叠层中的多个单元裸片；以及
控制电路，其被配置成控制所述单元电路，其中，所述控制电路包括：
地址解码器，其被配置成：对由主机提供的地址信号进行解码并输出地址信息，所述地址信息包括识别所述多个单元裸片中的由所述主机请求的第一单元裸片的第一地址；以及
地址转换电路，其被配置成：使用所述地址信息来将所述第一地址转换成第二地址并将所述第二地址提供给所述单元电路，其中，所述第二地址被用来识别所述多个单元裸片中的与所述第一单元裸片不同的第二单元裸片，
其中，所述地址解码器还被配置成：对由所述主机提供的先前地址信号进行解码并输出先前地址信息，所述先前地址信息包括识别所述多个单元裸片中的由所述主机请求的先前第一单元裸片的先前第一地址，
其中，所述地址转换电路还被配置成：使用所述先前地址信息来将所述先前第一地址转换成先前第二地址，并将所述先前第二地址提供给所述单元电路，其中，所述先前第二地址被用来识别所述多个单元裸片中的与所述先前第一单元裸片不同的先前第二单元裸片，
其中，所述先前第一单元裸片和所述第一单元裸片是相同的单元裸片，以及
其中，所述先前第二单元裸片和所述第二单元裸片是不同的单元裸片。
5.一种半导体存储器件，包括：
单元电路，其包括布置在单元裸片叠层中的多个单元裸片；以及
控制电路，其被配置成控制所述单元电路，其中，所述控制电路包括：
地址解码器，其被配置成：对由主机提供的地址信号进行解码并输出地址信息，所述地址信息包括识别所述多个单元裸片中的由所述主机请求的第一单元裸片的第一地址；以及
地址转换电路，其被配置成：使用所述地址信息来将所述第一地址转换成第二地址并将所述第二地址提供给所述单元电路，其中，所述第二地址被用来识别所述多个单元裸片中的与所述第一单元裸片不同的第二单元裸片，
其中，所述地址解码器还被配置成：对由所述主机提供的先前地址信号进行解码并输出先前地址信息，所述先前地址信息包括识别所述多个单元裸片中由所述主机请求的先前第一单元裸片的先前第一地址，
其中，所述地址转换电路还被配置成：使用所述先前地址信息来将所述先前第一地址转换成先前第二地址，并将所述先前第二地址提供给所述单元电路，其中，所述先前第二地址被用来识别所述多个单元裸片中的与所述先前第一单元裸片不同的先前第二单元裸片，
其中，所述先前第一单元裸片和所述第一单元裸片是所述单元裸片叠层中的相邻的单元裸片或相同的单元裸片，以及
其中，所述单元裸片叠层的至少一个单元裸片在所述先前第二单元裸片与所述第二单元裸片之间。
6.一种半导体存储器件，包括：
单元电路，其包括布置在单元裸片叠层中的多个单元裸片；以及
控制电路，其被配置成控制所述单元电路，其中，所述控制电路包括：
地址解码器，其被配置成：对由主机提供的地址信号进行解码并输出地址信息，所述地址信息包括识别所述多个单元裸片中的由所述主机请求的第一单元裸片的第一地址；以及
地址转换电路，其被配置成：使用所述地址信息来将所述第一地址转换成第二地址并将所述第二地址提供给所述单元电路，其中，所述第二地址被用来识别所述多个单元裸片中的与所述第一单元裸片不同的第二单元裸片，
其中，所述地址转换电路包括：
选择电路，其被配置成：选择所述地址信息的一部分并输出所述一部分作为选择数据，所述一部分不包括所述第一地址；以及
运算电路，其被配置成通过对所述选择数据和所述第一地址执行门逻辑运算来产生所述第二地址。
7.如权利要求6所述的半导体存储器件，其中，所述运算电路对所述选择数据和所述第一地址执行按位异或XOR门逻辑运算，以产生所述第二地址。
8.如权利要求6所述的半导体存储器件，其中，所述地址信息包括存储排地址，并且所述第一地址对应于所述存储排地址。
9.如权利要求8所述的半导体存储器件，其中，所述地址信息还包括存储体地址、行地址和列地址，并且所述选择数据选自所述存储体地址、所述行地址和所述列地址中的至少一个。
10.如权利要求9所述的半导体存储器件，其中，所述地址解码器包括：
存储排地址解码器，其被配置成通过对所述地址信号进行解码来产生所述第一地址；
存储体地址解码器，其被配置成通过对所述地址信号进行解码来产生所述存储体地址；
行地址解码器，其被配置成通过对所述地址信号进行解码来产生所述行地址；以及
列地址解码器，其被配置成通过对所述地址信号进行解码来产生所述列地址。
11.如权利要求6所述的半导体存储器件，其中，由所述选择电路选择的所述一部分是在所述半导体存储器件的模式选择寄存器中被设置的。
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