JP2005524146A - 破壊読み出し型ランダム・アクセス・メモリ・システム - Google Patents
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Abstract
【解決手段】例示的実施形態では、本メモリ・システムは、複数のメモリ・バンクと、そのメモリ・バンクと通信するキャッシュとを含む。複数のメモリ・バンクとキャッシュはともに、破壊読み出し型のメモリ素子をさらに含む。
Description
まず図1に、破壊読み出し型ダイナミック・ランダム・アクセス・メモリ(DRAM)システム10の概略的なブロック図を示す。DRAMシステム10は、複数n個のDRAMバンク12(それぞれBANK0〜BANKn−1とする)と、デュアル・キャッシュ・バンク16を含む破壊読み出しDRAMキャッシュ14と、キャッシュ・タグ18と、1対のレジスタ・ライン・バッファ20(それぞれをバッファ0およびバッファ1とする)と、バッファ・タグ22と、関連付けられた論理回路24とを含む。本発明で使用される用語「バンク」または「BANK」は、共通のセンス・アンプのセットを共有するメモリ・セル・アレイを指すことに留意されたい。
上記の破壊読み出し型キャッシュを有する破壊読み出し型DRAMアレイのアーキテクチャをうまく使用するために、システムがどの新しいランダム・アクセス要求の後にも許容可能な状態に維持されるように適切なスケジューリング方式を実施しなければならない。一般的な手法は、まず許容できる状態を定義し、その許容できる状態に合致するようにシステムを初期化し(初期設定)、所与のデータ転送動作が行われた後に許容可能な状態が維持されていることを保証する(システムの連続性(continuity))ものである。
好ましい実施形態では、許容可能な状態の「ストロング・フォーム」規則を定義し、この規則は、両方のバッファに有効データを保持する対称アルゴリズムを特徴とし、そのデータは、ワード線アドレスは同じであるが、異なるDRAMバンクにあったものである。したがって、毎クロック・サイクルの立ち上がりエッジ時に、次の規則が満たされなければならない。
ストロング・フォーム・アルゴリズムの最初の部分は、初期化手順から開始する。システムの電源投入後、バッファ・タグ22(図3。上記で説明)が次のように設定される。(1)バッファ0およびバッファ1の有効フラグを「1」に設定する。(2)行アドレスがワード線0に対応する。(3)バッファ0のバンク・アドレスはバンク1。(4)バッファ1のバンク・アドレスはバンク0。および、(5)それより前に要求がないので両バッファの要求フラグは0。
初期化に続き、クロック・サイクルの立ち上がりエッジの直前にランダムの読み出しまたは書き込み要求が行われると仮定する。クロック・サイクルの立ち上がりエッジ時に、ランダム・アクセス要求(読み出しまたは書き込み)を以下ではXjと表記し、「X」はバンク・アドレスであり、「j」はワード線の番号(アドレス)である。用語Diは、初めにバッファ0に記憶されているデータ・ページを表すものとし、「D」はバンク・アドレスであり、「i」はワード線番号である。用語Qiは、バッファ1に初めに記憶されているデータ・ページを表すものとし、「Q」はバンク・アドレスであり、「i」がワード線番号である。上記の規則#1に従うと、すべての事例でD≠Qとなり、ワード線番号(i)は、バッファ0とバッファ1で同じになることに気づかれよう。
この場合はj=i、かつ、X=DまたはX=Qになる。すなわち、要求されるデータは、すでにバッファ0またはバッファ1に記憶されている。許容可能な状態の規則がすでに満たされているので、このクロック・サイクルではそれ以上データ転送は実施されない。これは、図10の状態図で変化がないことに反映される。
要求されるデータXjがキャッシュに保持されている場合は、J≠iとなる(規則#2により)。すなわち、要求されるデータのワード線番号が、バッファのデータのワード線に対応しない。さらに、1ページ分のデータが2つのバンク・アドレスに対応することはできないので、X≠DまたはX≠Q、あるいはその両方となる。
要求されるデータXjがバッファにもキャッシュにもない場合は、それ(Xj)は、対応するDRAMバンクにある。j=iなので、X≠Dも真であることになる。したがって、図13に示すように、これに沿った動作を2ステップで行うことができる。
この場合も、要求されるデータは、対応するDRAMバンクにある。しかし、要求されるデータのワード線アドレスは、バッファのデータのワード線アドレスと異なる。許容可能な状態の規則では、キャッシュ・バンクの1つに記憶された行アドレスjに有効なCjが存在する。X≠Dなので、要求されるデータのバンク・アドレスは、バッファ0のデータのバンク・アドレスと異なり、以下のステップが実施される。
この事例と上述の事例3bとの唯一の違いは、要求されるデータのバンク・アドレスが、バッファ0に保持されるデータのバンク・アドレスと同じである(すなわちX=D)点である。しかし、要求されるデータのバンク・アドレスが、バッファ1に保持されているデータのバンク・アドレスと異なる(すなわちX≠Q)ことが真でなければならない。したがって、図15に示すように以下のステップが実施される。
規則#1− 2つ以下の有効データ・ページを2つのバッファに置くことができる。偶然各バッファが有効データを保持している場合は、各バッファのデータは同じワード線アドレスを有する。ただし、1つ前のサイクルでランダム・アクセス要求が行われた場合は、バッファの1つは、1つ前のそのランダム・アクセス要求に対応するデータを含んでいなければならない。
ストロング・フォーム規則と同様に、j=i、かつ、X=DまたはX=Qである。すなわち、要求されるデータは、定義上バッファ0かバッファ1にすでに記憶されている。許容可能な状態についてのジェネラル・フォーム規則がすでに満たされているので、このクロック・サイクルではそれ以上データ転送は実施されない。これは、図23の状態図で変化がないことに反映される。
要求されるデータXjをキャッシュ・バンクの1つのその現在の場所からバッファ1に移動することが求められる。どちらかのバッファまたは両方のバッファに有効データがある場合は、可能であれば、好ましくは対応するDRAMバンクにそのデータが移動される。2つのバッファのステータスに関係なく、
要求されるデータがバッファにもキャッシュにもない場合は、それ(Xj)は、対応するDRAMバンクにある。少なくとも1つのバッファが最初に有効データを有すると仮定し、さらにj=iと仮定すると、DiまたはQiが存在する場合にはX≠DおよびX≠Qも真であることになる。したがって、図26に示すように、この状態に沿った動作を2回の移動で行うことができ、ここではDiが存在すると仮定する。
この場合も、要求されるデータは、対応するDRAMバンクに見つかる。ただし、要求されるデータのワード線アドレスは、1つまたは両方のバッファにあるデータのワード線アドレスと異なる。許容可能な状態の一般的規則の下では、キャッシュ・バンクの1つに記憶された、行アドレスjについて有効なCjが存在する可能性がある。まず、Cj、Di、およびQiがそれぞれ最初に存在すると仮定する。そのため、X≠DまたはX≠Qが真であるか、あるいはその両方が真であることになる。X≠Dの場合は、以下のステップが実施される。
Claims (32)
- 複数のメモリ・バンクと、
前記複数のメモリ・バンクと通信するキャッシュと
を備え、
前記複数のメモリ・バンクと前記キャッシュは両方とも、破壊読み出し型メモリ素子をさらに備えるメモリ・システム。 - 前記破壊読み出し型メモリ素子は、DRAMセルを備える請求項1に記載のメモリ・システム。
- 前記キャッシュは、前記複数のメモリ・バンクの一部分を含む請求項1に記載のメモリ・システム。
- 前記メモリ・バンクおよび前記キャッシュと通信するライン・バッファ構造と、
前記ライン・バッファ構造に関連付けられたバッファ・タグと、
前記キャッシュに関連付けられたキャッシュ・タグと
をさらに備える請求項1に記載のメモリ・システム。 - 前記ライン・バッファ構造は、一対のバッファを含む請求項4に記載のメモリ・システム。
- 前記複数のメモリ・バンクはさらに、n個のDRAMバンクを備え、前記n個のDRAMバンクはそれぞれ、当該DRAMバンクに関連付けられたm本のワード線を有し、
前記キャッシュはさらに、一対のDRAMキャッシュ・バンクを含み、前記DRAMキャッシュ・バンクの対はそれぞれ、当該キャッシュ・バンクに関連付けられた前記m本のワード線を有する請求項5に記載のメモリ・システム。 - 前記一対のバッファはそれぞれ、その中にデータ・ページを記憶することができ、前記データ・ページは、選択されたDRAMバンクの選択されたワード線、または選択されたDRAMキャッシュ・バンクの選択されたワード線から破壊読み出しされたデータ・ビットを含む請求項6に記載のメモリ・システム。
- 前記n個のDRAMバンクの1つに初めに保持されているデータは、前記一対のDRAMキャッシュ・バンクの1つに記憶することができる請求項7に記載のメモリ・システム。
- 初めに前記n個のDRAMバンクに関連付けられている、前記一対のDRAMキャッシュ・バンクに保持されているデータは、直接マッピング方式を通じて当該DRAMキャッシュ・バンクに記憶され、
前記n個のDRAMバンクの1つにおける所与のワード線アドレスに関連付けられたデータは、前記一対のDRAMキャッシュ・バンクの1つにおける前記所与のワード線アドレスに記憶される請求項8に記載のメモリ・システム。 - 前記一対のバッファはそれぞれ、レベル・センシティブ・ラッチを備える請求項7に記載のメモリ・システム。
- 関連付けられたm本のワード線をそれぞれが有する、n個のDRAMバンクと、
第1のDRAMキャッシュ・バンクおよび第2のDRAMキャッシュ・バンクを含むキャッシュであって、前記第1のDRAMキャッシュ・バンクおよび前記第2のDRAMキャッシュ・バンクは両方とも、当該キャッシュ・バンクに関連付けられた前記m本のワード線を有するキャッシュと、
前記DRAMバンクと前記第1および第2のDRAMキャッシュ・バンクから読み出されたデータを記憶することが可能な一対のバッファを含むライン・バッファ構造と、
前記DRAMバンク、前記一対のバッファ、および前記DRAMキャッシュ・バンク間のデータ転送を制御する制御アルゴリズムと
を備え、
前記DRAMバンクおよび前記DRAMキャッシュ・バンクから読み出されるデータは、破壊読み出しされるDRAMシステム。 - 前記DRAMキャッシュ・バンクの所与のワード線に保持されたデータのDRAMバンク・アドレス情報を記憶するキャッシュ・タグと、
前記一対のバッファに保持されたデータのDRAMバンク・アドレス情報を記憶するバッファ・タグと
をさらに備える請求項11に記載のDRAMシステム。 - 前記バッファ・タグはさらに、
前記一対のバッファに有効なデータが存在するかどうかを示す第1のフラグと、
前記一対のバッファのいずれかに、ランダムに要求されるデータが保持されているかどうかを示す第2のフラグと
を備える請求項12に記載のDRAMシステム。 - 外部から発信されたデータを、前記バッファ構造を通じて前記DRAMシステム中に受け取るデータ・イン・バスと、
内部に記憶されたデータをDRAMシステムの外部へ送信するデータ・アウト・バスと、
前記DRAMバンクから前記一対のバッファのうち一方にデータを送信する読み出し補助データ線と、
前記DRAMキャッシュ・バンクから前記一対のバッファのもう一方にデータを送信するキャッシュ補助データ線と
前記一対のバッファのどちらかから前記DRAMバンクにデータを送信する書き込み補助データ線と、
前記一対のバッファのどちらかから前記DRAMキャッシュ・バンクにデータを送信するキャッシュ書き込み補助データ線と
をさらに備える請求項11に記載のDRAMシステム。 - 前記一対のバッファはさらに、レベル・センシティブ・ラッチを備える請求項14に記載のDRAMシステム。
- 前記一対のバッファはさらに、エッジ・トリガ・ラッチを備える請求項14に記載のDRAMシステム。
- 前記制御アルゴリズムはさらに、
前記DRAMバンク、前記一対のバッファ、および前記DRAMキャッシュ・バンク中に存在する有効データの定義された許容可能な状態の規則と、
前記定義された許容可能な状態の規則に従って、前記DRAMバンクに記憶されたデータに対する最初のランダム・アクセス要求の前に前記DRAMシステムを初期化するステップと、
同じく前記定義された許容可能な状態の規則に従って、データに対する前記最初のランダム・アクセス要求の後、およびその後行われるどのランダム・アクセス要求の後にも、要求されるデータが前記ライン・バッファ構造中で入手できるようにするステップと
を備える請求項11に記載のシステム。 - 前記要求されるデータが前記バッファ構造中で入手できるようにする前記ステップはさらに、前記DRAMバンクと前記ライン・バッファ構造の間、および前記DRAMキャッシュ・バンクと前記ライン・バッファ構造の間で実行される、決定された一続きのデータ転送動作を含み、
前記決定された一続きのデータ転送動作は経路に依存せず、前記決定された一続きのデータ転送動作が、前記DRAMバンク、前記ライン・バッファ構造、および前記キャッシュに記憶されたデータの以前の位置に依存しないことを特徴とする請求項17に記載のシステム。 - n個のDRAMバンクと、ライン・バッファ構造と、キャッシュとを有するダイナミック・ランダム・アクセス・メモリ(DRAM)システム内でデータの移動を制御する方法であって、
前記記憶バンク、前記バッファ構造、および前記キャッシュ内に存在する有効なデータの許容可能な状態の規則を定義するステップと、
前記定義された許容可能な状態の規則に準拠して、前記DRAMバンクに記憶されたデータに対する最初のランダム・アクセス要求の前に前記DRAMシステムを初期化するステップと、
前記データに対する最初のランダム・アクセス要求の後、およびその後行われるデータに対するどのランダム・アクセス要求の後にも、要求されるデータを前記バッファ構造中で入手できるようにするステップとを備え、
前記要求されるデータを前記バッファ構造中で入手できるようにするステップの後に、前記許容可能な状態の規則が維持される方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップはさらに、前記DRAMバンクと前記バッファの間、および前記キャッシュと前記バッファの間で決定された一続きのデータ転送動作を実行することを含み、
前記決定された一続きのデータ転送動作は、経路に依存せず、前記決定された一続きのデータ転送動作は、前記DRAMバンク、前記バッファ構造、および前記キャッシュに記憶されたデータの以前の場所に依存しないことを特徴とする請求項19に記載の方法。 - 前記n個のDRAMバンクはそれぞれ、当該DRAMバンクに関連付けられたm本のワード線と記憶バンク・アドレスとを有し、
前記キャッシュは、第1のキャッシュ・バンクおよび第2のキャッシュ・バンクを含み、前記第1および第2のキャッシュ・バンクも、ともに、当該キャッシュ・バンクに関連付けられたm本のワード線を有し、
前記バッファ構造は、それぞれその内部にデータワードを記憶することが可能な第1のバッファおよび第2のバッファを含み、前記データワードは、前記DRAMバンクの1つ、または前記第1および第2のキャッシュ・バンクの1つから読み出された、特定のワードラインにあったデータを含む請求項20に記載の方法。 - 前記許容可能な状態の規則を定義するステップはさらに、所与のクロック・サイクルの開始時に、
前記第1および第2のバッファがそれぞれ有効なデータを保持しており、前記第1のバッファ中の前記有効なデータは、前記第2のバッファ中の前記有効データと同じワード線アドレスi(iは0〜mの間の任意の数)を有すること、
前記第1のバッファにも前記第2のキャッシュ・バンクにも、前記アドレスiに等しいワード線アドレスを有する有効データはないこと、および
前記アドレスi以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのいずれかの対応するワード線に1つのデータ・ワードが記憶されていること
を保証するステップを備える請求項20に記載の方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップは、前記所与のクロック・サイクルの終わりまでに、
記憶バンク・アドレスX(Xは0からn−1の間の任意の数)、およびワード線アドレスj(jは0〜mの間の任意の数)に対応する前記要求されるデータが、前記第1および第2のバッファの1つに保持されていること、
前記第1および第2のバッファのもう一方が、ワード線アドレスjを有するがXとは異なる記憶バンク・アドレスを有するデータを保持していること、
前記第1のキャッシュ・バンクにも前記第2のキャッシュ・バンクにも、前記アドレスjに等しいワード線アドレスを有する有効データはないこと、および
前記アドレスj以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのどちらかの対応するワード線に1つのデータ・ワードが記憶されていること
を保証するステップを備える請求項22に記載の方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップはさらに、
前記要求されるデータが、初めに、対応するDRAMバンク、前記第1および第2のバッファの1つ、または前記第1および第2のキャッシュ・バンクの1つに見つかるかどうかを判定するステップを備え、
前記決定された一続きのデータ転送動作の実行は、前記要求されるデータの最初の場所に依存する請求項23に記載の方法。 - n個のDRAMバンクと、ライン・バッファ構造と、破壊読み出し型のDRAMキャッシュとを有する破壊読み出し型のダイナミック・ランダム・アクセス・メモリ(DRAM)システム内でデータの移動を制御する方法であって、
前記記憶バンク、前記バッファ構造、および前記キャッシュ内に存在する有効なデータの許容可能な状態の規則を定義するステップと、
前記定義された許容可能な状態の規則に準拠して、前記DRAMバンクに記憶されたデータに対する最初のランダム・アクセス要求の前に前記DRAMシステムを初期化するステップと、
前記データに対する最初のランダム・アクセス要求の後、およびその後行われるデータに対するどのランダム・アクセス要求の後にも、要求されるデータを前記バッファ構造中で入手できるようにするステップとを備え、
前記要求されるデータを前記バッファ構造中で入手できるようにするステップの後に、前記許容可能な状態の規則が維持される方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップはさらに、前記DRAMバンクと前記バッファの間、および前記キャッシュと前記バッファの間で決定された一続きのデータ転送動作を実行することを含み、
前記決定された一続きのデータ転送動作は、経路に依存せず、前記決定された一続きのデータ転送動作は、前記DRAMバンク、前記バッファ構造、および前記キャッシュに記憶されたデータの以前の位置に依存しないことを特徴とする請求項25に記載の方法。 - 前記n個のDRAMバンクはそれぞれ、当該DRAMバンクに関連付けられたm本のワード線と、当該DRAMバンクに関連付けられた記憶バンク・アドレスとを有し、
前記キャッシュは、第1のキャッシュ・バンクおよび第2のキャッシュ・バンクを含み、前記第1および第2のキャッシュ・バンクも、ともに、当該キャッシュ・バンクに関連付けられたm本のワード線を有し、
前記バッファ構造は、それぞれその中にデータワードを記憶することが可能な第1のバッファおよび第2のバッファを含み、前記データワードは、前記DRAMバンクの1つ、または前記第1および第2のキャッシュ・バンクの1つから読み出された、特定のワード線にあったデータを含む請求項26に記載の方法。 - 前記許容可能な状態の集合を定義するステップはさらに、所与のクロック・サイクルの開始時に、
前記第1および第2のバッファがそれぞれ有効なデータを保持しており、前記第1のバッファ中の前記有効なデータは、前記第2のバッファ中の前記有効データと同じワード線アドレスi(iは0〜mの間の任意の数)を有すること、
前記第1のバッファにも前記第2のキャッシュ・バンクにも、前記アドレスiに等しいワード線アドレスを有する有効データはないこと、および
前記アドレスi以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのいずれかの対応するワード線に1つのデータ・ワードが記憶されていること
を保証するステップを備える請求項27に記載の方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップは、前記所与のクロック・サイクルの終わりまでに、
記憶バンク・アドレスX(Xは0からn−1の間の任意の数)、およびワード線アドレスj(jは0〜mの間の任意の数)に対応する前記要求されるデータが、前記第1および第2のバッファの1つに保持されていること、
前記第1および第2のバッファのもう一方が、ワード線アドレスjを有するがXとは異なる記憶バンク・アドレスを有するデータを保持していること、
前記第1のキャッシュ・バンクにも前記第2のキャッシュ・バンクにも、前記アドレスjに等しいワード線アドレスを有する有効データはないこと、および
前記アドレスj以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのどちらかの対応するワード線に1つのデータ・ワードが記憶されていること
を保証するステップを備える請求項28に記載の方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにするステップはさらに、
前記要求されるデータが、初めに、対応するDRAMバンク、前記第1および第2のバッファの1つ、または前記第1および第2のキャッシュ・バンクの1つに見つかるかどうかを判定するステップを備え、
前記決定された一続きのデータ転送動作の実行は、前記要求されるデータの最初の場所に依存する請求項29に記載の方法。 - 前記許容可能な状態の集合を定義するステップはさらに、所与のクロック・サイクルの開始時に、
前記第1および第2のバッファ両方にそれぞれ有効なデータがある場合は、前記第1のバッファの前記有効データは、前記第2のバッファの前記有効データと同じワード線アドレスi(iは0〜mの間の任意の数)を有し、
前記第1および第2のバッファの両方に有効なデータがある場合、または前記第1および第2のバッファの1つにワード線アドレスiを有する有効データがある場合は、前記第1のキャッシュ・バンクにも前記第2のキャッシュ・バンクにも、前記アドレスiに等しいワード線アドレスを有する有効データはなく、かつ
前記第1および第2のバッファのいずれかまたは両方にワード線アドレスiを有する有効データがある場合は、前記アドレスi以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのどちらかの対応するワード線に1つのデータ・ワードがある
ことを保証するステップを備える請求項27に記載の方法。 - 前記要求されるデータを前記バッファ構造中で入手できるようにする前記ステップは、前記所与のクロック・サイクルの終わりまでに、
記憶バンク・アドレスX(Xは0からn−1の間の任意の数)、およびワード線アドレスj(jは0〜mの間の任意の数)に対応する前記要求されるデータが、前記第1および第2のバッファの1つに保持されており、
前記第1のキャッシュ・バンクにも前記第2のキャッシュ・バンクにも、前記アドレスjに等しいワード線アドレスを有する有効データはなく、かつ
前記アドレスj以外のすべての他のワード線アドレスについて、前記第1のキャッシュ・バンクまたは前記第2のキャッシュ・バンクのどちらかの対応するワード線に1つのデータ・ワードが記憶されている
ことを保証するステップを備える請求項31に記載の方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/063,466 US6801980B2 (en) | 2002-04-25 | 2002-04-25 | Destructive-read random access memory system buffered with destructive-read memory cache |
PCT/US2003/010746 WO2003091883A1 (en) | 2002-04-25 | 2003-04-07 | Destructive-read random access memory system buffered with destructive-read memory cache |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005524146A true JP2005524146A (ja) | 2005-08-11 |
JP4150718B2 JP4150718B2 (ja) | 2008-09-17 |
Family
ID=29248086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004500188A Expired - Fee Related JP4150718B2 (ja) | 2002-04-25 | 2003-04-07 | 破壊読み出し型ランダム・アクセス・メモリ・システム |
Country Status (10)
Country | Link |
---|---|
US (3) | US6801980B2 (ja) |
EP (1) | EP1497733B1 (ja) |
JP (1) | JP4150718B2 (ja) |
KR (1) | KR100772998B1 (ja) |
CN (1) | CN1296832C (ja) |
AT (1) | ATE513264T1 (ja) |
AU (1) | AU2003234695A1 (ja) |
IL (1) | IL164726A0 (ja) |
TW (1) | TW594740B (ja) |
WO (1) | WO2003091883A1 (ja) |
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JP2019079377A (ja) | 2017-10-26 | 2019-05-23 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11037623B2 (en) | 2019-01-22 | 2021-06-15 | SK Hynix Inc. | Semiconductor memory device |
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-
2002
- 2002-04-25 US US10/063,466 patent/US6801980B2/en not_active Expired - Fee Related
-
2003
- 2003-04-02 TW TW092107498A patent/TW594740B/zh not_active IP Right Cessation
- 2003-04-07 WO PCT/US2003/010746 patent/WO2003091883A1/en active Application Filing
- 2003-04-07 AT AT03728351T patent/ATE513264T1/de not_active IP Right Cessation
- 2003-04-07 AU AU2003234695A patent/AU2003234695A1/en not_active Abandoned
- 2003-04-07 EP EP03728351A patent/EP1497733B1/en not_active Expired - Lifetime
- 2003-04-07 CN CNB038092697A patent/CN1296832C/zh not_active Expired - Fee Related
- 2003-04-07 KR KR1020047015299A patent/KR100772998B1/ko not_active IP Right Cessation
- 2003-04-07 JP JP2004500188A patent/JP4150718B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-23 US US10/710,169 patent/US6948028B2/en not_active Expired - Fee Related
- 2004-10-20 IL IL16472604A patent/IL164726A0/xx unknown
-
2005
- 2005-06-14 US US11/160,220 patent/US7203794B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US6801980B2 (en) | 2004-10-05 |
JP4150718B2 (ja) | 2008-09-17 |
AU2003234695A1 (en) | 2003-11-10 |
WO2003091883A1 (en) | 2003-11-06 |
US20050226083A1 (en) | 2005-10-13 |
TW200305882A (en) | 2003-11-01 |
EP1497733B1 (en) | 2011-06-15 |
TW594740B (en) | 2004-06-21 |
KR100772998B1 (ko) | 2007-11-05 |
US20040221097A1 (en) | 2004-11-04 |
KR20040105805A (ko) | 2004-12-16 |
EP1497733A1 (en) | 2005-01-19 |
IL164726A0 (en) | 2005-12-18 |
CN1650270A (zh) | 2005-08-03 |
ATE513264T1 (de) | 2011-07-15 |
US20030204667A1 (en) | 2003-10-30 |
US7203794B2 (en) | 2007-04-10 |
US6948028B2 (en) | 2005-09-20 |
CN1296832C (zh) | 2007-01-24 |
EP1497733A4 (en) | 2008-04-30 |
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Ji et al. | Destructive-read random access memory system buffered with destructive-read memory cache for SoC applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080630 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |