JP2004355810A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 各メモリ間の転送動作における待機時間の削減が可能な半導体記憶装置を提供する。
【解決手段】 DRAMからなるメインメモリ101において、使用頻度の高いデータはSRAMであるメインキャッシュ103に格納され、アクセスの高速化が図られているが、一方、メインキャッシュ103に格納されたデータのうち使用頻度が低くなったものは、SRAMであるサブキャッシュ105に格納され、メインメモリ101のリフレッシュ動作や転送動作の隙間を狙ってメインメモリ101に戻される。
【選択図】 図1
【解決手段】 DRAMからなるメインメモリ101において、使用頻度の高いデータはSRAMであるメインキャッシュ103に格納され、アクセスの高速化が図られているが、一方、メインキャッシュ103に格納されたデータのうち使用頻度が低くなったものは、SRAMであるサブキャッシュ105に格納され、メインメモリ101のリフレッシュ動作や転送動作の隙間を狙ってメインメモリ101に戻される。
【選択図】 図1
Description
本発明は半導体記憶装置に関し、特にキャッシュシステムを有する半導体記憶装置に関する。
図19は、従来のキャッシュシステム1900の構成を示す図である。
図19を参照して、従来のキャッシュシステム1900は、MPUに必要なデータの多くを格納するメインメモリ101と、それらデータの一部を格納するメインキャッシュ103とを含む。
一般に、メインメモリ101にはDRAMが使用され、メインキャッシュ103にはSRAMが使用される。
MPUはメインキャッシュ103を介してメインメモリ101に接続されている。MPUに必要なデータの多くはメインメモリ101に格納されているが、使用頻度の高いデータはメインキャッシュ103に格納されている。これにより、MPUの動作速度がメインメモリ101へのアクセス時間に律則されることが回避される。すなわち、メインメモリ101を構成するDRAMは、そのアクセス時間がMPUの動作周波数に対して遅く、MPUが一度DRAMにアクセスすると、その後数サイクルはDRAMからのデータの出力、もしくはDRAMへのデータの入力が完了するまで待機しなければならない。一方、メインキャッシュ103を構成するSRAMは、DRAMに比べてアクセスに必要な時間が短い。したがって、頻繁にアクセスする必要のあるデータをメインキャッシュ103に格納しておけば、MPUの動作特性を極力妨げずに、システムとしての性能を向上させることができる。
図20は、図19のキャッシュシステム1900を備えた従来のキャッシュチップ2000の一例を示す図である。
図20を参照して、従来の半導体記憶装置2000は、従来のキャッシュシステム1900と、外部データをチップ内に供給するデータバッファ203と、チップセレクト信号CSをチップ内に供給するCSバッファ205と、アドレス信号を受信するアドレスバッファ201と、データのキャッシュシステム1900に含まれているメインキャッシュ103におけるアドレスを記憶するアドレスCAM207と、キャッシュシステム1900に含まれているメインメモリ101へのアクセスを制御する同期アービタ115と、同期アービタ115に接続されメインメモリ101内のメモリセルをリフレッシュするリフレッシュコントローラ211と、リフレッシュコントローラ211を制御するクロック信号を発生するクロック発生回路213とを含む。
メインキャッシュ103は、データを格納しているアドレスがアドレスCAM(Content Addressable Memory)207と呼ばれる連装記憶装置に格納されている。メインキャッシュ103と外部とはデータバッファ203によりインタフェースがとられている。チップセレクト信号CSの入力とともにデータバッファ203やアドレスバッファ201が活性化され、アドレスCAM207が動作して、アドレスCAM207に格納されているアドレスと外部から要求されたアドレスとが一致すれば、メインキャッシュ103に格納されたデータのアドレスがアドレスCAM207により求められアクセスされる。この状態をヒット(Hit)という。もし、一致しなければ、メインメモリ101のアドレスに直接アクセスされる。この状態をミス(Miss)と言う。
ところで、メインキャッシュ103の格納容量は限られているので、あまりアクセスしなくなったデータはメインメモリ101側に転送しなければならない。これは、メインキャッシュ103に格納されているデータに対応してアドレスCAM207に格納されているアドレスと等しいメインメモリ101のアドレスにデータを転送すればよい。このとき、メインメモリ101への転送に関しては、メインメモリのDRAMをリフレッシュするためのアドレスがリフレッシュコントローラ211から転送されてくるので、同期アービタ115によりアクセスの競合を避けている。メインメモリ101がリフレッシュされている間、メインキャッシュ103や外部からのデータの転送、あるいはメインメモリ101からメインキャッシュ103や外部へのデータの転送は待機しており、リフレッシュが終了すると上記転送作業が開始される。
しかしながら、上記メインメモリ101、メインキャッシュ103、リフレッシュコントローラ211など各ユニット間の転送動作は外部から入力されるクロックにより同期的に行なわれる。このため、各ユニット間のデータ転送が競合すると、前動作が終了してから次動作の開始となり、この間の待機時間が無駄になるという問題点があった。
本発明の半導体記憶装置は以上のような問題点を解決するためになされたもので、データ転送やリフレッシュ動作の競合による待機時間のロスが少なくなり、スムーズに要領よく転送動作を行なうことが可能な半導体記憶装置を提供することを目的とする。
この発明に係る半導体記憶装置は、メインメモリとして動作するDRAMと、メインキャッシュとして動作する第1のSRAMと、サブキャッシュとして動作する第2のSRAMとを含む。第2のSRAMは、常時、第1のSRAMからのデータを受取る第1のデータ受取手段と、受取ったデータを保持するデータ保持手段と、DRAMがレディ状態のときに、保持されたデータをDRAMに送出するデータ送出手段とを含む。DRAMは、複数のメモリセルと、メモリセルが接続された複数の選択線と、外部信号を入力する入力手段と、入力された外部信号をデコードするデコーダと、デコーダから与えられるデコーダ信号のパターンにより、いずれかの選択線を選択し、所定の数のメモリセルを活性化するメモリセル活性化手段とを含む。半導体記憶装置は、デコーダから与えられるデコード信号により、デコード信号のパターンに基づいてDRAMと第1のSRAMと第2のSRAMとの間のデータの転送ビット幅を変更する転送ビット幅変更手段をさらに含む。
好ましくは、メモリセル活性化手段は、デコーダから与えられるデコード信号により、予め登録されていたデコード信号のパターンに基づいていずれかの選択線を選択し所定の数のメモリセルを活性化する。
また、この発明の他の半導体記憶装置は、メインメモリとして動作するDRAMと、メインキャッシュとして動作する第1のSRAMと、サブキャッシュとして動作する第2のSRAMとを含む。第2のSRAMは、常時、第1のSRAMからのデータを受取る第1のデータ受取手段と、受取ったデータを保持するデータ保持手段と、DRAMがレディ状態のときに、保持されたデータをDRAMに送出するデータ送出手段とを含み、半導体記憶装置は、外部信号を入力する入力手段と、入力された外部信号をデコードするデコーダと、デコーダから与えられるデコード信号により、予め登録されていたデコード信号のパターンに基づいて、DRAMと第1のSRAMと第2のSRAMとの間のデータの転送ビット幅を変更する転送ビット幅変更手段とをさらに含む。
好ましくは、転送ビット幅は、所定の時間が経過するごとに所定のパラメータにより刻々と変化する。
また、この発明のさらに他の半導体記憶装置は、メインメモリとして動作するDRAMと、メインキャッシュとして動作する第1のSRAMと、サブキャッシュとして動作する第2のSRAMとを含む。第2のSRAMは、常時、第1のSRAMからのデータを受取る第1のデータ受取手段と、受取ったデータを保持するデータ保持手段と、DRAMがレディ状態のときに、保持されたデータをDRAMに送出するデータ送出手段とを含む。DRAMは、アドレス信号を入力するアドレス信号入力手段と、第1の方向に配置された複数の第1の選択線と、アドレス信号に応答して第1の選択線のうちのいずれかを選択する第1のデコーダと、第1の方向と交わる第2の方向に配置され各々が対応する1つの選択クロックを受ける複数のブロックとを含む。各ブロックは、第1の選択線に対して設けられた複数の第2の選択線と、1つの選択クロックに応答して第2の選択線のうち対応する1つの選択線を選択する複数の第2のデコーダとを含む。
また、この発明のさらに他の半導体記憶装置は、メインメモリとして動作するDRAMと、メインキャッシュとして動作する第1のSRAMと、サブキャッシュとして動作する第2のSRAMとを含む。第2のSRAMは、常時、第1のSRAMからのデータを受取る第1のデータ受取手段と、受取ったデータを保持するデータ保持手段と、DRAMがレディ状態のときに、保持されたデータをDRAMに送出するデータ送出手段とを含む。DRAMは、アドレス信号を入力するアドレス信号入力手段と、第1の方向に配置された複数の第1の選択線と、アドレス信号に応答して第1の選択線のうちのいずれかを選択する第1のデコーダと、第1の方向と交わる第2の方向に配置され各々が対応する複数の選択クロックを受ける複数のブロックを含む。各ブロックは、第1の選択線に対応して設けられた複数の第2の選択線と、複数の選択クロックに応答して第2の選択線のうち対応する1つの選択線を選択する複数の第2のデコーダとを含む。
また、この発明のさらに他の半導体記憶装置は、各々が複数のメモリセルを有する複数のメモリセルグループを含むメモリ回路と、アドレス信号に従って、複数のメモリセルグループのうちのいずれかのメモリセルグループを選択するデコーダと、外部信号に従って、各メモリセルグループに含まれる複数のメモリセルのうちの転送ビット幅分の1または2以上のメモリセルを選択する転送ビット幅設定回路と、デコーダによって選択されたメモリセルグループに属する複数のメモリセルのうちの転送ビット幅設定回路によって選択された1または2以上のメモリセルと外部との間でデータ信号の授受を行なうデータ入出力回路とを含む。
好ましくは、転送ビット幅設定回路は、外部信号を保持するレジスタを含み、該レジスタに保持された外部信号に従って、1または2以上のメモリセルを選択する。
この発明に係る半導体記憶装置においては、第2のSRAMにおいて、常時第1のSRAMからデータが受取られ、受取られたデータが保持され、DRAMがレディ状態のときに保持されたデータがDRAMに送出されるので、サブキャッシュである第2のSRAMからメインメモリであるDRAMへのデータの転送動作によるアクセスが、DRAMの他の転送動作やリフレッシュ動作によるアクセスと競合することが少なくなる。その結果、アクセスの競合による待機時間などのロスが少なくなり、サブキャッシュである第2のSRAMからメインメモリであるDRAMへの転送動作をスムーズに要領よく行なうことが可能な半導体記憶装置を提供することができる。
また、外部信号が入力され、入力された外部信号がデコードされ、デコーダから与えられるデコード信号のパターンによりいずれかの選択線が選択され、所定の数のメモリセルが活性化されるので、外部信号を入力することにより、メモリメモリであるDRAM中の必要なメモリセルのみが活性化されるように制御することができる。
また、デコーダから与えられるデコード信号のパターンにより、デコード信号のパターンに基づいて、DRAMおよび第1のSRAMおよび第2のSRAM間のデータの転送ビット幅が変更されるので、比較的簡易な外部信号を入力することにより、各メモリ間の転送ビット幅を変更することができる。
また、この発明の他の半導体記憶装置においては、スムーズに要領よく転送動作を行なうことができることに加え、外部信号が入力され、入力された外部信号がデコードされ、デコーダから与えられるデコード信号のパターンにより、予め登録されていたデコード信号のパターンに基づいて、DRAMおよび第1のSRAMおよび第2のSRAM間のデータの転送ビット幅か変更されるので、比較的簡易な外部信号を入力することにより、各メモリ間の転送ビット幅を変更することができる。その結果、転送ビット幅の最適化を図ることができ、低消費電力化および動作の高速化が可能となる。
また、この発明のさらに他の半導体記憶装置においては、スムーズに要領よく転送動作を行なうことができることに加え、アドレス信号が入力され、入力されたアドレス信号に応答して第1の方向に配置された複数の第1の選択線のうちのいずれかが選択され、第1の方向と交わる第2の方向に配置された複数のブロックの各々において、第1の選択線に対応して設けられた複数の第2の選択線のうち1つの選択クロックに応答して対応する1つの第2の選択線が選択されるので、選択クロックのオン/オフにより、駆動する選択線の範囲を調整することができる。その結果、活性化されるメモリセルの数の調整が可能となり低消費電力化が可能となる。
また、この発明のさらに他の半導体記憶装置においては、スムーズに要領よく転送動作を行なうことができることに加え、アドレス信号が入力され、入力されたアドレス信号に応答して第1の方向に配置された複数の第1の選択線のうちのいずれかが選択され、第1の方向と交わる第2の方向に配置された複数のブロックの各々において、第1の選択線に対応して設けられた複数の第2の選択線のうち複数の選択クロックに応答して対応する1つの第2の選択線が選択されるので、選択クロックのオン/オフにより、駆動する選択線の範囲を調整することができる。
また、この発明のさらに他の半導体記憶装置においては、各々が複数のメモリセルを有する複数のメモリセルグループを含むメモリ回路と、アドレス信号に従って、複数のメモリセルグループのうちのいずれかのメモリセルグループを選択するデコーダと、外部信号に従って、各メモリセルグループに含まれる複数のメモリセルのうちの転送ビット幅分の1または2以上のメモリセルを選択する転送ビット幅設定回路と、デコーダによって選択されたメモリセルグループに属する複数のメモリセルのうちの転送ビット幅設定回路によって選択された1または2以上のメモリセルと外部との間でデータ信号の授受を行なうデータ入出力回路とが設けられるので、転送ビット幅を容易に設定することができる。
以下、本発明の実施の形態を図面を参照しながら説明する。
(1) 第1実施の形態
図1は、本発明の第1実施の形態の半導体記憶装置によるキャッシュシステム100の構成を示す図である。
図1は、本発明の第1実施の形態の半導体記憶装置によるキャッシュシステム100の構成を示す図である。
図1を参照して、キャッシュシステム100は、メインメモリ101と、メインキャッシュ103と、サブキャッシュ105とを含む。
メインキャッシュ103はメインメモリ101とサブキャッシュ105とに接続されている。メインメモリ101もまたサブキャッシュ105に接続されている。
メインキャッシュ103とサブキャッシュ105の動作は類似しており、外部から入力されるアドレスがメインキャッシュ103またはサブキャッシュ105に登録されているアドレスと一致すれば、メインメモリ101にアクセスすることなく、高速でメインキャッシュ103またはサブキャッシュ105に蓄積されているデータが処理される。
ここで、従来と異なる点は、メインキャッシュ103とサブキャッシュ105との間のデータ転送およびサブキャッシュ105とメインメモリ101との間のデータ転送である。メインキャッシュ103とサブキャッシュ105との間のデータ転送は、サブキャッシュ105に存在するデータをアクセスした場合は、サブキャッシュ105からメインキャッシュ103にデータが転送され昇格する。逆に、メインキャッシュ103にデータが存在しながら長時間アクセスされない場合は、外部または内部の制御に従って、メインキャッシュ103からサブキャッシュ105にデータが転送され降格する。この降格したデータは、一定の時間さらにアクセスされずメインキャッシュ103に再登録されることがなければ、自動的にメインメモリ101に転送される。そして、これらの転送作業が、外部からの制御信号または内部で同期的に作られる制御信号により制御されるのではなく、自己生成的に作られた制御信号によりリフレッシュ動作や他の転送動作とは非同期的に行なわれる。
図2は、図1のキャッシュシステム100を含むキャッシュチップ200を示す図である。
図2を参照して、キャッシュチップ200は、キャッシュシステム100と、外部から入力されたアドレス信号Addを供給するアドレスバッファ201と、外部に対してデータを入出力するデータバッファ203と、外部から入力されたキャッシュチップ200を制御するための制御信号CSをチップ内に供給するCSバッファ205と、キャッシュシステム100内のメインキャッシュ103に格納されているデータのアドレスを格納しているアドレスCAM207と、同様にキャッシュシステム100内のサブキャッシュ105のデータのアドレスを格納しているアドレスCAM209と、キャッシュシステム100に含まれているメインメモリ101にリフレッシュ要求信号を出力するリフレッシュコントローラ211と、リフレッシュコントローラ211に与えるクロックを発生するクロック発生回路213と、アドレスバッファ201,アドレスCAM207,アドレスCAM209,リフレッシュコントローラ211,クロック発生回路213,およびサブキャッシュ105に接続され、クロック発生回路213からのクロックを基に各ユニットのメインメモリ101へのアクセスが競合した場合にその優先順位を与える非同期アービタ215とを含む。チップ電源投入時、各アドレスCAMはリセットされる。
図2において、データをキャッシュするためには、データそのものとそのデータの格納場所を示すアドレスとを認識する必要がある。したがって、アドレスはアドレスCAM207,209に格納され、外部から入力されるアドレスが、チップセレクト信号CSの入力によりアドレスCAM207,209中のアドレスと比較され、一致すればそのアドレスCAM中のアドレスに対応したキャッシュのデータがアクセスされる。メインキャッシュ103、サブキャッシュ105ともにこの比較動作およびアクセス動作が行なわれる。アドレスの比較はメインキャッシュ103とサブキャッシュ105とを同時に行なう。これは、両者に存在するデータのアドレスは必ず異なるため、また、メインキャッシュアクセス時とサブキャッシュアクセス時とのデータ出力に要する時間差を極力小さくするためである。
アドレスの比較に用いるアドレスCAMは、それぞれに1ワード(1ワードのビット数は仕様により異なる)に設定され、各々を比較した結果ヒットすれば該当するワード線が活性化され、ミスヒットすればメインキャッシュおよびサブキャッシュそれぞれからミスヒット信号が出力される。
必要なデータがメインキャッシュ103に格納されている場合は、データメインキャッシュ103にとどまったまま外部に出力され、書込動作であればメインキャッシュ103内のデータは書換えられる。必要なデータがサブキャッシュ105に格納されている場合は、データはサブキャッシュ105から読出されると同時にメインキャッシュ103に登録され、書込動作であればメインキャッシュ103内にデータが登録され同時に書換えられる。このとき、サブキャッシュ105内に格納されていたデータはそのまま放置されてもよい。なぜならば、サブキャッシュ105は、データを非同期的にメインメモリ101に排出する動作を行なっているので、使われなくなったデータは時間がたてばメインメモリ101に転送されるためである。たとえ、サブキャッシュ105のデータを後から書換えたデータがメインキャッシュ103に登録されて、元のデータがメインメモリ101に転送され登録されても、メインキャッシュ103のデータが降格してこない限りメインメモリ101上のデータをアクセスすることがないので誤動作を起こすことはない。
メインメモリ101は、大抵、DRAMという揮発性メモリで構成されている。このメモリは一定時間ごとにリフレッシュされなければならないので、このリフレッシュを行なうアドレスとそのタイミングとをメインメモリ101に与えなければならない。そこで、このアドレスと、サブキャッシュ105から転送されてくるアドレスなどとの優先順位を決めるため、非同期アービタ215を介してデータがメインメモリ101に転送される。メインメモリ101は、メインキャッシュ103およびサブキャッシュ105から出力されるミスヒット信号のANDと、サブキャッシュ105からのデータ転送トリガと、リフレッシュコントローラからのリフレッシュ要求信号との以上3者を非同期アービタ215により裁定し、それをDRAM活性化信号とする。
非同期アービタ215の各要求信号に対する裁定における優先度は、リフレッシュ要求が最も高い場合が多いが、処理スピードを最優先し、ミスヒット時のDRAMアクセスを最優先してもよい。リフレッシュ動作は、キャッシュヒット率がそこそこ高い状態ではミスヒットによるDRAMアクセスを待ったうえでも十分にリフレッシュ動作を行なうことができる。これは、連続ヒットによるDRAM非アクセス時間がかなり長いことが期待できるためである。
図3は、図1のメインキャッシュ103およびサブキャッシュ105のキャッシュメモリ300とその周辺回路の構成を示す図である。
図3を参照して、キャッシュメモリ300は、メモリセルアレイ301と、センスアンプ群および入出力回路(S/A,I/O回路)303と、ロウアドレスCAM305と、コラムアドレスCAM307とを含む。
図3において、アドレスバッファ(図示せず)から転送されるアドレスはロウアドレスCAM305およびコラムアドレスCAM307に入力される。
ロウアドレスCAM305で比較されたロウアドレスにおいて、一致検出がなされるとMatch信号が出力される。このMatch信号は、実は、キャッシュメモリのワード線の役割を兼ねている。したがって、キャッシュメモリのワード線の数だけロウアドレスCAM305中の比較回路が存在しMatch信号が存在する。このMatch信号により、キャッシュメモリ中のワード線に接続されたメモリセルがHitしたとして選択される。選択されたデータをすべて使用するのであれば、比較系はワード線に関する方向のみでよい。
図3中では、ワード線で選択されたメモリセル中で、さらに転送出力されるデータのメモリセルを細かく設定するのに、コラムアドレスに対しても比較回路を備えている。アドレスバッファから転送されるコラムアドレスは、コラム系のコラムアドレスCAM307に格納されているコラムアドレスと比較され、一致検出がなされればMatch信号が出力される。このMatch信号は、実は、キャッシュメモリのコラム選択線の役割を兼ねている。したがって、キャッシュメモリのコラム選択線の数だけコラムアドレスCAM中の比較回路が存在しMatch信号が存在する。このMatch信号により、キャッシュメモリ中のコラム選択線に接続されたメモリセルがHitしたとして選択される。
図4は、図1のサブキャッシュ105の構成を示す図である。
図4を参照して、サブキャッシュ105は、メインキャッシュから転送されたデータおよびそのアドレスを格納するシフトレジスタ401と、メインキャッシュから転送されたデータおよびそのアドレスを受取りそれらをシフトレジスタ401に格納するセレクタ403と、シフトレジスタ401に格納されたデータおよびそのアドレスのシフトをコントロールするシフトコントロール回路405と、シフトレジスタ401から出力されるデータをメインメモリに供給する出力バッファ407とを含む。シフトレジスタ401は、さらにレジスタ素子S1〜nを含む。
図4において、シフトレジスタは、入力された順番にデータを出力する。ここでは、その入力はメインキャッシュ103より転送されるデータとそれに伴うアドレスであり、出力はメインメモリ101に転送されるべきデータとそれと伴うアドレスである。
ここで、サブキャッシュ105に必要とされる作業は、メインキャッシュ103から転送されてきたデータを、一度バッファリングして、メインメモリ101が動作していない間にメインメモリ101に転送することである。従来は即メインメモリ101に転送するようにしていたが、メインメモリ101の書込速度はそれほど速くなく、メインキャッシュ103から転送されてきたデータをすぐにメインメモリ101に排出することができないようにするためこのバッファリングを行なう。したがって、このシフトレジスタ401はある程度の長さを必要とする。
しかし、この長いシフトレジスタ401に入力部から順次メインキャッシュ103からの転送データを入力して、シフトさせながら最終的にメインメモリ101に排出していたのではメインメモリ101への転送が遅くなってしまう。そこで、メインキャッシュ103から転送されてきたデータはセレクタ403に入力され、最適なシフトレジスタの位置に入力される。最適なシフトレジスタ401の位置とは、既にデータが入力されているレジスタ素子Sのすぐ後ろのレジスタ素子Sを指す。たとえば、シフトレジスタ401にメインキャッシュ103から転送されてきたデータが何も入っていなければ、先頭のレジスタ素子Sに入力され、3番目のレジスタ素子Sまでメインキャッシュから転送されてきたデータが入っていれば4番目のレジスタ素子Sに入力されるようにする。先頭のレジスタに到達したデータは出力バッファ407により出力制御信号OUTを基にメインメモリ101に転送される。
図2のチップセレクト信号CSはメインメモリ101となるDRAMの動作には関与せず、キャッシュメモリであるSRAMおよびサブキャッシュとなるシフトレジスタに対しての活性化信号となり、サブキャッシュ105であるシフトレジスタ401とメインメモリ101であるDRAM間の転送に関しては関与しないが、サブキャッシュ105の格納アドレスと入力アドレスとの比較、サブキャッシュ105からのデータの取出のトリガとなる。
図5は、図4のシフトレジスタ401の回路図である。
図5を参照して、シフトレジスタ401は、レジスタ素子S1〜Snと2つのインバータで構成されたラッチ505とトランスファゲートTG3とを含む。
レジスタ素子S1において、2つのインバータで構成されたラッチ501は、トランスファゲートTG1のソースドレイン電極に接続され、トランスファゲートTG1のもう一方のソースドレイン電極は2つのインバータで構成されたもう1つのラッチ503に接続され、ラッチ503はさらにもう1つのトランスファゲートTG2のソースドレイン電極に接続されている。レジスタ素子S2〜Snもまたレジスタ素子S1と同様の構成を有し、各レジスタ素子は、レジスタ素子S1内のラッチ501側に直列に接続されている。レジスタ素子S1内のトランスファゲートTG2のラッチ503に接続されていないもう一方のソースドレイン電極は、ラッチ505に接続され、ラッチ505はトランスファゲート3のソースドレイン電極に接続されている。トランスファゲートTG3のもう一方のソースドレイン電極はメインメモリ101に接続されている。トランスファゲートTG1のゲート電極にはシフト信号K2が入力され、トランスファゲートTG2のゲート電極にはシフト信号K1が入力され、トランスファゲートTG3のゲート電極には出力クロックOEが入力される。
レジスタ素子S1〜Sn内のラッチ501にデータが格納されているものとする。シフト信号K2がハイレベルになるとトランスファゲートTG1がオンし、ラッチ501に格納されていたデータはラッチ503にシフトする。次に、シフト信号K1がハイレベルになるとトランスファゲートTG2がオンし、ラッチ503に格納されていたデータはメインメモリ101の出力に近い1つ前のレジスタ素子内のラッチ501にシフトされる。レジスタ素子S1の場合は、ラッチ503に格納されていたデータはラッチ505にシフトされ、出力クロックOEがハイレベルになるとトランスファゲートTG3がオンしメインメモリ101へラッチ505に格納されたデータが出力される。
図5において、シフトレジスタ401そのものは一般的なマスタスレーブ方式のシフトレジスタを用いることができる。外部から入力される低速クロックK1,K2の制御によりデータの入力が制御される。レジスタ素子S1からレジスタ素子Snまでのレジスタ素子Sがシフト動作に関与する場合、図4におけるセレクタ403は入力されてくるデータをレジスタ素子S1からレジスタ素子Snまでの対応するレジスタ素子Sに転送する。どのレジスタ素子Sにもデータが蓄積されていない場合、レジスタ素子S1にデータが入力され、これは直ちにメインメモリ101に出力される。レジスタ素子S1〜Snまでデータが蓄積されている状態では、レジスタ素子Snにデータが入力され、これは低速クロックK1,K2のマスタスレーブ動作によりデータが転送される動作に準じてシフトされる。
図6,7は、図4のセレクタ403の回路図である。図6はセレクタ403に含まれているトランスファゲート群700を制御するための選択回路600を示す図であり、図7はセレクタ403に含まれているメインキャッシュ103のメモリセルアレイからのデータをシフトレジスタ401に転送するためのトランスファゲート群700を示した図である。
図6を参照して、トランスファゲート群600は、双方向シフトレジスタ610と、双方向シフトレジスタ610に含まれているレジスタ素子S1′〜Sn′がすべて空であることを示す状態出力回路601と、シフトレジスタ401に含まれているレジスタ素子S1〜nがすべてデータを格納していることを示す状態出力回路603と、トランスファゲート群に接続された出力ノードR0〜Rnのレベルをリセットするリセット回路605と、ラッチ615と、NMOSトランジスタTr1〜Tr5を含む。
双方シフトレジスタ610において、各シフトレジスタS1′〜Sn′は、2つのインバータで構成されたラッチ611にトランスファゲートTG4のソースドレイン電極が接続され、トランスファゲートTG4のもう一方のソースドレイン電極に2つのインバータで構成されたもう1つのラッチ613が接続され、ラッチ613にトランスファゲートTG5のソースドレイン電極が接続されている。そして、トランスファゲートTG6の一方のソースドレイン電極はラッチ611のトランスファゲートTG4に接続されていない側に接続され、他方のソースドレイン電極はラッチ613とトランスファゲートTG5の接続ノードに接続され、トランスファゲートTG7は、その一方のソースドレイン電極がトランスファゲートTG4とラッチ613との接続ノードに接続され、他方のソースドレイン電極はレジスタ素子S2′のラッチ611とトランスファゲートTG4との接続ノードに接続されている。各レジスタ素子S1′〜Sn′は、トランスファゲート群700への出力ノードR1〜Rn−1で直列に接続され、レジスタ素子S1′のラッチ611側に出力ノードR0が、レジスタ素子RnのトランスファゲートTG5側に出力ノードRnが設けられている。レジスタ素子Sn′のみにおいては、トランスファゲートTG5のラッチ613に接続されていない側のソースドレイン電極はラッチ615に接続され、トランスファゲートTG4とラッチ613との接続ノードに接続されていない側のトランスファゲートTG7のソースドレイン電極はラッチ615のトランスファゲートTG5に接続されていない側に接続されている。
出力ノードR0にはNMOSトランジスタTr0のソース電極が接続され、出力ノードR1〜RnにはNMOSトランジスタTr1〜Trnのドレイン電極が接続されている。NMOSトランジスタTr0のドレイン電極はVcc電源に接続され、NMOSトランジスタTr1〜Trnのソース電極は接地されている。NMOSトランジスタTr0〜Trnのゲート電極はリセット回路605に接続され、リセット回路605から与えられるリセット信号RSがHレベルになるとNMOSトランジスタTr0〜Trnはオンし、出力ノードR0はHレベル、出力ノードR1〜RnはLレベルとなる。これは動作初期においてカウンタをリセットした状態である。
出力ノードR0には、さらに状態出力回路601が接続され、出力ノードR0がHレベルのときシフトレジスタ401のレジスタ素子S1〜S2はすべて空でありメインメモリ101への出力を禁止する出力禁止信号が出力される。一方、出力ノードRnには状態出力回路603が接続され、出力ノードRnはHレベルのときシフトレジスタS1〜Snにはすべてデータが格納されていることを示し、メインキャッシュ103からのデータの取込みを禁止する禁止信号が出力される。シフト信号ΦAが入力されるとトランスファゲートTG4がオンしラッチ613に格納されていたデータはラッチ611へシフトされる。シフト信号ΦBが入力されるとトランスファゲートTG5がオンし後方のレジスタ素子のラッチ611に格納されていたデータは1つ前方のレジスタ素子のラッチ613へシフトされる。反対に、シフト信号ΦDが入力されるとトランスファゲートTG6がオンしラッチ611に格納されていたデータはラッチ613へシフトされる。ΦCが入力されるとトランスファゲートTG7がオンし前方のレジスタ素子のラッチ613に格納されていたデータは1つ後方のレジスタ素子のラッチ611へシフトされる。
動作初期において出力ノードR0がHレベルのとき、トランスファゲート群700(図7)はすべてオフになっており、データの転送先であるシフトレジスタ401(図5)にはデータが蓄積されていないことを示す。その後、メインキャッシュ103のメモリセルアレイからのデータ転送に従って、各レジスタ素子S1〜nに転送されるごとに、出力ノードR1、R2、R3、…とHレベルが順次移動しシフトされていく。このため、順次オンされるトランスファゲートが移動する。このシフト機能により、データがメインキャッシュ103のメモリセルアレイから転送される際には、常にデータが蓄積されているレジスタ素子Sのすぐ後ろのレジスタ素子Sに対応するトランスファゲートを開けるように設定されるので、次々と入力されてくるデータは各レジスタ素子Sに順次入力される。
また、図5に示したように、レジスタ401に格納されたデータはシフト信号K1,K2の交互動作により出力されるので、それに伴いデータが格納されている最後尾のレジスタ素子Sの位置が変更される。この位置の変更は、図6中の双方向シフトレジスタ610のHレベルの出力ノードが逆方向にシフトされることで表わされる。
ところで、メインキャッシュ103のメモリセルアレイからデータが頻繁に転送され、シフトレジスタ401の容量を超える場合がある。この場合には、双方向シフトレジスタ610のHレベルの出力ノードが最上位の出力ノードRnまで転送されるので、出力ノードRnがHレベルになったことを状態出力回路603で検出すればオーバフローを起こしたことは容易に検出できる。その場合には、状態出力回路603から外部に対しデータの取込みを禁止する禁止信号を出力して、シフトレジスタ610の容量に空きがでるまで待機させる。
ただし、実際には他のアクセスと非同期的にメインメモリ101にデータ転送を行ない、メインキャッシュ103のヒット率がある程度高ければ、双方向シフトレジスタ401′に十数ビットの容量を持たせておけば、メインメモリ101のアクセスの遅さを考慮しても上記のようなオーバフローを起こすことはほとんどない。
図7において、メインキャッシュ103のメモリセルアレイから転送されるデータの通り道が示されている。図6で示した出力ノードR1〜Rnは、それぞれNMOSトランジスタTr71〜7nのドレイン電極に接続され、各NMOSトランジスタTr71〜7nのソース電極はインバータおよびNMOSトランジスタおよびPMOSトランジスタで構成されたトランスファゲートに接続され、ゲート電極に入力されたクロックRDがHレベルのときNMOSトランジスタTr71〜7nがオンしトランスファゲートを介してメインメモリ103のメモリセルアレイからのデータがシフトレジスタ401内の対応するレジスタ素子S1〜Snのいずれかに入力される。
データは出力ノードR1〜Rnのいずれかが選択されることにより、シフトレジスタ401のレジスタ素子S1〜nまでの対応するレジスタ素子Sに転送され入力される。
図8は、本発明の第1実施の形態の半導体記憶装置によるキャッシュチップ200全体の動作の例を示すタイミングチャートである。
キャッシュチップ200の動作はチップ内部で自己発振的に発生されるクロックCLKでトリガされる。クロックCLKがLレベルになるとクロックΦA,ΦBが動作し、セレクタ403のHノードをインクリメントする。初期において、シフトレジスタ401中にデータが蓄積されていないときは出力は禁止状態である。つまり、出力クロックOEはLレベルである。セレクタ403のHノードをインクリメントした後、クロックRDにより、メインキャッシュ103のメモリセルアレイから転送されたデータがセレクタ403からシフトレジスタ401に転送される。このとき、データはシフトレジスタ401のレジスタ素子S1に格納される。これにより、シフトレジスタ401中に出力すべきデータが存在するため、出力クロックOEはHレベルとなる。
一旦、クロックCLKがHレベルになり、再びLレベルになると、カウンタの値は2に設定される。カウンタの値が2ということは、メインキャッシュ103のメモリセルアレイから転送されたデータが次に入力されるシフトレジスタのレジスタ素子S番号が2ということである。同様にして、さらに次のデータはレジスタ素子S3に格納される。この後、出力信号OUTがLレベルとなり出力バッファ407に入力されるとレジスタ素子S1に格納されているデータは出力信号Doutとして外部(メインメモリ)に出力される。これにより、シフトレジスタ401中の格納データが1段シフトされるのでカウンタの値がクロックΦC,ΦDによりデクリメントされ2に戻る。出力が終了するとシフト系はシフト信号K1,K2によりシフトする。再び次のCLKサイクルによりメインキャッシュ103のメモリセルアレイから転送されたデータが入力されるシフトレジスタ401のレジスタ素子S番号は3になる。
(2) 第2実施の形態
図9は、本発明の第2実施の形態の半導体記憶装置によるサブキャッシュ105の構成を示す図である。
図9は、本発明の第2実施の形態の半導体記憶装置によるサブキャッシュ105の構成を示す図である。
図9を参照して、サブキャッシュ105は、シフトレジスタ401と、セレクタ403と、シフトコントロール回路405と、出力バッファ407と、比較回路909と、出力制御回路911とを含む。
図9において、シフトレジスタ401とセレクタ403とシフトコントロール回路405と出力バッファ407とは図4と同様に接続され動作する。比較回路909は、シフトレジスタ401の最前列のレジスタ素子S1と次のレジスタ素子S2とに接続され、レジスタ素子S1に格納されているデータとレジスタ素子S2に格納されているデータとを比較してその一致、不一致を出力する。この動作はレジスタ素子S1に格納されているデータが出力される前に予め行なうことができる。出力制御回路911は、比較回路909に接続され、比較出力をもとに出力バッファ407の出力機能を制御する。制御内容としては、たとえば、レジスタ素子S1内のデータとレジスタ素子S2内のデータとが一致する場合には、レジスタ素子S1のデータを出力した後レジスタ素子S2のデータを出力するまで、出力バッファ407は出力ノードを同一電位で保持する。また、レジスタ素子S1内のデータとレジスタ素子S2内のデータとが不一致である場合には、レジスタ素子S1のデータを出力した後レジスタ素子S2のデータを出力するまでの間に、出力バッファ407の出力ノードを一旦リセットして、逆データである次のデータの出力に備える。
図10は、図9のサブキャッシュ105の動作を示すタイミングチャートである。
基本的な動作は図8と同じである。出力が連続する場合、レジスタ素子S1のデータとレジスタ素子S2のデータとが等しい場合は、データ出力間で出力バッファ407を非選択化せずに前出力レベルを保持する。また、レジスタ素子S1のデータとレジスタ素子S2のデータとが等しくない場合は、出力ノードのレベルを中間電位に設定し次のデータ出力に備える。これにより、動作の高速化と低消費電力化を図ることができる。
(3) 第3実施の形態
図11は、本発明の第3実施の形態の半導体記憶装置によるサブキャッシュ105の構成を示す図である。
図11は、本発明の第3実施の形態の半導体記憶装置によるサブキャッシュ105の構成を示す図である。
図11を参照して、サブキャッシュ105は、シフトレジスタ401と、セレクタ403と、シフトコントロール回路405と、出力制御回路1110とを含む。出力制御回路1110は、さらにH/L判別回路1109と、出力バッファ407とを含み、出力バッファ407は、加算器1111と、D/Aコンバータ1113とを含む。
図11において、シフトレジスタ401とセレクタ403とシフトコントロール回路405とは図4と同様に構成され動作する。出力制御回路1110において、H/L判別回路1109は、シフトレジスタ401の最前列のレジスタ素子S1に格納されているデータがHレベルであるかLレベルであるかを判別し、その結果によって“+1”または“−1”を出力する。この動作は予めレジスタ素子S1に格納されているデータが出力される前に行なうことができる。出力制御回路1110内のD/Aコンバータ1113と加算器1111とからなる出力バッファ407は、その動作電位幅を複数のレベルに分割し、その間のいずれかのレベルでその出力レベルを示す。すなわち、現出力レベルに対する次出力レベルの高低が一分割電位分だけ高くなるか低くなるかで示される。このため、加算器1111が設けられており、次出力レベルがHレベルなら現出力レベルに“+1”、Lレベルなら現出力レベルに“−1”を加算する。
図12は、図11のサブキャッシュ105の出力を受けるレシーバ1200の構成を示す図である。
図12を参照して、レシーバ1200は、入力データDinが伝送される信号線に初期電位を与える初期電位設定回路1201と、入力データDinを遅延させる遅延回路1203と、遅延回路1203で遅延された前データと次に入力されるデータとを比較する比較回路1205と、比較回路1205の比較の結果によるデータをラッチするラッチ1207とを含む。
図12において、図11の出力バッファ407から出力されたデータは入力データDinとして遅延回路1203と比較回路1205とに入力される。遅延回路1203と比較回路1205とは図11の出力バッファ407に接続され、比較回路1205は遅延回路1203に接続されている。比較回路1205はさらにラッチ1207に接続されている。
入力データDinは、初期電位設定回路1201により予め定められた電位になっている信号線上を図11のサブキャッシュ105のD/Aコンバータの動作に従って転送されてくる。そして、これを比較回路1205で受ける。ここで、入力データのレベルはデータごとに変化するので、比較回路1205の基準としては前データを用いる。すなわち、入力データDinが変化したとき、比較回路1205は基準電位REFとの比較を行なうが、この基準電位REFは遅延回路1203を介して転送された前データを用いる。この比較によるH/Lの判別結果をラッチして内部信号として取扱うことができる。
図13は、図11,12のサブキャッシュ105およびレシーバ1200の動作を示すタイミングチャートである。
クロックCLKがHレベルになると入力データDinのレベルと基準電位REFである前データのレベルとが比較される。比較の結果、判定ウィンドウAでは入力データDinの方が前データ(基準電位REF)より高いレベルであったので、比較回路1205から出力されるH/L判別結果はHレベルとなる。したがって、ラッチデータはHレベルとなる。同様に、判定ウィンドウBでは、入力データDinの方が前データ(基準電位REF)よりレベルが高く、H/L判別結果はHレベルとなり、ラッチデータはHを保持したままである。判定ウィンドウCでは、入力データDinが前データ(基準電位REF)より低いので、H/L判別結果はLレベルとなり、ラッチデータはLレベルとなる。判定ウィンドウDでは、入力データDinが前データ(基準電位REF)より高いので、H/L判別結果はHレベルとなり、ラッチデータは再びHレベルとなる。判定ウィンドウEでは、入力データDinが前データ(基準電位REF)と比較して低いので、H/L判別結果はLレベルとなり、ラッチデータはLレベルとなる。判定ウィンドウFでは、入力データDinが前データ(基準電位REF)と比較して低いので、H/L判別結果はLレベルとなり、ラッチデータはLレベルを保持する。
(4) 第4実施の形態
図14は、本発明の第4実施の形態の半導体記憶装置によるキャッシュチップ1400の構成を示す図である。
図14は、本発明の第4実施の形態の半導体記憶装置によるキャッシュチップ1400の構成を示す図である。
図14は、図2のキャッシュチップ200の構成に分割設定のコマンドレジスタ1401を付加したものである。
図14において、分割設定のコマンドレジスタ1401は、メインメモリ101とメインキャッシュ103とサブキャッシュ105とに接続されている。
このキャッシュシステム1400では、コマンドレジスタ1401により選択線、たとえばワード線の分割数を設定すれば、メインメモリ101とメインキャッシュ103とサブキャッシュ105との間の転送ビット幅やメインメモリの活性領域を設定できるようになっている。
コマンドレジスタとは、アドレス入力ピンなどを利用して、あるタイミングに入力されたアドレス信号のグループをデコードして内部命令に変えるようラッチしておくレジスタ構成をいう。ここでのコマンドレジスタの命令は転送ビット幅の変更である。したがって、一度コマンドレジスタにアドレス信号のグループを入力し内部命令を設定してラッチに保持しておけば、同一の転送ビット幅を保持しながら動作させることができる。また、扱うデータの状態が変化して、転送ビット幅を変化させた方が処理能力が増す場合などは、コマンドレジスタ1401の書換えを行なうことで転送ビット幅を任意に変化させることができる。
図15は、図14のキャッシュチップ1400に適したメモリ内のワード線の構成について示す。図15では、理解の容易性のため、2種類の切換えに限り説明するが、実際には、分割数は任意である。また、デコード線やデコーダの数も任意である。
各ワード線1a〜1d,2a〜2dは、複数のデコード線1510の組合せにより、活性化されたデコード線に接続されたデコーダ1503a〜1503dの活性化により選択される。ワード線1a〜1dはそれぞれサブデコーダ1505a〜1505dに接続され、ワード線2a〜2dはそれぞれサブデコーダ1507a〜1507dに接続され、デコーダ1503a〜1503dにより選択され、さらに選択クロックCLK1で活性化されたサブデコーダ1505a〜1505dまたは選択クロックCLK2で活性化されたサブデコーダ1507a〜1507dにより駆動されるワード線が最終的に活性化される。したがって、この選択クロックCLK1,CLK2の活性化制御を図14のコマンドレジスタ1401で行なえば、転送ビット幅に応じたメモリ数を活性化できる。たとえば、常に選択クロックCLK1,CLK2の両方が活性化されるべくコマンドレジスタ1401を構成すれば、ワード線1a〜1d,2a〜2dの両方で選択された部分に存在するメモリセルは活性化される。また、選択クロックCLK1,CLK2のうちいずれか一方の選択クロックが入力されるアドレスでデコードされるようにコマンドレジスタ1401を構成すれば、選択クロックCLK1,CLK2のうちいずれか一方の選択クロックで選択された部分に存在するメモリセルが活性化される。これにより、扱うデータ幅により最適な転送ビット幅の設定が可能となり、また、メインメモリであるDRAMの活性メモリ数を変化させることで、DRAMの低消費電力化を図ることができる。
(5) 第5実施の形態
図16は、本発明の第5実施の形態の半導体記憶装置によるキャッシュチップ1600の構成を示す図である。
図16は、本発明の第5実施の形態の半導体記憶装置によるキャッシュチップ1600の構成を示す図である。
図16を参照して、キャッシュチップ1600は、図2に示すキャッシュチップ200の構成に分割設定回路1601を加えたものである。
図16において、分割設定回路1601は、メインメモリ101とメインキャッシュ103とサブキャッシュ105とに接続されている。
図16のキャッシュシステム1600では、入力信号により分割設定を行なえば、メインメモリ101とメインキャッシュ103とサブキャッシュ105との間の転送ビット幅やメインメモリ101の活性領域が分割できるようになっている。
この構成に適したメモリ内のワード線構成は図15と同様のものでよい。選択クロックCLK1,CLK2の活性化制御を入力信号により行ない転送ビット幅に応じたメモリ数を活性化する。たとえば、常に選択クロックCLK1,CLK2の両方が活性化されるように信号を入力すれば、ワード線1a〜1d,2a〜2dの両方で選択される部分に存在するメモリセルは活性化される。また選択クロックCLK1,CLK2のうちいずれか一方の選択クロックが、入力されるアドレスでデコードされるように信号を入力すれば、選択クロックCLK1,CLK2のいずれか一方の選択線で選択された部分に存在するメモリセルが活性化される。
図17は、データパケットの転送サイクルの例を示す図である。
図16のキャッシュチップ1600の構成は、図17で示す転送サイクル1〜3のように、転送幅指定パケット内の情報により、転送されるデータのビット幅が刻々と変化する場合に有用である。
このようにして、簡単な入力信号で分割設定が行なえるよう予め登録されているので、第4実施の形態の場合より容易に扱うデータ幅により最適の転送ビット幅やメインメモリであるDRAMの活性メモリセル数を変化させることで、DRAMの低消費電力化と転送ビットの最適化を図ることができる。
(6) 第6実施の形態
図18は、図14,16のキャッシュチップ1400,1600の構成に適したメモリ内のワード線の構成の他の例を示す図である。
図18は、図14,16のキャッシュチップ1400,1600の構成に適したメモリ内のワード線の構成の他の例を示す図である。
図18において、このワード線の構成は、図15に示したワード線の構成において、選択クロックCLK1,CLK2を複数に分割している。これは、メモリ容量が増大し、ワード線1a〜1d,2a〜2dを選択するための選択クロックCLK1,CLK2の寄生容量が増大して消費電力が増大するのを防ぐためである。これにより、不使用のデコーダに接続されたワード線が活性化される可能性は小さくなるのでさらに低消費電力化が図れる。
その結果、活性化されるメモリセルの細かい調整が可能となり、さらなる低消費電力化が可能となる。
101 メインメモリ、103 メインキャッシュ、105 サブキャッシュ、401 シフトレジスタ、403 セレクタ、405 シフトコントロール回路、407 出力バッファ、605 リセット回路、601,603 状態出力回路、909,1205 比較回路、911 出力制御回路、1109 H/L判別回路、1110 出力制御回路、1111 加算器、1113 D/Aコンバータ、1201 初期電位設定回路、1203 遅延回路、1207 ラッチ、1200 レシーバ、1401 分割設定のコマンドレジスタ、100 キャッシュシステム、200,1400,1600 キャッシュチップ、S1〜Sn レジスタ素子、610 双方向レジスタ、600 選択回路、700 トランスファゲート群。
Claims (8)
- 半導体記憶装置であって、
メインメモリとして動作するDRAMと、
メインキャッシュとして動作する第1のSRAMと、
サブキャッシュとして動作する第2のSRAMとを含み、
前記第2のSRAMは、
常時、前記第1のSRAMからのデータを受取る第1のデータ受取手段と、
受取ったデータを保持するデータ保持手段と、
前記DRAMがレディ状態のときに、保持されたデータを前記DRAMに送出するデータ送出手段とを含み、
前記DRAMは、
複数のメモリセルと、
前記メモリセルが接続された複数の選択線と、
外部信号を入力する入力手段と、
入力された前記外部信号をデコードするデコーダと、
前記デコーダから与えられるデコーダ信号のパターンにより、いずれかの前記選択線を選択し、所定の数の前記メモリセルを活性化するメモリセル活性化手段とを含み、
前記半導体記憶装置は、
前記デコーダから与えられるデコード信号により、前記デコード信号のパターンに基づいて前記DRAMと前記第1のSRAMと前記第2のSRAMとの間のデータの転送ビット幅を変更する転送ビット幅変更手段をさらに含む、半導体記憶装置。 - 前記メモリセル活性化手段は、前記デコーダから与えられるデコード信号により、予め登録されていた前記デコード信号のパターンに基づいていずれかの前記選択線を選択し所定の数の前記メモリセルを活性化する、請求項1に記載の半導体記憶装置。
- 半導体記憶装置であって、
メインメモリとして動作するDRAMと、
メインキャッシュとして動作する第1のSRAMと、
サブキャッシュとして動作する第2のSRAMとを含み、
前記第2のSRAMは、
常時、前記第1のSRAMからのデータを受取る第1のデータ受取手段と、
受取ったデータを保持するデータ保持手段と、
前記DRAMがレディ状態のときに、保持されたデータを前記DRAMに送出するデータ送出手段とを含み、
前記半導体記憶装置は、
外部信号を入力する入力手段と、
入力された前記外部信号をデコードするデコーダと、
前記デコーダから与えられるデコード信号により、予め登録されていた前記デコード信号のパターンに基づいて、前記DRAMと前記第1のSRAMと前記第2のSRAMとの間のデータの転送ビット幅を変更する転送ビット幅変更手段とをさらに含む、半導体記憶装置。 - 前記転送ビット幅は、所定の時間が経過するごとに所定のパラメータにより刻々と変化する、請求項1から請求項3までのいずれかに記載の半導体記憶装置。
- 半導体記憶装置であって、
メインメモリとして動作するDRAMと、
メインキャッシュとして動作する第1のSRAMと、
サブキャッシュとして動作する第2のSRAMとを含み、
前記第2のSRAMは、
常時、前記第1のSRAMからのデータを受取る第1のデータ受取手段と、
受取ったデータを保持するデータ保持手段と、
前記DRAMがレディ状態のときに、保持されたデータを前記DRAMに送出するデータ送出手段とを含み、
前記DRAMは、
アドレス信号を入力するアドレス信号入力手段と、
第1の方向に配置された複数の第1の選択線と、
前記アドレス信号に応答して前記第1の選択線のうちのいずれかを選択する第1のデコーダと、
前記第1の方向と交わる第2の方向に配置され各々が対応する1つの選択クロックを受ける複数のブロックとを含み、
前記各ブロックは、
前記第1の選択線に対して設けられた複数の第2の選択線と、
前記1つの選択クロックに応答して前記第2の選択線のうち対応する1つの選択線を選択する複数の第2のデコーダとを含む、半導体記憶装置。 - 半導体記憶装置であって、
メインメモリとして動作するDRAMと、
メインキャッシュとして動作する第1のSRAMと、
サブキャッシュとして動作する第2のSRAMとを含み、
前記第2のSRAMは、
常時、前記第1のSRAMからのデータを受取る第1のデータ受取手段と、
受取ったデータを保持するデータ保持手段と、
前記DRAMがレディ状態のときに、保持されたデータを前記DRAMに送出するデータ送出手段とを含み、
前記DRAMは、
アドレス信号を入力するアドレス信号入力手段と、
第1の方向に配置された複数の第1の選択線と、
前記アドレス信号に応答して前記第1の選択線のうちのいずれかを選択する第1のデコーダと、
前記第1の方向と交わる第2の方向に配置され各々が対応する複数の選択クロックを受ける複数のブロックを含み、
前記各ブロックは、
前記第1の選択線に対応して設けられた複数の第2の選択線と、
前記複数の選択クロックに応答して前記第2の選択線のうち対応する1つの選択線を選択する複数の第2のデコーダとを含む、半導体記憶装置。 - 半導体記憶装置であって、
各々が複数のメモリセルを有する複数のメモリセルグループを含むメモリ回路と、
アドレス信号に従って、前記複数のメモリセルグループのうちのいずれかのメモリセルグループを選択するデコーダと、
外部信号に従って、各メモリセルグループに含まれる前記複数のメモリセルのうちの転送ビット幅分の1または2以上のメモリセルを選択する転送ビット幅設定回路と、
前記デコーダによって選択されたメモリセルグループに属する複数のメモリセルのうちの前記転送ビット幅設定回路によって選択された1または2以上のメモリセルと外部との間でデータ信号の授受を行なうデータ入出力回路とを含む、半導体記憶装置。 - 前記転送ビット幅設定回路は、前記外部信号を保持するレジスタを含み、該レジスタに保持された外部信号に従って、前記1または2以上のメモリセルを選択する、請求項7に記載の半導体記憶装置。
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A02 | Decision of refusal |
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