JP2006129421A

JP2006129421A - オンダイターミネーション回路を備えた半導体メモリ素子

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Publication number: JP2006129421A
Application number: JP2005069855A
Authority: JP
Inventors: Yong-Mi Kim; 溶美金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-11-01
Filing date: 2005-03-11
Publication date: 2006-05-18
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Also published as: TW200615964A; CN1770322A; DE102005029874A1; CN100481255C; US20060091901A1; KR20060038745A; TWI254944B; JP4819378B2; US7282955B2; DE102005029874B4; KR100670699B1

Abstract

【課題】
半導体メモリにおいて、製造条件、電圧、温度の変動に関係なく、安定した有効ターミネーション抵抗値及びプルアップ／プルダウン経路抵抗値との間の不整合を安定化できるオンダイターミネーション回路を提供する。
【解決手段】
ＥＭＲＳの設定値を復号化し復号出力信号を出力する復号化手段と、ＯＤＴ出力信号を出力する出力ノードに並列接続され異なるターミネーション抵抗値を有する複数の出力駆動部を含むＯＤＴ出力駆動手段と、復号化手段の復号出力信号に応答して前記複数の出力駆動部をターンオン／ターンオフさせるための複数の制御信号を生成する制御信号生成手段とを備えてなる。
【選択図】図４

Description

この発明は、半導体設計技術に関し、より詳しくは、製造条件、電圧、温度の変動に関係なく、所望のターミネーション抵抗値を得ることのできるように改良したオンダイターミネーション回路を備えた半導体メモリ素子に関する。

ＣＰＵ、メモリ、及びゲートアレイなどのような集積回路チップで構成される様々な半導体素子（デバイス）は、ＰＣ、サーバ、またはワークステーションのような様々な電気製品内に採用さられている。大部分の場合、それら半導体素子は、外部から伝送される各種信号を入力パッドを介して受信するための受信回路と、内部の信号を出力パッドを介して外部に提供するための出力回路とを備えている。

一方、電気製品の動作スピードが高速化するに従って、半導体装置の間にインターフェスされる信号のスイング幅は、次第に狭くなってきている。その理由は、信号伝送に掛かる遅延時間を最小化するためである。しかし、信号のスイング幅が狭まるほど、外部ノイズによる影響は大きくなり、インターフェス端でインピーダンスミスマッチング（インピーダンス不整合）による信号の反射も大きくなる。そのようなインピーダンスミスマッチングは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程における工程条件のばらつきなどが原因で発生する。インピーダンスミスマッチングがあると、データの高速伝送を難しくし、半導体装置のデータ出力端から出力される出力データを歪曲させたりする。したがって、受信側の半導体素子が前記歪曲された出力信号を入力端で受信する場合、セットアップ／ホールドフェイル(setup/hold failure)または入力レベルの判断ミスなどの問題が頻繁に起こる可能性がある。

したがって、動作スピードの高速化が要求される受信側の半導体素子は、オンチップターミネーション(on-chip termination)またはオンダイターミネーション(on-die teremination)と呼ばれるインピーダンスマッチング回路を集積回路チップ内のパッド付近に採用する場合が多い。一般的にオンダイターミネーションスキームにおいて、送信側では出力回路によるソースターミネーション(source termination)が行なわれ、受信側では入力パッドに接続された受信回路に対して並列に接続されたターミネーション回路により並列ターミネーションが行なわれる。

図１は、従来の技術に係る半導体メモリ素子のオンダイターミネーション回路のブロック構成図である。

図１に示されているように、従来の技術に係るオンダイターミネーション回路は、復号化部１０、制御信号生成部２０及びＯＣＴ出力駆動部３０で構成されている。復号化部１０は、ＥＭＲＳ(extended mode register sets)（拡張モードレジスタセット）の設定値を復号化して、復号出力信号Ｓ０、Ｓ１、Ｓ２を出力する。制御信号生成部２０は、復号化部１０の復号出力信号Ｓ０、Ｓ１、Ｓ２に応答して、出力駆動部３２、３４、３６をターンオン／ターンオフさせるためのプルアップ制御信号ODT_PU<1>〜<3>、プルダウン制御信号ODT_PD<1>〜<3>を生成する。ＯＤＴ出力駆動部３０は、それら制御信号ODT_PU<1>〜<3>、ODT_PD<1>〜<3>に応答して、ターミネーション抵抗値（終端インピーダンス）を調節する。ターミネーション抵抗値を調節するために、ＯＤＴ出力駆動部３０は、出力ノードＮ１に並列接続された同じ抵抗値（インピーダンス値）を有する複数の出力駆動部３２、３４、３６を含んでいる。

ここで、ＯＤＴ出力駆動部３０内に設けられた第１ないし第３の出力駆動部３２、３４、３６は、それぞれ、一つのプルアップ駆動部３２Ａ、３４Ａ、３６Ａと一つのプルダウン駆動部３２Ｂ、３４Ｂ、３６Ｂとを有する。プルアップ駆動部３２Ａ、３４Ａ、３６Ａは、一つのタイプのＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ）だけを備え、プルアップ制御信号ODT_PU<1>〜<3>のそれぞれに応答して出力ノードＮ１をプルアップ駆動する。同様に、プルダウン駆動部３２Ｂ、３４Ｂ、３６Ｂは、一つのタイプのＭＯＳトランジスタだけを備え、プルダウン制御信号ODT_PD<1>〜<3>のそれぞれに応答して出力ノードＮ１をプルダウン駆動する。

ここに、第１ないし第３出力駆動部３２、３４、３６は、各同じ回路構造を有するので、第１出力駆動部３２について、図面を参照しながら説明する。

図２は、図１の第１出力駆動部３２の内部回路図である。

図２に示されているように、第１出力駆動部３２内の第１プルアップ駆動部３２Ａは、複数個のＰＭＯＳトランジスタと抵抗とを有する。図２に示されているように、第１プルアップ駆動部３２Ａ内に設けられた第１ないし第４のＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４は、第１プルアップ制御信号ODT_PU<1>をゲート入力とし、電源電圧ＶＤＤＱに自分のソース端が接続されており、プルアップ抵抗Ｒ１は、第１ないし第４ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４の共通接続されたドレイン端と出力ノードＮ１との間に配置されている。

そして、第１プルダウン駆動部３２Ｂは、複数個のＮＭＯＳトランジスタと抵抗とを有し、第１プルダウン制御信号ODT_PD<1>をゲート入力とし、電源電圧ＶＳＳＱに自分のソース端が接続された第１ないし第４のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４と、第１ないし第４のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４の共通接続されたドレイン端と出力ノードＮ１との間に配置されたプルダウン抵抗Ｒ２とを有している。

上述したように、ＯＤＴ出力駆動部３０が含む出力駆動部３２、３４、３６は、出力ノードＮ１が全て共通接続されている。すなわち、各出力駆動部３２、３４、３６が出力ノードＮ１に並列接続された形態を有する。

したがって、制御信号ODT_PU<1>〜<3>、ODT_PD<1>〜<3>によってターンオンされる出力駆動部の数が多くなるほど、並列接続される抵抗数が増加するようになるので、ターミネーション抵抗値が小さくなり、反対にターンオンされた出力駆動部の数が少なくなるほど、ターミネーション抵抗値は大きくなる。

ユーザは、ＥＲＭＳ設定を通してターミネーション抵抗値を５０Ω、７５Ω、１５０Ω のうち何れかに設定できるが、このことについて具体的に出力駆動部３２、３４、３６のターンオン抵抗値を考慮しながら、以下に説明する。

仮に、出力駆動部３２、３４、３６のターンオン抵抗値がそれぞれ１５０Ωであれば、ＯＤＴ出力駆動部３０が全てターンオンされる場合には、１５０Ωの抵抗３個が並列接続されたものと同じであるので、ターミネーション抵抗値は５０Ωになる。また、出力駆動部２個がターンオンされる場合には、１５０Ωの抵抗２個が並列接続されることになるので、ターミネーション抵抗値は７５Ωになり、１個だけターンオンされる場合には、１５０Ωになる。

図３は、図１の制御信号生成部２０の内部回路図であって、制御信号生成部２０は、復号化部１０の各出力信号に対応する制御信号を生成するための第１ないし第３制御信号生成部２２、２４、２６を含む。第１ないし第３制御信号生成部２２、２４、２６は、同じ回路構成を有するので、第１制御信号生成部２２について説明する。

図３に示されているように、第１制御信号生成部２２は、復号化部１０の出力信号Ｓ０を反転させるためのインバータＩ１と、インバータＩ１の出力信号をゲート入力とし、電源電圧ＶＤＤＱと第１プルアップ制御信号ODT_PU<1>を出力する出力ノードとの間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ５と、インバータＩ１の出力信号をゲート入力とし、該出力ノードと電源電圧ＶＳＳＱとの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ５と、復号化部１０の出力信号ＳＯをゲート入力とし、電源電圧ＶＤＤＱと第１プルダウン制御信号ODT_PD<1>を出力する出力ノードとの間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ６と、信号ＳＯをゲート入力とし、該出力ノードと電源電圧ＶＳＳＱとの間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ６とを含んで構成されている。

下記の［表１］は、ＪＥＤＥＣ仕様に規定されたＥＭＲＳ値及びターミネーション抵抗値を示す。

上記［表１］は、ユーザによるＥＭＲＳ値の入力によって半導体メモリ素子のターミネーション抵抗が設定される過程を説明するものである。

まず、ＥＭＲＳのＡ６及びＡ２の両者が論理レベル「Ｌ」を呈し非アクティブレベルにある場合、復号化部１０は、ＥＭＲＳの設定値によって、第１復号出力信号Ｓ０、第２復号出力信号Ｓ１、第３復号出力信号Ｓ２を全て論理レベル「Ｈ」にし、非アクティブレベルとする。したがって、制御信号生成部２０は、プルアップ及びプルダウン制御信号ODT_PU<1>〜<3>、ODT_PD<1>〜<3>をそれぞれ論理レベル「Ｈ」と「Ｌ」に非アクティブにして、第１ないし第３出力駆動部３２、３４、３６が全てターンオフされて、ターミネーション抵抗値が∞Ωになるようにする。なお、ここの説明では、Ａ６、Ａ２は「Ｈ」がアクティブレベルであり、Ｓ０、Ｓ１、Ｓ２は「Ｌ」がアクティブレベルであり、ODT_PU<1>〜<3>は「Ｌ」がアクティブレベルであり、ODT_PD<1>〜<3>は「Ｈ」がアクティブレベルであるとして、説明しているが、設計方針により、論理回路の「Ｈ」レベルと「Ｌ」レベルのいずれをアクティブレベルとして使うかは、使用するＭＯＳトランジスタのタイプに応じて任意に決めることができる。

また、ＥＭＲＳのＡ６及びＡ２が、それぞれ論理レベル「Ｌ」と「Ｈ」を呈する場合、復号化部１０は、出力信号Ｓ０及びＳ１を論理レベル「Ｌ」のアクティブレベルにする。（なお、従来技術における復号化部１０の具体的な内部回路構成は、図示を省略したが、上記に説明した論理演算動作をする論理回路構成になっているものと、理解されたい。）制御信号生成部２０は、出力信号Ｓ０及びＳ１に応答して、該当のプルアップ制御信号ODT_PU<1>、<2>及びプルダウン制御信号ODT_PD<1>、<2>をアクティブにするので、第１及び第２出力駆動部３２、３４がターンオンされて、ターミネーション抵抗値が７５Ω になる。

また、ＥＭＲＳのＡ６及びＡ２が、それぞれ論理レベル「Ｈ」と「Ｌ」を呈する場合、復号化部１０は、出力信号Ｓ１を論理レベル「Ｌ」のアクティブレベルにする。したがって、制御信号生成部２０は、第２プルアップ制御信号ODT_PU<2>及び第２プルダウン制御信号ODT_PD<2>をアクティブにして、第２出力駆動部３４がターンオンされて、ターミネーション抵抗値が１５０Ω になる。

次いで、ＥＭＲＳのＡ６及びＡ２の両者が論理レベル「Ｈ」を呈する場合、復号化部１０は、出力信号Ｓ０、Ｓ１、Ｓ２の全てをアクティブレベルにするため、制御信号生成部２０が全てのプルアップ制御信号ODT_PU<1>〜<3>及びプルダウン制御信号ODT_PD<1>〜<3>をアクティブレベルにする。したがって、第１ないし第３出力駆動部３２、３４、３６の全てがターンオンされて、ターミネーション抵抗値が５０Ωになる。

上述のように、ユーザは、ＥＭＲＳ設定値のＡ２及びＡ６の設定組合せにより、ターミネーション抵抗値をそれぞれ１５０Ω、７５Ω、５０Ωに設定することができる。

一方、ＪＥＤＥＣスペックでは、このような有効ターミネーション抵抗値の誤差範囲だけでなく、ＰＭＯＳトランジスタとプルアップ抵抗で構成されたプルアップ経路抵抗値と、ＮＭＯＳトランジスタとプルダウン抵抗で構成されたプルダウン経路抵抗値との間の不一致を示すＲｔｔ不整合に対しても規定している。

ところが、従来の技術に係るオンダイターミネーション回路内の出力駆動部は、出力ノードを駆動するための各プルアップ駆動部及びプルダウン駆動部を一つのタイプのＭＯＳトランジスタで構成するため、製造プロセス条件、電圧、温度等の変動の際、これらのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの物理的な特性変化がそれぞれ異なって現れるようになり、ターミネーション抵抗値を所望どおりに精確に制御することができなくなる。また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの物理的な特性差によって、プルアップ経路抵抗値とプルダウン経路抵抗値との間の不整合もまた一層ひどくなる。その結果、ＪＥＤＥＣ仕様を満足させることができず、半導体素子が不良品になるという問題が発生する。

この発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、製造プロセス条件、電圧、温度等の変動に関係なく、安定した有効ターミネーション抵抗値及びプルアップ／プルダウン経路抵抗値との不整合を安定化できるオンダイターミネーション回路を提供することにある。

上記目的を達成するため、この発明によれば、オンダイターミネーション回路を備えた半導体メモリ素子は、ＥＭＲＳ値を復号化するための復号化手段と、出力信号を出力するノードに並列接続され、それぞれ異なる抵抗値を有する複数の出力駆動部を含むＯＤＴ出力駆動部と、前記復号化手段の復号出力信号に応答し、前記複数の出力駆動部をターンオン／ターンオフさせるための複数の制御信号を生成する制御信号生成手段とを備えて構成される。

この発明によれば、それぞれ異なるタイプのＭＯＳトランジスタを使用して出力駆動部を構成するので、ターミネーション抵抗値の変動を減らし、プルアップ経路抵抗値とプルダウン経路抵抗値との間の不一致を減らして、チップの信頼性を向上させることができるという効果が得られる。

以下、図面を参照しながら、この発明の最も好ましい実施の形態を説明する。

図４は、この発明の実施形態に係る半導体メモリ素子のオンダイターミネーション回路のブロック構成図である。

図４に示されているように、この発明に係るオンダイターミネーションは、復号化部１００、制御信号生成部２００及びＯＤＴ出力駆動部３００を含んで構成されている。復号化部１００は、ＥＭＲＳの設定値を復号化して、復号出力信号Ｓ０、Ｓ１、Ｓ２を出力する。ＯＤＴ出力駆動部３００は、出力ノードＮ２に並列接続され、それぞれ異なる抵抗値を有する複数の出力駆動部３２０、３４０を備えてる。次いで、制御信号生成部２００は、復号化部１００の復号出力信号Ｓ０、Ｓ１、Ｓ２に応答して、出力駆動部３２０、３４０をターンオン／ターンオフさせるためのプルアップ制御信号ODT_PU<1>〜<2>及びプルダウン制御信号ODT_PD<1>〜<2>を生成する。

そして、ＯＤＴ出力駆動部３００内の第１及び第２出力駆動部３２０、３４０は、いずれも異なるタイプのＭＯＳトランジスタを含んで構成され、それぞれプルアップ制御信号ODT_PU<1>、ODT_PU<2>に応答して出力ノードＮ２をプルアップ駆動するプルアップ駆動部３２２、３４２と、いずれも異なるタイプのＭＯＳトランジスタを含んで構成され、それぞれプルダウン制御信号ODT_PD<1>、ODT_PD<2>に応答して出力ノードＮ２をプルダウン駆動するプルダウン駆動部３２４、３４４とを含んで構成されている。

図５は、図４の第１出力駆動部３２０の内部回路図である。

図５に示されているように、第１出力駆動部３２０内の第１プルアップ駆動部３２２は、第１プルアップ制御信号ODT_PU<1>をゲート入力とし、電源電圧ＶＤＤＱに自分のソース端が接続された第１ないし第３ＰＭＯＳトランジスタＰＭ７、ＰＭ８、ＰＭ９と、第１ないし第３ＰＭＯＳトランジスタＰＭ７、ＰＭ８、ＰＭ９の共通接続されたドレイン端と出力ノードＮ２との間に配置されたプルアップ抵抗Ｒ３と、第１プルダウン制御信号ODT_PD<1>をゲート入力とし、電源電圧ＶＤＤＱに自分のドレイン端が接続され、第１ないし第３ＰＭＯＳトランジスタＰＭ７、ＰＭ８、ＰＭ９の共通接続されたドレイン端に自分のソース端が接続された第１ＮＭＯＳトランジスタＮＭ７とを含んで構成されている。

そして、第１プルダウン駆動部３２４は、第１プルダウン制御信号ODT_PD<1>をゲート入力とし、電源電圧ＶＳＳＱに自分のソース端が接続された第２ないし第４ＮＭＯＳトランジスタＮＭ８、ＮＭ９、ＮＭ１０と、第２ないし第４ＮＭＯＳトランジスタＮＭ８、ＮＭ９、ＮＭ１０の共通接続されたドレイン端と出力ノードＮ２との間に配置されたプルダウン抵抗Ｒ４と、第１プルアップ制御信号ODT_PU<1>をゲート入力とし、電源電圧ＶＳＳＱに自分のドレイン端が接続され、第２ないし第４ＮＭＯＳトランジスタＮＭ８、ＮＭ９、ＮＭ１０の共通接続されたドレイン端に自分のソース端が接続された第４ＰＭＯＳトランジスタＰＭ１０とを含んで構成されている。すなわち、第１プルアップ駆動部３２２及び第１プルダウン駆動部３２４は、いずれもが異なるタイプのトランジスタを含んで構成されている。

ここに、第１出力駆動部３２０のターンオン抵抗値は７５Ωであり、第２出力駆動部３４０のターンオン抵抗値は１５０Ωに設定してある。したがって、第１出力駆動部３２０だけがターンオンされると、ターミネーション抵抗値は７５Ωになり、第２出力駆動部だけが３４０がターンオンされるとターミネーション抵抗値は１５０Ωになる。そして、第１及び第２出力駆動部３２０、３４０の両者がターンオンされると、ターミネーション抵抗値は５０Ωになる。

上述したように、この発明に係る半導体メモリ素子は、異なるタイプのＭＯＳトランジスタ、すなわちＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両者を使用して、各出力駆動部３２０、３４０内のプルアップ駆動部３２２、３４２及びプルダウン駆動部３２４、３４４をそれぞれ構成する。

したがって、製造工程における条件に起因するばらつきや、周辺温度の変化、動作電圧の変動等によってＰＭＯＳトランジスタの駆動速度がＮＭＯＳトランジスタより遅くなったとしても、同じプルアップ駆動部またはプルダウン駆動部内のＮＭＯＳトランジスタがこれを補完するため、ターミネーション抵抗値の変動が少なくなる。また、プルアップ経路とプルダウン経路内との抵抗値の不一致を防止し、Ｒｔｔ不整合が要求仕様を満足させるようになる。

以上説明したように、この発明に係るオンダイターミネーション回路を備える半導体メモリ素子は、製造プロセス、周囲温度、動作電圧の変動に対して安定であるので、チップの信頼性を向上させるだけでなく、異なるターミネーション抵抗値を有する出力駆動回路を組み合わせて使用するようにしたので、出力駆動部の個数を減らすことができ、チップのサイズを小さくすることにも寄与する。

図６は、図４の復号化部１００の内部回路図である。

図６に示されているように、復号化部１００は、複数個のインバータと複数個のＮＡＮＤゲートとで構成されている。具体的に説明すれば、復号化部１００は、ＥＭＲＳのＡ２を反転させるためのインバータＩ２と、インバータＩ２の出力信号を反転させるためのインバータＩ３と、ＥＭＲＳのＡ６を反転させるためのインバータＩ４と、インバータＩ４の出力信号を反転させるためのインバータＩ５と、インバータＩ３及びＩ４の出力信号を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させて出力信号Ｓ０を出力するためのインバータＩ６と、インバータＩ２及びＩ５の出力信号を入力とするＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ２の出力信号を反転させて出力信号Ｓ１を出力するためのインバータＩ７と、インバータＩ３及びＩ５の出力信号を入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号を反転させて出力信号Ｓ２を出力するためのインバータＩ８とを含んでなる。

図７は、図４の制御信号生成部２００の内部回路図である。

図７に示されているように、制御信号生成部２００は、復号化部１００の復号出力信号Ｓ０またはＳ２のアクティブ時に、第１プルアップ制御信号ODT_PU<1>及び第１プルダウン制御信号ODT_PD<1>をアクティブにする第１制御信号生成部２２０と、復号化部１００の復号出力信号Ｓ１またはＳ２のアクティブ時に、第２プルアップ制御信号ODT_PU<2>及び第２プルダウン制御信号ODT_PD<2>をアクティブレベルにする第２制御信号生成部２４０とを含んでいる。

そして、第１制御信号生成部２２０は、復号化部１００の第２復号出力信号Ｓ１を反転させるためのインバータＩ９と、インバータＩ９の出力信号と第１復号出力信号Ｓ０とを入力とするＮＡＮＤゲートＮＤ４と、第３復号出力信号Ｓ２を反転させるためのインバータＩ１０と、ＮＡＮＤゲートＮＤ４の出力信号とインバータＩ１０の出力信号とを入力とするＮＡＮＤゲートＮＤ５と、ＮＡＮＤゲートＮＤ５の出力信号を反転させて第１プルアップ制御信号ODT_PU<1>を出力するためのインバータＩ１１と、ＮＡＮＤゲートＮＤ５の出力信号を遅延させて、第１プルダウン制御信号ODT_PD<1>を出力するためのインバータチェーンＩ１２、Ｉ１３とを有して構成されている。

第２制御信号生成部２４０は、復号化部１００の第２及び第３復号出力信号Ｓ１及びＳ２を入力とするＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＲ１の出力信号を反転させるためのインバータＩ１４と、インバータＩ１４の出力信号を反転させて第２プルアップ制御信号ODT_PU<2>として出力するためのインバータＩ１５と、インバータＩ１４の出力信号を遅延させて、第２プルダウン制御信号ODT_PD<2>として出力するためのインバータチェーンＩ１６、Ｉ１７とを有して構成されている。

次いで、ユーザのＥＭＲＳ入力に応じて、この発明に係る半導体メモリ素子のターミネーション抵抗の値が決定される過程を説明する。

まず、ユーザがＥＭＲＳを特定値に設定すると、復号化部１００は、それに応じたアクティブレベルを呈する各復号出力信号Ｓ０、Ｓ１、Ｓ２を出力する。具体的に説明すれば、復号化部１００は、ＥＭＲＳのＡ６及びＡ２が両者とも論理レベル「Ｌ」を呈し非アクティブレベルになった場合には、復号出力信号Ｓ０、Ｓ１、Ｓ２を全て論理レベル「Ｌ」の非アクティブレベルにする。そして、ＥＭＲＳのＡ６及びＡ２がそれぞれ論理レベル「Ｌ」及び「Ｈ」を呈する場合には、復号出力信号Ｓ０だけが論理レベル「Ｈ」のアクティブレベルになり、ＥＭＲＳのＡ６及びＡ２がそれぞれ論理レベル「Ｈ」及び「Ｌ」を呈する場合には、出力信号Ｓ１だけが論理レベル「Ｈ」のアクティブレベルになる。また、ＥＭＲＳのＡ６及びＡ２の両者が論理レベル「Ｈ」を呈しアクティブレベルになった場合には、復号出力信号Ｓ２だけが論理レベル「Ｈ」のアクティブレベルになる。（ここでは、信号Ｓ０、Ｓ１、Ｓ２は、「Ｈ」がアクティブレベルであるとして説明している。）
次いで、制御信号生成部２００は、復号化部１００の復号出力信号Ｓ０、Ｓ１、Ｓ２に応答して、プルアップ制御信号ODT_PU<1>、ODT_PU<2>、プルダウン制御信号ODT_PD<1>、ODT_PD<2>をアクティブすることによって、ターンオンされる出力駆動部の数を選定して、ターミネーション抵抗値を決定する。

すなわち、復号化部１００の復号出力信号Ｓ０だけがアクティブレベルになった場合、制御信号生成部２００は、第１プルアップ制御信号ODT_PU<1>及び第１プルダウン制御信号ODT_PD<1>のみをアクティブレベルにするので、第１出力駆動部３２０のみがターンオンされて、ターミネーション抵抗値が７５Ωになる。

また、復号化部１００の復号出力信号Ｓ１だけがアクティブレベルになった場合、制御信号生成部２００は、第２プルアップ制御信号ODT_PU<2>及び第２プルダウン制御信号ODT_PD<2>のみをアクティブレベルにするので、第２出力駆動部３４０のみがターンオンされて、ターミネーション抵抗値が１５０Ωになる。

次いで、復号化部１００の復号出力信号Ｓ２だけがアクティブレベルになった場合、制御信号生成部２００は、第１及び第２プルアップ制御信号ODT_PU<1>〜<2>と第１及び第２プルダウン制御信号ODT_PD<1>〜<2>との全てをアクティブにするので、第１及び第２出力駆動部３２０、３４０の両者がターンオンされて、ターミネーション抵抗値が５０Ωになる。

上述したこの発明に係るオンダイターミネーション回路を備える半導体メモリ素子は、異なるタイプ（Ｐチャネル型とＮチャネル型）のＭＯＳトランジスタを使用して出力駆動部を構成したことにより、製造工程、電圧、温度などの変動に起因する各タイプのＭＯＳトランジスタの特性差が互いに補完される関係になる。したがって、製造工程、電圧、温度等の変動によるターミネーション抵抗値の誤差変動が少なくなり、プルアップ経路抵抗とプルダウン経路抵抗との間の不一致が少なくなって、ＪＥＤＥＣの要求仕様を容易に満足させることができ、半導体チップの信頼性が向上するばかりでなく、出力駆動部の個数を減らすこともでき、またチップのサイズを縮めることもできる。

なお、この発明は、上述した実施形態に限られるものではなく、この発明の技術的思想から逸脱しない範囲内で、多様に変更が可能であり、それら変更もこの発明の技術的範囲に属する。

従来の技術に係る半導体メモリ素子のオンダイターミネーション回路のブロック構成図である。図１の第１出力駆動部の内部回路図である。図１の制御信号生成部の内部回路図である。この発明の実施形態に係る半導体メモリ素子のオンダイターミネーション回路のブロック構成図である。図４の第１出力駆動部の内部回路図である。図４の復号化部の内部回路図である。図４の制御信号生成部の内部回路図である。

符号の説明

１００復号化部
２００制御信号生成部
３００出力駆動部

Claims

ＥＭＲＳの設定値を復号化し復号出力信号を出力する復号化手段と、
ＯＤＴ出力信号を出力する出力ノードに並列接続され異なるターミネーション抵抗値を有する複数の出力駆動部を含む出力駆動手段と、
前記復号化手段の復号出力信号に応答して前記複数の出力駆動部をターンオン／ターンオフさせるための複数の制御信号を生成する制御信号生成手段と
を備えてなるオンダイターミネーション回路。
前記出力駆動部が、
前記制御信号に応答して前記出力ノードをプルアップ駆動するためのプルアップ駆動部と、
前記制御信号に応答して前記出力ノードをプルダウン駆動するためのプルダウン駆動部とを含む
ことを特徴とする請求項１に記載のオンダイターミネーション回路。
前記プルアップ駆動部及びプルダウン駆動部は、いずれもがＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを使用して構成される
ことを特徴とする請求項２に記載のオンダイターミネーション回路。
前記複数の制御信号は、プルアップ制御信号及びプルダウン制御信号を含んでおり、
前記プルアップ駆動部が、
前記プルアップ制御信号をゲート入力とし、第１電源電圧に自分のソース端が接続された第１ないし第３ＰＭＯＳトランジスタと、
前記第１ないし第３ＰＭＯＳトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルアップ抵抗と、
前記プルダウン制御信号をゲート入力とし、前記第１電源電圧に自分のドレイン端が接続され、前記共通接続されたドレイン端に自分のソース端が接続された第１ＮＭＯＳトランジスタとを含む
ことを特徴とする請求項３に記載のオンダイターミネーション回路。
前記プルダウン駆動部が、
前記プルダウン制御信号をゲート入力とし、第２電源電圧に自分のソース端が接続された第２ないし第４ＮＭＯＳトランジスタと、
前記第２ないし第４ＮＭＯＳトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルダウン抵抗と、
前記プルアップ制御信号をゲート入力とし、前記第２電源電圧に自分のドレイン端が接続され、前記第２ないし第４ＮＭＯＳトランジスタの共通接続されたドレイン端に自分のソース端が接続された第４ＰＭＯＳトランジスタとを含む
ことを特徴とする請求項４に記載のオンダイターミネーション回路。
前記復号化手段は、第１ないし第３の復号出力信号を出力するものであり、
前記制御信号生成手段が、
前記復号化手段の前記第１または第３の復号出力信号がアクティブレベルを呈するときに、第１プルアップ制御信号及び第１プルダウン制御信号をアクティブレベルにする第１制御信号生成部と、
前記復号化手段の前記第２または第３の復号出力信号がアクティブレベルを呈するときに、第２プルアップ制御信号及び第２プルダウン制御信号をアクティブレベルにする第２制御信号生成部とを含む
ことを特徴とする請求項５に記載のオンダイターミネーション回路。
前記第１制御信号生成部が、
前記第１復号出力信号を反転させるための第１インバータと、
前記第１インバータの出力信号と前記第１復号出力信号とを入力とする第１ＮＡＮＤゲートと、
前記第３復号出力信号を反転させるための第２インバータと、
前記第１ＮＡＮＤゲートと前記第２インバータとの出力信号を入力される第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を反転させ、前記第１プルアップ制御信号を出力するための第３インバータと、
前記第２ＮＡＮＤゲートの出力信号を遅延させ、前記第１プルダウン制御信号を出力するための第１インバータチェーンとを含む
ことを特徴とする請求項６に記載のオンダイターミネーション回路。
前記第２制御信号生成部が、
前記第２及び第３復号出力信号を入力される第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号を反転させるための第４インバータと、
前記第４インバータの出力信号を反転させ、前記第２プルアップ制御信号を出力するための第５インバータと、
前記第４インバータの出力信号を遅延させ、前記第２プルダウン制御信号を出力するための第２インバータチェーンとを含む
ことを特徴とする請求項７に記載のオンダイターミネーション回路。
ＥＭＲＳ値を復号化し復号出力信号を出力する復号化手段と、
相互に異なるタイプのＭＯＳトランジスタを有し、プルアップ制御信号及びプルダウン制御信号に応答してＯＤＴ出力信号を出力する出力ノードをプルアップ駆動するプルアップ駆動部と、相互に異なるタイプのＭＯＳトランジスタを有し、プルダウン制御信号及びプルアップ制御信号に応答して前記出力ノードをプルダウン駆動するプルダウン駆動部とを有する複数の出力駆動部を含む出力駆動手段と、
前記復号化手段の復号出力信号に応答し、前記出力駆動部をターンオン／ターンオフさせるための複数のプルアップ及びプルダウン制御信号を生成する制御信号生成手段と
を備えてなるオンダイターミネーション回路を備えた半導体メモリ素子。
前記プルアップ駆動部及び前記プルダウン駆動部を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ、すなわち、互いに異なるタイプのＭＯＳトランジスタの両者を使用して構成した
ことを特徴とする請求項９に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
前記複数の制御信号は、プルアップ制御信号及びプルダウン制御信号を含んでおり、
前記プルアップ駆動部が、
前記プルアップ制御信号をゲート入力とし、第１電源電圧に自分のソース端が接続された第１ないし第３のＰＭＯＳトランジスタと、
前記第１ないし第３のＰＭＯＳトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルアップ抵抗と、
前記プルダウン制御信号をゲート入力とし、前記第１電源電圧に自分のドレイン端が接続され、前記共通接続されたドレイン端に自分のソース端が接続された第１ＮＭＯＳトランジスタとを含む
ことを特徴とする請求項１０に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
前記プルダウン駆動部が、
前記プルダウン制御信号をゲート入力とし、第２電源電圧に自分のソース端が接続された第２ないし第４のＮＭＯＳトランジスタと、
前記第２ないし第４のＮＭＯＳトランジスタの共通接続されたドレイン端と前記出力ノードとの間に配置されたプルダウン抵抗と、
前記プルアップ制御信号をゲート入力とし、前記第２電源電圧に自分のドレイン端が接続され、前記第２ないし第４のＮＭＯＳトランジスタの共通接続されたドレイン端に自分のソース端が接続された第４ＰＭＯＳトランジスタとを含む
ことを特徴とする請求項１１に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
前記復号化手段は、第１ないし第３の復号出力信号を出力するものであり、
前記制御信号生成手段が、
前記復号化手段の前記第１または第３の復号出力信号がアクティブレベルを呈するときに、第１プルアップ制御信号及び第１プルダウン制御信号をアクティブレベルにする第１制御信号生成部と、
前記復号化手段の前記第２または第３の復号出力信号がアクティブレベルを呈するときに、第２プルアップ制御信号及び第２プルダウン制御信号をアクティブれべるにする第２制御信号生成部とを含む
ことを特徴とする請求項１２に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
前記第１制御信号生成部が、
前記第１復号出力信号を反転させるための第１インバータと、
前記第１インバータの出力信号と前記第１復号出力信号とを入力とする第１ＮＡＮＤゲートと、
前記第３復号出力信号を反転させるための第２インバータと、
前記第１ＮＡＮＤゲートと前記第２インバータとの出力信号を入力とする第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を反転させ、前記第１プルアップ制御信号を出力するための第３インバータと、
前記第２ＮＡＮＤゲートの出力信号を遅延させ、前記第１プルダウン制御信号に出力するための第１インバータチェーンとを含む
ことを特徴とする請求項１３に記載のオンダイターミネーション回路を備えた半導体メモリ素子。
前記第２制御信号生成部が、
前記第２及び第３復号出力信号を入力とする第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力信号を反転させるための第４インバータと、
前記第４インバータの出力信号を反転させ、前記第２プルアップ制御信号を出力するための第５インバータと、
前記第４インバータの出力信号を遅延させ、前記第２プルダウン制御信号を出力するための第２インバータチェーンとを含む
ことを特徴とする請求項１４に記載のオンダイターミネーション回路を備えた半導体メモリ素子。